JP2011060359A

JP2011060359A - 半導体装置

Info

Publication number: JP2011060359A
Application number: JP2009207185A
Authority: JP
Inventors: Shuichi Kubonai; 修一久保内; Hiroki Fujisawa; 宏樹藤澤
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2009-09-08
Filing date: 2009-09-08
Publication date: 2011-03-24
Also published as: US8699256B2; US20110058402A1

Abstract

【課題】アンチヒューズ素子セットＡＦＳＥＴに含まれるデコーダ回路の数を抑制する。
【解決手段】アンチヒューズ素子セットＡＦＳＥＴのビット記憶回路ＢＭは、プログラム電圧が印加されたときに絶縁状態から導通状態へ変化する２つのアンチヒューズ素子ＡＦを含む。この２つのアンチヒューズ素子ＡＦの論理状態により、１ビット分のデータを表現する。２つのアンチヒューズ素子ＡＦは、１つのデコーダ回路１６０により一元的に制御される。データ記録に際しては、デコーダ回路１６０は２つのアンチヒューズ素子ＡＦを同時にプログラム電圧ライン１６ａ、１６ｂと接続することにより、２つのアンチヒューズ素子ＡＦを同時に絶縁破壊する。
【選択図】図４

Description

本発明は、半導体装置に関し、特に、不揮発性記憶素子により不良アドレスなどを記憶する半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置においては、記憶容量の増加にともなって良好に動作しないメモリセル(以下、「不良セル」とよぶ）の数も増大している。そこで、半導体記憶装置には、「冗長セル」とよばれる予備のメモリセルがあらかじめ用意される。不良セルを冗長セルに置換することにより、不良セルのメモリアドレス(以下、「不良アドレス」とよぶ）を救済する。不良セルの検出および冗長セルへの置換は、半導体記憶装置の製造時においてウェハ状態で行われる。具体的には、ウェハ状態で行われる動作テストによって不良アドレスを検出し、これを半導体記憶装置に設けられるアドレス記憶回路に記録する。これにより、不良セルがアクセス先として指定されるときには冗長セルが実際のアクセス先となるため、不良アドレスが救済される。

不良アドレスを記憶する素子としてヒューズ素子を用いることが多い。ヒューズ素子は、初期状態では電気的に導通状態であり、レーザビームの照射による経路遮断により非導通状態（絶縁状態）に変化する。ヒューズ素子の導通・非導通により１ビット分の情報を表現できる。したがって、複数のヒューズ素子それぞれに選択的にレーザビームを照射すれば、所望の不良アドレスを不揮発的に記憶させることができる。不良アドレスを記憶させることを「プログラミング」とよぶ。

ヒューズ素子には、レーザービームの照射時にパッシベーション膜まで破壊されてしまうという課題がある。そこで、近年では、アンチヒューズ素子とよばれる不揮発性記憶素子を不良アドレス救済のために使用することもある。アンチヒューズ素子は、初期状態では電気的に非導通状態であり、高電圧印加による絶縁破壊により導通状態に変化する素子である。プログラミング前後における抵抗値の変化がヒューズ素子とは逆である。プログラミングに際してパッシベーション膜の破壊が生じないことから、製品の信頼性が高まる。

しかし、アンチヒューズ素子は、時間経過にともなって導通状態から非導通状態に戻ってしまうことがあるため、記憶の安定性が課題である。そこで、１ビットあたり２個以上のアンチヒューズ素子を割り当て、少なくとも１つのアンチヒューズ素子が絶縁破壊されていれば、当該ビットがプログラミング状態であると判断することにより、記憶の安定性を高めるという方法が提案されている（たとえば、特許文献１参照）。

図１０は、１ビットあたり２個のアンチヒューズ素子が割り当てられた従来のアンチヒューズ記憶回路の一例を示す回路図である。同図に示すアンチヒューズ記憶回路１５０は、１ビット分のデータを記憶する回路である。アンチヒューズ記憶回路１５０は、アンチヒューズ素子ＡＦ、ドライバトランジスタＤＲ、ロードトランジスタＬＤおよびデコーダ回路１００をそれぞれ２つずつ含む。以下、アンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）をまとめていうときや、特にいずれかを特定しないときには単に「アンチヒューズ素子ＡＦ」とよぶ。他の要素についても同様である。

アンチヒューズ素子ＡＦは、ソース・ドレインが短絡接続されたＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタであり、ゲート絶縁膜は非破壊の状態(以下、「第１論理状態」とよぶ）、または、破壊された状態(以下、「第２論理状態」とよぶ）のいずれかの状態にある。初期状態は第１論理状態である。

アンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）のソース・ドレイン接続ノードは所定の電圧ラインＶＢＢＳＶＴと共通接続される。以下、電圧ラインＶＢＢＳＶＴの電位を「基準電位」とよぶ。アンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）のゲートは、ドライバトランジスタＤＲ（Ａ）、ＤＲ（Ｂ）を介して所定の電圧ラインＶＰＰＳＶＴと共通接続される。以下、電圧ラインＶＰＰＳＶＴの電位を「プログラム電位」とよぶ。

ドライバトランジスタＤＲ（Ａ）、ＤＲ（Ｂ）のゲートには、デコーダ回路１００Ａ、１００Ｂが接続される。デコーダ回路１００Ａ、１００Ｂは、ロウアドレス信号ＸＡが所定値を示している状態で記録信号ＡＦＷＲＴがアサートされると、それぞれドライバトランジスタＤＲ（Ａ）およびドライバトランジスタＤＲ（Ｂ）をオンする。ドライバトランジスタＤＲ（Ａ）、ＤＲ（Ｂ）のオンにより、プログラム電圧ＶＰＰＳＶＴがアンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）に印加され、ゲート絶縁膜の絶縁が破壊される。この結果、アンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）は、第１論理状態から第２論理状態に変化する。いうまでもなく、プログラム電圧ＶＰＰＳＶＴは、アンチヒューズ素子ＡＦの絶縁を破壊するのに十分な大きさの電圧である必要がある。

ロード信号ＬＯＡＤがアサートされると、ロードトランジスタＬＤ（Ａ）、ＬＤ（Ｂ）が共に導通する。このとき、判定回路１２０はアンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）のゲート電位を検出する。アンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）のいずれもが第１論理状態であるか、少なくとも一方が第２論理状態であるかにより検出電位は異なる。このように、アンチヒューズ記憶回路１５０は、二つのアンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）をワイヤードオアすることによって、１ビット分のデータを表現する。

通常、アンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）の論理状態は一致する。しかし、ドライバトランジスタＤＲ（Ａ）、ＤＲ（Ｂ）の両方をオンしても、アンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）のいずれか一方しか絶縁破壊に成功しない場合も生じ得る。この場合には、プログラム電圧を再印加すればよい。たとえば、アンチヒューズ素子ＡＦ（Ａ）の絶縁破壊に成功したが、アンチヒューズ素子ＡＦ（Ｂ）の絶縁破壊には失敗したという状況を想定する。この場合には、デコーダ回路１００ＡがドライバトランジスタＤＲ（Ａ）をオフにした状態で、デコーダ回路１００ＢがドライバトランジスタＤＲ（Ｂ）をオンすれば、絶縁破壊に失敗しているアンチヒューズ素子ＡＦ（Ｂ）だけにプログラム電圧を印加できる。二つのドライバトランジスタＤＲ（Ａ）、ＤＲ（Ｂ）を二つのデコーダ回路１００Ａ、１００Ｂによって個別制御できるため、アンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）の両方を確実に絶縁破壊しやすい。

図１１は、１ビットあたり２個のアンチヒューズ素子を割り当てられた従来のアンチヒューズ記憶回路の別例を示す回路図である。アンチヒューズ記憶回路１５２では、デコーダ回路１００だけでなく、判定回路１２０もアンチヒューズ素子ＡＦごとに設けられる。判定回路１２０Ａ、１２０Ｂの出力は、ＯＲゲート１２２によって論理加算される。アンチヒューズ記憶回路１５２の場合、アンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）のいずれもが第１論理状態であるか、少なくとも一方が第２論理状態であるかによりＯＲゲート１２２の出力が変化する。基本的な動作原理は、図１０のアンチヒューズ記憶回路１５０と同様である。

特開２００７−８０３０２号公報

しかしながら、以上のアンチヒューズ記憶回路１５０、１５２は、いずれもアンチヒューズ素子ＡＦごとにデコーダ回路１００が割り当てられていることから、デコーダ回路１００の占有面積が大きいという問題があった。このような問題は、アンチヒューズ素子ＡＦを用いた半導体記憶装置のみならず、プログラム電圧の印加によって情報が記憶される不揮発性記憶素子を備える半導体装置全般において生じ得る。

本発明に係る半導体装置は、複数の不揮発性記憶素子と、複数の不揮発性記憶素子にそれぞれ割り当てられた複数のプログラム電圧ラインと、対応する不揮発性記憶素子とプログラム電圧ラインとの間にそれぞれ接続された複数のドライバ回路と、アドレス信号が所定の値を示したことに応答して複数のドライバ回路を共通にオンさせることにより、複数の不揮発性記憶素子にプログラム電圧を印加するデコーダ回路とを備える。

本発明は、また、少なくとも二つのヒューズ素子と、これらの内の少なくとも一方が第１の状態のときに第１の論理レベルを取り両方とも第２の状態のときは第２の論理レベルを取る信号を発生する読み出し回路とを有するヒューズ回路を備える半導体装置に関する。この半導体装置は、更に、選択情報に基づき二つのヒューズ素子を同時に選択する選択回路と、選択されたこれらヒューズ素子のそれぞれを前記第１の状態とすべくプログラミング電圧を印加するプログラム回路と、一方のヒューズ素子の前記第１の状態への変化に伴うプログラミング電圧変動が他方のヒューズ素子に伝達されることを抑制する抑制回路を備える。

本発明によれば、複数の不揮発性記憶素子にそれぞれプログラム電圧ラインを割り当てていることから、これら複数の不揮発性記憶素子のいずれかが先にプログラム完了（例えば絶縁破壊）した場合であっても、残りの不揮発性記憶素子に引き続き十分なプログラム電圧が印加される。このため、１つのデコーダ回路に複数の不揮発性記憶素子を割り当てることが可能となる。必要なデコーダ回路数が削減されるため、チップ面積を縮小することが可能となる。

半導体記憶装置の機能ブロック図である。半導体記憶装置とＶＰＰＳＶＴ生成回路との関係を示すシステム構成図である。ロウ救済回路の回路構成を示すブロック図である。アンチヒューズ素子セットの回路構成を示すブロック図である。ビット記憶回路の回路図である。アンチヒューズ素子セットの回路図である。アンチヒューズ素子へプログラム電圧を供給する回路の第１構成例を示す図である。アンチヒューズ素子へプログラム電圧を供給する回路の第２構成例を示す図である。アンチヒューズ素子へプログラム電圧を供給する回路の第３構成例を示す図である。一般的なアンチヒューズ記憶回路の一例を示す回路図である。一般的なアンチヒューズ記憶回路の別例を示す回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、半導体記憶装置１０の機能ブロック図である。本実施形態による半導体記憶装置１０はＤＤＲ（Double-Data-Rate）型のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、電源端子１５ａ〜１５ｃを備える。その他、データストローブ端子やリセット端子、キャリブレーション端子なども備えられているが、これらについては図示を省略してある。

クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロックＩＣＬＫを生成し、これを各ブロックに供給する。

コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ救済回路９０、カラム救済回路９２、モードレジスタ９４等に供給される。

アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスＸＡはロウ救済回路９０とロウデコーダ６１に供給され、カラムアドレスＹＡはカラム救済回路９２とカラムデコーダ６２に供給される。モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ９４に供給され、これによってモードレジスタ９４の内容が更新される。

ロウデコーダ６１は、アドレス信号ＡＤＤのうちロウアドレスＸＡに基づいて、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。

カラムデコーダ６２は、アドレス信号ＡＤＤのうちカラムアドレスＹＡに基づいて、センス回路６３に含まれるいずれかのセンスアンプＳＡ、いいかえればデータアクセスの対象となるビット線ＢＬを選択する。カラムデコーダ６２によって選択されたセンスアンプＳＡは、データ入出力回路８０に接続される。これにより、アクセス対象となるメモリセルＭＣはデータ入出力回路８０を介して、データ入出力端子１４と接続される。

半導体記憶装置１０は、更に、ロウ救済回路９０とカラム救済回路９２を含む。ロウ救済回路９０は、入力されたロウアドレスＸＡが不良アドレスであるか否かを判定し、これが不良アドレスであればロウデコーダ６１に含まれる冗長ロウデコーダ部６８を活性化させる回路である。同様に、カラム救済回路９２は、入力されたカラムアドレスＹＡが不良アドレスであるか否かを判定し、これが不良アドレスであればカラムデコーダ６２に含まれる冗長カラムデコーダ部６６を活性化させる回路である。

ロウ救済回路９０とカラム救済回路９２は、電源端子１５ａ、１５ｂ、１５ｃとプログラム電圧ライン１６ａ、１６ｂ、基準電圧ライン１８を介して接続される。電源端子１５ａからは、プログラム電圧ライン１６ａを介してプログラム電圧ＶＰＰＳＶＴ（Ａ）が供給される。電源端子１５ｂからも、プログラム電圧ライン１６ｂを介してプログラム電圧ＶＰＰＳＶＴ（Ｂ）が供給される。プログラム電圧ＶＰＰＳＶＴ（Ａ）の大きさとプログラム電圧ＶＰＰＳＶＴ（Ｂ）の大きさは同一であってもよい。

ロウ救済回路９０とカラム救済回路９２は、内部に多数のアンチヒューズ素子ＡＦを含み、このアンチヒューズ素子ＡＦの論理状態によって不良アドレスを記憶する。ロウ救済回路９０については、図３に関連して後に詳述する。メモリセルアレイ７０の一部は、冗長セルの集合である冗長セル部７４である。

アドレス信号ＡＤＤにより指定されたロウアドレスＸＡが不良アドレスのロウアドレスに該当するときには、ロウ救済回路９０はＸＨＩＴ信号をロウデコーダ６１に入力する。このとき、ロウデコーダ６１の冗長ロウデコーダ部６８は、不良セルに対応するワード線ＷＬではなく、冗長セルに対応するワード線ＷＬ、いいかえれば、冗長セル部７４に所属するワード線ＷＬを選択する。不良アドレスと冗長なワード線ＷＬとはあらかじめ対応づけがなされている。

カラム救済回路９２についても基本的な仕組みは同様である。アドレス信号ＡＤＤにより指定されたカラムアドレスＹＡが不良アドレスのカラムアドレスに該当するときには、カラム救済回路９２はＹＨＩＴ信号をカラムデコーダ６２に入力する。このとき、カラムデコーダ６２の冗長カラムデコーダ部６６は、不良セルに対応するセンスアンプＳＡではなく、冗長セルに対応するセンスアンプＳＡ、すなわち、冗長センス回路部７６に含まれるセンスアンプＳＡを選択する。これは、冗長セル部７４に所属するビット線ＢＬを選択することにほかならない。不良アドレスと冗長なセンスアンプＳＡもあらかじめ対応づけがなされている。このような仕組みにより、不良アドレスへのアクセスが発生しても、冗長セルへのアクセスに置き換わるため、不良セルが実際にアクセスされることはなくなる。

モードレジスタ９４は、半導体記憶装置１０の動作モードが設定されるレジスタである。本実施形態においては、プログラミングに際しては、モードレジスタ９４からロウ救済回路９０、カラム救済回路９２に記録信号ＡＦＷＲＴがアサートされる。このとき、ロウ救済回路９０およびカラム救済回路９２は、ロウアドレスＸＡおよびカラムアドレスＹＡにしたがって、各アンチヒューズ素子ＡＦを選択的に絶縁破壊する。詳細については後述する。

図２は、半導体記憶装置１０とＶＰＰＳＶＴ生成回路１６８の関係を示すシステム構成図である。先述のように、半導体記憶装置１０にはプログラム電圧ライン１６ａ、１６ｂという２系統の電圧ラインから２種類のプログラム電圧ＶＰＰＳＶＴ（Ａ）、ＶＰＰＳＶＴ（Ｂ）が供給される。ＶＰＰＳＶＴ生成回路１６８は、このプログラム電圧ＶＰＰＳＶＴを発生させる電源回路である。ＶＰＰＳＶＴ生成回路１６８に接続されるプログラム電圧ライン１６ｃは、分岐点Ｃにてプログラム電圧ライン１６ａ、１６ｂに分岐し、それぞれ半導体記憶装置１０の電源端子１５ａ、１５ｂに接続される。また、プログラム電圧ライン１６ａ、１６ｂにはそれぞれ抵抗Ｒ（Ａ）、Ｒ（Ｂ）が間挿される。抵抗Ｒ（Ａ）の大きさと抵抗Ｒ（Ｂ）の大きさは同一であってもよい。

抵抗Ｒ（Ａ）、Ｒ（Ｂ）の組み合わせは、「抑制回路１７０」として機能する。電源端子１５ａの電位が急低下しても、抵抗Ｒ（Ａ）が存在するため分岐点Ｃの電位が過度に低下することはない。このため、電源端子１５ａの電位が低下した場合の電源端子１５ｂにおける電位低下を抑制できる。抑制回路１７０（抵抗Ｒ（Ａ）、Ｒ（Ｂ））が存在することにより、電源端子１５ａ、１５ｂの一方の電位が他方の電位に及ぼす影響を抑制しやすくなる。

以上が本実施形態による半導体装置１０の全体構成である。以下、ロウ救済回路９０を対象として説明するが、カラム救済回路９２の構成および動作原理もロウ救済回路９０と基本的に同等である。

図３は、ロウ救済回路９０の回路構成を示すブロック図である。ロウ救済回路９０は、不良アドレスを記憶する複数のアンチヒューズ素子セットＡＦＳＥＴを含む。一つのアンチヒューズ素子セットＡＦＳＥＴにつき、一つの不良アドレス（ロウアドレス）を記憶する。アンチヒューズ素子セットＡＦＳＥＴは、不良アドレスを不揮発的・不可逆的に記憶する回路である。具体的なアンチヒューズ素子セットＡＦＳＥＴの数については製品によって異なるが、例えば１２００セット程度設けられる。この場合には、ロウ救済回路９０は、１２００個の不良アドレスを記憶できることになる。

ロウアドレスを供給している状態で記録信号ＡＦＷＲＴをアサートし、アンチヒューズ素子セットＡＦＳＥＴ１を選択すると、このロウアドレスがアンチヒューズ素子セットＡＦＳＥＴ１にプログラミングされる。プログラミングは、半導体記憶装置１０の製造時に行われる。

ロウアドレスを供給している状態で内部コマンドＩＣＭＤの一種であるロード信号ＬＯＡＤをアサートすると、各アンチヒューズ素子セットＡＦＳＥＴはそのロウアドレスが登録済みのロウアドレス（不良アドレス）と一致するか判定する。たとえば、アンチヒューズ素子セットＡＦＳＥＴ１でロウアドレスが一致したときには、アンチヒューズ素子セットＡＦＳＥＴ１はＸＨＩＴ１信号をアサートする。これにより、後段のロウデコーダ６１は不良アドレスへのアクセスが発生していることを認識できる。

図４は、アンチヒューズ素子セットＡＦＳＥＴの回路構成を示すブロック図である。アンチヒューズ素子セットＡＦＳＥＴは、複数のビット記憶回路ＢＭとイネーブル回路ＥＮを含む。ビット記憶回路ＢＭとイネーブル回路ＥＮは、複数のアンチヒューズ素子ＡＦを含む回路である。一つのビット記憶回路ＢＭにつき、１ビットを記憶する。ここでは、アンチヒューズ素子セットＡＦＳＥＴ１つにつきｍ個（ｍは自然数）のビット記憶回路ＢＭが含まれるとする。すなわち、ロウアドレスのビット数はｍビット以下である。イネーブル回路ＥＮは、アンチヒューズセットＡＦＳＥＴが有効か否かを示す回路であり、有効時にイネーブル信号Ｅを活性化する。

ビット記憶回路ＢＭは、アンチヒューズ記憶回路１５０、１５２に対応するが、一つのデコーダ回路１６０に複数のアンチヒューズ素子ＡＦが割り当てられている点において相違する。デコーダ回路１６０には、記録信号ＡＦＷＲＴとロウアドレスＸＡが入力される。二つのドライバ回路１６２Ａ、１６２Ｂは、一つのデコーダ回路１６０に共通接続される。ドライバ回路１６２Ａには、プログラム電圧ライン１６ａ、基準電圧ライン１８を介して、プログラム電圧ＶＰＰＳＶＴ（Ａ）と基準電圧ＶＢＢＳＶＴが供給される。ドライバ回路１６２Ｂには、プログラム電圧ライン１６ｂ、基準電圧ライン１８を介して、プログラム電圧ＶＰＰＳＶＴ（Ｂ）と基準電圧ＶＢＢＳＶＴが供給される。

ドライバ回路１６２Ａ、１６２Ｂには、それぞれ、アンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）が接続される。アンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）は、ロードトランジスタＬＤ（Ａ）、ＬＤ（Ｂ）を介して、第１判定回路１６４に共通接続される。コマンドデコーダ３２からロード信号ＬＯＡＤが入力されると、ロードトランジスタＬＤ（Ａ）、ＬＤ（Ｂ）は共にオンとなり、アンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）と第１判定回路１６４が電気的に接続される。第１判定回路１６４には、ロウアドレスＸＡが入力される。第１判定回路１６４は、アンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）からの検出電位と、ロウアドレスＸＡの該当ビットを比較し、論理状態が一致すれば、ＢＭＨＩＴ１信号をアサートする。

各ビット記憶回路ＢＭは、第２判定回路１６６に共通接続される。第２判定回路１６６は、すべてのビット記憶回路ＢＭからのＢＭＨＩＴ信号がアサートされ、かつ、イネーブル信号Ｅが活性化している場合にＸＨＩＴ１信号をアサートする。

プログラミング方法を説明するため、ロウアドレスＸＡ＝「１０１１・・・」というｍビットのビット列が指定された状態で、記録信号ＡＦＷＲＴがアサートされた状況を想定する。ここでは、アンチヒューズ素子セットＡＦＳＥＴ１に記憶させるとする。アンチヒューズ素子セットＡＦＳＥＴ１のビット記憶回路ＢＭ１〜ＢＭｍは、それぞれロウアドレスの１〜ｍビット目に対応する。

ビット記憶回路ＢＭ１のデコーダ回路１６０は、１ビット目の「１（第２の論理状態）」を記憶させるため、ドライバ回路１６２Ａ、１６２Ｂの両方を駆動し、アンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）のゲート絶縁膜を破壊することにより、「１」を記録する。ビット記憶回路ＢＭ２のデコーダ回路１６０は、２ビット目が「０（第１の論理状態）」であるため、ドライバ回路１６２Ａ、１６２Ｂを駆動しない。ビット記憶回路ＢＭ３、ＢＭ４はアンチヒューズ素子ＡＦを絶縁破壊して「１」を記録する。こうして、アンチヒューズ素子セットＡＦＳＥＴ１に含まれるｍ個のビット記憶回路ＢＭに不良アドレスのロウアドレス部分が記録される。カラムアドレス部分については、カラム救済回路９２のアンチヒューズ素子セットＡＦＳＥＴに記録される。

ロウ救済回路９０に含まれるアンチヒューズ素子セットＡＦＳＥＴは、１つの不良ロウアドレスに対応する。ロウデコーダ６１の冗長ロウデコーダ部６８は、アンチヒューズ素子セットＡＦＳＥＴごとに冗長なワード線ＷＬを対応づけている。

次に、不良アドレスへのアクセスが発生したときの処理方法について説明するため、上記のロウアドレスＸＡ＝「１０１１・・・」を含むアドレス信号ＡＤＤがアクセス先として指定された状況を想定する。アクセス時にはロード信号ＬＯＡＤがアサートされる。ロウ救済回路９０の全アンチヒューズ素子セットＡＦＳＥＴは、指定されたロウアドレスＸＡを記憶しているかチェックする。アンチヒューズ素子セットＡＦＳＥＴ１のビット記憶回路ＢＭ１の第１判定回路１６４は、アンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）のいずれも第１論理状態（初期の絶縁状態）であれば「０」、少なくとも一方が第２論理状態（導通状態）であれば「１」を検出する。第１判定回路１６４は、ロウアドレス信号ＸＡの１ビット目と検出値が一致すれば、ＢＭＨＩＴ１信号をアサートする。ＢＭＨＩＴ１〜ｍがすべてアサートされたとき、すなわち、アンチヒューズ素子セットＡＦＳＥＴ１に記録されているロウアドレスと入力されたロウアドレスＸＡが完全に一致するとき、第２判定回路１６６はＸＨＩＴ１信号をアサートする。これにより、ロウデコーダ６１の冗長ロウデコーダ部６８は、アンチヒューズ素子セットＡＦＳＥＴ１に対応づけられている冗長なワード線ＷＬを活性化させる。

図５は、ビット記憶回路ＢＭ１の回路図である。本実施形態におけるビット記憶回路ＢＭ１は、図１０や図１１に関連して説明したアンチヒューズ記憶回路１５０、１５２と異なり、複数のアンチヒューズ素子ＡＦに対して一つのデコーダ回路１６０を割り当てるため、デコーダ回路１６０の総数が抑制されている。デコーダ回路１６０の構成自体は特許文献１等に示されるように既知の構成でよい。デコーダ回路１６０は、記録信号ＡＦＷＲＴとロウアドレスＸＡの対応するビットＸＡ１が入力されるとき、アンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）の「絶縁破壊」の要否を判定する。絶縁破壊する場合には、デコーダ回路１６０はドライバトランジスタＤＲ（Ａ）、ＤＲ（Ｂ）を同時にオンする。ドライバトランジスタＤＲ（Ａ）、ＤＲ（Ｂ）のオンにより、電源端子１５ａ、１５ｂから供給されるプログラム電圧ＶＰＰＳＶＴ（Ａ）、ＶＰＰＳＶＴ（Ｂ）によってアンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）のゲート絶縁膜が破壊される。アンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）は、第１論理状態「０」から第２論理状態「１」に変化する。このように、一つのデコーダ回路１６０が複数のアンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）を一元的に制御するため、プログラミングが高速化される。

アンチヒューズ記憶回路１５０、１５２と異なり、アンチヒューズ素子ＡＦ（Ａ）のプログラム電圧ライン１６ａとアンチヒューズ素子ＡＦ（Ｂ）用のプログラム電圧ライン１６ｂは分離されている。このため、仮に、アンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）の一方の絶縁破壊に失敗しても絶縁破壊を再試行できる。たとえば、アンチヒューズ素子ＡＦ（Ａ）の絶縁破壊に成功したが、アンチヒューズ素子ＡＦ（Ｂ）の絶縁破壊には失敗したとする。この場合には、デコーダ回路１００ＡはドライバトランジスタＤＲ（Ａ）、ＤＲ（Ｂ）を再度オンする。アンチヒューズ素子ＡＦ（Ａ）はすでに導通状態にあるが、プログラム電圧ライン１６ｂはプログラム電圧ライン１６ａとは別系統であるため、アンチヒューズ素子ＡＦ（Ａ）の状態による影響を受けない。いいかえれば、プログラム電圧ＶＰＰＳＶＴ（Ｂ）は、プログラム電圧ライン１６ａの影響を受けない。したがって、２回目のオンであっても、アンチヒューズ素子ＡＦ（Ｂ）を絶縁破壊するのに十分なプログラム電位ＶＰＰＳＶＴ（Ｂ）を供給できる。本実施形態においては、アンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）は基準電圧ライン１８を共有しているが、プログラム電圧ライン１６ａ、１６ｂと同様、アンチヒューズ素子ＡＦごとに基準電圧ＶＢＢＳＶＴ用の電圧ラインを分離してもよい。

第１判定回路１６４は図１０や図１１の判定回路１２０に対応し、既知の回路として構成されればよい。

図６は、アンチヒューズ素子セットＡＦＳＥＴの回路図である。このように、各ビット記憶回路ＢＭに含まれる２つのアンチヒューズ素子ＡＦのうち、アンチヒューズ素子ＡＦ（Ａ）にプログラム電圧ＶＰＰＳＶＴ（Ａ）を供給するプログラム電圧ライン１６ａは共通化されている。アンチヒューズ素子ＡＦ（Ｂ）についても同様である。ビットを選択してプログラミングを実行する「選択回路」としてのデコーダ回路１６０は、上述のように、ビット記憶回路ＢＭごとに独立に設けられる。一方、図２に関連して説明した抑制回路１７０は、各ビット記憶回路ＢＭに対して共通に機能する回路である。

アンチヒューズ素子ＡＦへプログラム電圧ＶＰＰＳＶＴを供給するための回路構成としては図２に示した構成のほかにもさまざまな構成が考えられる。図７〜図９に関連して、３種類の構成例を示す。

図７は、アンチヒューズ素子ＡＦへプログラム電圧を供給する回路の第１構成例を示す図である。図６では単一のプログラム電圧ライン１６ｃを、半導体記憶装置１０の内部において、たとえば、ビット記憶回路ＢＭ内において、プログラム電圧ライン１６ａ、１６ｃに分岐させている。プログラム電圧ライン１６ａ、１６ｂにはそれぞれ抵抗Ｒ（Ａ）、Ｒ（Ｂ）が間挿される。この場合には、抵抗Ｒ（Ａ）、Ｒ（Ｂ）の組み合わせが「抑制回路」となる。第１構成例の場合には、電源端子１５ａと電源端子１５ｂを共通化できる。抵抗Ｒはタングステン抵抗やトランジスタ抵抗などの既知の抵抗であればよい。

図７の回路構成においても、アンチヒューズ素子ＡＦ（Ａ）、ＡＦ（Ｂ）の一方の絶縁破壊に失敗しても絶縁破壊を再試行できる。たとえば、アンチヒューズ素子ＡＦ（Ａ）の絶縁破壊に成功したが、アンチヒューズ素子ＡＦ（Ｂ）の絶縁破壊に失敗したとする。この場合には、デコーダ回路１００ＡはドライバトランジスタＤＲ（Ａ）、ＤＲ（Ｂ）を再度オンする。アンチヒューズ素子ＡＦ（Ａ）はすでに導通状態にあるが、抵抗Ｒ（Ａ）が存在するため、プログラム電圧ライン１６ｃと基準電圧ライン１８が短絡状態になることはない。このため、アンチヒューズ素子ＡＦ（Ａ）が導通した後でも、アンチヒューズ素子ＡＦ（Ｂ）を絶縁破壊するのに十分なプログラム電圧を供給できる。

図８は、アンチヒューズ素子ＡＦへプログラム電圧を供給する回路の第２構成例を示す図である。図８では、外部電圧ライン２０をＶＰＰＳＶＴ生成回路１６８を介して、プログラム電圧ライン１６ａ、１６ｂに分岐させている。プログラム電圧ライン１６ａ、１６ｂにはそれぞれ抵抗Ｒ（Ａ）、Ｒ（Ｂ）が間挿される。この場合には、電源端子１５ａと電源端子１５ｂは不要となる。ＶＰＰＳＶＴ生成回路１６８は、外部電圧ＶＤＤを昇圧してプログラム電圧ＶＰＰＳＶＴを生成する回路である。ドライバトランジスタＤＲとアンチヒューズ素子ＡＦには、キャパシタＣを含むバイパス経路が設けられる。図７の回路構成の場合にも、抵抗Ｒ（Ａ）、Ｒ（Ｂ）が存在するため、ＶＰＰＳＶＴ生成回路１６８が基準電圧ライン１８と短絡されることはない。ＶＰＰＳＶＴ生成回路１６８自体は、既知の昇圧回路等の応用により構成されてもよいし、独自の電源であってもよい。

図９は、アンチヒューズ素子ＡＦへプログラム電圧を供給する回路の第３構成例を示す図である。図９においても、外部電圧ライン２０を、プログラム電圧ライン１６ａ、１６ｂに分岐させている。ただし、図９においては、プログラム電圧ライン１６ａ、１６ｂのそれぞれにＶＰＰＳＶＴ生成回路１６８（Ａ）、１６８（Ｂ）が間挿される。また、プログラム電圧ライン１６ａ、１６ｂにおいて、ＶＰＰＳＶＴ生成回路１６８（Ａ）、１６８（Ｂ）とドライバトランジスタＤＲ（Ａ）、ＤＲ（Ｂ）の間には、抵抗Ｒ（Ａ）、Ｒ（Ｂ）が間挿される。図７と同じく、ドライバトランジスタＤＲとアンチヒューズ素子ＡＦは、キャパシタＣを含むバイパス経路を設けてもよい。

以上、アンチヒューズ素子セットＡＦＳＥＴの回路構成を中心として半導体記憶装置１０を説明した。本実施形態に示す半導体記憶装置１０によれば、アンチヒューズ素子セットＡＦＳＥＴに含まれるデコーダ回路１６０の数を半減させることができる。図１０や図１１に関連して説明した回路構成と比べると、アンチヒューズ素子ＡＦの増加にともなうデコーダ回路１６０の増加が抑制されるため、半導体記憶装置１０の回路規模を抑制しやすくなる。一つのデコーダ回路１６０で２以上のドライバトランジスタＤＲを同時にオンするため、プログラミングをいっそう高速化できる。

プログラム電圧ライン１６をアンチヒューズ素子ＡＦごとに分離すれば、１つのビット記憶回路ＢＭにつき複数回の絶縁破壊を試行できるため、アンチヒューズ素子ＡＦを確実に絶縁破壊しやすくなる。

以上、本発明をいくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。従って、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。

たとえば、１ビット分のデータを表現するためのビット記憶回路ＢＭは、２つのアンチヒューズ素子ＡＦを含むとして説明したが、３つ以上のアンチヒューズ素子ＡＦにより１ビット分のデータを表現してもよい。また、一つのビット記憶回路ＢＭが２以上のデコーダ回路１６０を含んでもよい。たとえば、４個のアンチヒューズ素子ＡＦを含むビット記憶回路ＢＭでは、２個のアンチヒューズ素子ＡＦにつき１個のデコーダ回路１６０を割り当てるとしてもよい。

また、上記実施形態では、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、ＳＲＡＭやフラッシュメモリなどの他の半導体記憶装置に適用することも可能であり、さらに、ＭＰＵやＤＳＰ（Digital Signal Processer）などのロジック系の半導体装置に適用することも可能である。

本実施形態においては、ビット記憶回路ＢＭはアンチヒューズ素子により情報を記憶するとして説明したが、ヒューズ素子により情報を記憶してもよい。アンチヒューズ素子は、絶縁状態からプログラミングにより導通状態に変化する素子であるが、ヒューズ素子の場合には、導通状態からプログラミングにより絶縁状態に変化する。導通状態から絶縁状態に変化するか絶縁状態から導通状態に変化するかは発明の本質に関わるものではない。少なくとも、プログラミングの結果として電気的特性を恒久的に変化させ得る素子であれば、本発明を応用可能であることは当業者には理解されるところである。

１０半導体記憶装置
１１クロック端子
１２コマンド端子
１３アドレス端子
１５電源端子
１６プログラム電圧ライン
１８基準電圧ライン
２０外部電圧ライン
２１クロック入力回路
３１コマンド入力回路
３２コマンドデコーダ
４１アドレス入力回路
４２アドレスラッチ回路
６１ロウデコーダ
６２カラムデコーダ
６３センス回路
６６冗長カラムデコーダ部
６８冗長ロウデコーダ部
７０メモリセルアレイ
７４冗長セル部
７６冗長センス回路部
８０データ入出力回路
９０ロウ救済回路
９２カラム救済回路
９４モードレジスタ
１００デコーダ回路
１２０判定回路
１２２ＯＲゲート
１５０、１５２アンチヒューズ記憶回路
１６０デコーダ回路
１６２ドライバ回路
１６４第１判定回路
１６６第２判定回路
１６８ＶＰＰＳＶＴ生成回路
ＡＦアンチヒューズ素子
ＡＦＳＥＴアンチヒューズ素子セット
ＤＲドライバトランジスタ
ＬＤロードトランジスタ
ＬＯＡＤロード信号
ＡＦＷＲＴ記録信号
ＸＡロウアドレス
ＹＡカラムアドレス
ＢＭビット記憶回路
ＶＰＰＳＶＴプログラム電圧
ＶＢＢＳＶＴ基準電圧
ＶＤＤ外部電圧

Claims

複数の不揮発性記憶素子と、
前記複数の不揮発性記憶素子にそれぞれ割り当てられた複数のプログラム電圧ラインと、
対応する前記不揮発性記憶素子と前記プログラム電圧ラインとの間にそれぞれ接続された複数のドライバ回路と、
アドレス信号が所定の値を示したことに応答して前記複数のドライバ回路を共通にオンさせることにより、前記複数の不揮発性記憶素子にプログラム電圧を印加するデコーダ回路と、を備えることを特徴とする半導体装置。
前記複数のプログラム電圧ラインにそれぞれ前記プログラム電圧を供給する複数の外部端子を更に備えることを特徴とする請求項１に記載の半導体装置。
前記複数のプログラム電圧ラインに前記プログラム電圧を供給する少なくとも一つの電圧供給ノードと、
前記複数のプログラム電圧ラインと前記電圧供給ノードとの間にそれぞれ接続された複数の抵抗体と、を更に備えることを特徴とする請求項１に記載の半導体装置。
前記電圧供給ノードが外部端子であることを特徴とする請求項３に記載の半導体装置。
前記プログラム電圧を生成するプログラム電圧生成回路を更に備え、
前記電圧供給ノードが前記プログラム電圧生成回路の出力端であることを特徴とする請求項３に記載の半導体装置。
前記プログラム電圧生成回路が前記複数のプログラム電圧ラインごとに設けられていることを特徴とする請求項５に記載の半導体装置。
前記複数の不揮発性記憶素子にプログラムされた情報を読み出す判定回路をさらに備え、
前記判定回路は、前記複数の不揮発性記憶素子にプログラムされた情報が全て第１の論理状態である場合と、前記複数の不揮発性記憶素子プログラムされた情報の少なくとも一つが第２の論理状態である場合とで、異なる判定結果を出力することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
前記第１の論理状態は、前記不揮発性記憶素子に前記プログラム電圧を印加した場合にプログラムされる情報であり、
前記第２の論理状態は、前記不揮発性記憶素子に前記プログラム電圧を印加しなかった場合にプログラムされる情報であることを特徴とする請求項７に記載の半導体装置。
前記不揮発性記憶素子は、プログラムされた情報を不可逆的に記憶することを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
前記不揮発性記憶素子は、アンチヒューズ素子であることを特徴とする請求項９に記載の半導体装置。
少なくとも二つのヒューズ素子と、これらのうちの少なくとも一方が第１の状態のときに第１の論理レベルを取り両方とも第２の状態のときは第２の論理レベルを取る信号を発生する読み出し回路とを有するヒューズ回路を備える半導体装置において、選択情報に基づき前記二つのヒューズ素子を同時に選択する選択回路と、選択されたこれらヒューズ素子のそれぞれを前記第１の状態とすべくプログラミング電圧を印加するプログラム回路と、一方のヒューズ素子の前記第１の状態への変化に伴うプログラミング電圧変動が他方のヒューズ素子に伝達されることを抑制する抑制回路と、を更に有することを特徴とする半導体装置。
前記抑制回路は、前記プログラミング電圧が印加されるノードと一方のヒューズとの間に挿入された第１の抵抗性素子と、前記ノードと他方のヒューズとの間に挿入された第２の抵抗性素子とを含む請求項１１記載の半導体装置。
前記少なくとも二つのヒューズ素子は、それぞれアンチヒューズ素子である請求項１１又は１２記載の半導体装置。
前記ヒューズ回路は複数セット設けてあり、各セットにおける一方のヒューズ素子へのプログラミング電圧は第１の共通電圧線を介して供給され、各セットにおける他方のヒューズ素子へのプログラミング電圧は第２の共通電圧線を介して供給され、前記抑制回路は、前記複数のセットに対して共通して設けられ、前記選択回路は前記複数のセットに対して独立に設けられている請求項１１記載の半導体装置。