JP2016134515A - メモリセルおよびメモリ装置 - Google Patents

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Abstract

【課題】サイズを小さくすることができるメモリセルを提供する。
【解決手段】一端が互いに接続された複数の経路のそれぞれに挿入されたアンチヒューズ（記憶素子）２１Ａ、２１Ｂと、複数の経路のうちの少なくとも１つに挿入された抵抗素子２２Ａ、２２Ｂと、オン状態になることにより、第１の接続端子と、複数の経路の一端とを接続する選択トランジスタ２３とを備える。アンチヒューズは、一端が互いに接続された複数の経路のそれぞれに挿入されたものである。抵抗素子は、複数の経路のうちの少なくとも１つに挿入されたものである。選択トランジスタは、オン状態になることにより、第１の接続端子と、複数の経路の一端とを接続するものである。
【選択図】図２

Description

本開示は、アンチヒューズを有するメモリセル、およびそのようなメモリセルを備えたメモリ装置に関する。
電子機器には、しばしば、電源がオフになっても情報を保存することが可能な不揮発性のメモリが集積される。このような不揮発性メモリには、例えば、１回のみデータの書き込みが可能なＯＴＰ（One Time Programmable）メモリがある。ＯＴＰメモリを構成する記憶素子の一つに、アンチヒューズがある。アンチヒューズは、ストレスを印加することにより抵抗状態が高抵抗状態（非導通状態）から低抵抗状態（導通状態）に変化するものである。例えば、特許文献１，２には、アンチヒューズを用いたメモリ装置が開示されている。
特表２００６−５１０２０３ 特開２０１２−１７４８６３
ところで、メモリ装置は一般に小さい面積で形成されることが望まれており、さらにサイズを小さくすることが期待されている。
本開示はかかる問題点に鑑みてなされたもので、その目的は、サイズを小さくすることができるメモリセルおよびメモリ装置を提供することにある。
本開示のメモリセルは、アンチヒューズと、抵抗素子と、選択トランジスタとを備えている。アンチヒューズは、一端が互いに接続された複数の経路のそれぞれに挿入されたものである。抵抗素子は、複数の経路のうちの少なくとも１つに挿入されたものである。選択トランジスタは、オン状態になることにより、第１の接続端子と、複数の経路の一端とを接続するものである。
本開示のメモリ装置は、メモリセルと、メモリセルを制御する制御部とを備えている。メモリセルは、アンチヒューズと、抵抗素子と、選択トランジスタとを備えている。アンチヒューズは、一端が互いに接続された複数の経路のそれぞれに挿入されたものである。抵抗素子は、複数の経路のうちの少なくとも１つに挿入されたものである。選択トランジスタは、オン状態になることにより、第１の接続端子と、複数の経路の一端とを接続するものである。
本開示のメモリセルおよびメモリ装置では、アンチヒューズが、複数の経路のそれぞれに挿入され、抵抗素子が、複数の経路のうちの少なくとも１つに挿入される。そして、複数の経路の一端は互いに接続され、その一端には選択トランジスタが接続される。
本開示のメモリセルおよびメモリ装置によれば、一端が互いに接続された複数の経路のそれぞれにアンチヒューズを挿入し、複数の経路のうちの少なくとも１つに抵抗素子を挿入したので、サイズを小さくすることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の第１の実施の形態に係るメモリ装置の一構成例を表すブロック図である。 図１に示したメモリセルの一構成例を表す回路図である。 図２に示した記憶素子の要部断面構造を表す断面図である。 図２に示した記憶素子の書込動作後の要部断面構造を表す断面図である。 書込動作を表すタイミング波形図である。 書込動作の一例を表す説明図である。 書込動作の他の一例を表す説明図である。 図２に示したメモリセルの一特性例を表す説明図である。 読出動作の一例を表す説明図である。 読出動作の他の一例を表す説明図である。 読出動作の他の一例を表す説明図である。 読出動作の一例を表す他の説明図である。 メモリ装置のサイズとビット数との関係を表す説明図である。 変形例に係るメモリセルの一構成例を表す回路図である。 他の変形例に係るメモリセルの一構成例を表す回路図である。 他の変形例に係る記憶素子の要部断面構造を表す断面図である。 本開示の第２の実施の形態に係るメモリ装置の一構成例を表すブロック図である。 図１３に示したメモリセルの一構成例を表す回路図である。 書込動作の一例を表す説明図である。 書込動作の他の一例を表す説明図である。 書込動作の他の一例を表す説明図である。 読出動作の一例を表す説明図である。 読出動作の他の一例を表す説明図である。 変形例に係るメモリ装置の一構成例を表すブロック図である。 図１７に示したメモリセルの一構成例を表す回路図である。 他の変形例に係るメモリセルの一構成例を表す回路図である。 変形例に係るメモリ装置における書込動作の一例を表す説明図である。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（冗長性を有するメモリ装置）
２．第２の実施の形態（各メモリセルに複数のビットデータを記憶するメモリ装置）
＜１．第１の実施の形態＞
［構成例］
図１は、第１の実施の形態に係るメモリ装置（メモリ装置１）の一構成例を表すものである。メモリ装置１は、記憶素子としてアンチヒューズを用いた、冗長性を有するメモリ装置である。メモリ装置１は、メモリセルアレイ１０と、ワード線駆動部１１と、ビット線駆動部１２と、センスアンプ１３とを備えている。
メモリセルアレイ１０は、マトリクス状に配置された複数のメモリセル２０を有している。また、メモリセルアレイ１０は、行方向（横方向）に延伸する複数のワード線ＷＬと、列方向（縦方向）に延伸する複数のビット線ＢＬおよび複数のソース線ＳＬとを有している。各ワード線ＷＬの一端はワード線駆動部１１に接続され、各ビット線ＢＬの一端はビット線駆動部１２に接続され、各ソース線ＳＬの一端はセンスアンプ１３に接続されている。各メモリセル２０は、ワード線ＷＬ、ビット線ＢＬ、およびソース線ＳＬに接続されている。
図２は、メモリセル２０の一構成例を表すものである。メモリセル２０は、記憶素子２１Ａ，２１Ｂと、抵抗素子２２Ａ，２２Ｂと、選択トランジスタ２３とを有している。
記憶素子２１Ａ，２１Ｂは、アンチヒューズとして機能するものである。記憶素子２１Ａ，２１Ｂは、２つの端子を有するものである。記憶素子２１Ａの一端は、記憶素子２１Ｂの一端に接続されるとともにビット線ＢＬに接続され、他端は抵抗素子２２Ａの一端に接続されている。記憶素子２１Ｂの一端は、記憶素子２１Ａの一端に接続されるとともにビット線ＢＬに接続され、他端は抵抗素子２２Ｂの一端に接続されている。記憶素子２１Ａ，２１Ｂは、両端子間にストレス電圧を印加することにより、抵抗状態が高抵抗状態（非導通状態）から低抵抗状態（導通状態）に変化するものである。このように、記憶素子２１Ａ，２１Ｂは、抵抗状態により情報（ビットデータ）をそれぞれ記憶するようになっている。
また、記憶素子２１Ａ，２１Ｂは、抵抗状態を変化させるのに必要なストレス電圧（しきい値Ｖth）が互いに異なるものである。具体的には、記憶素子２１Ａのしきい値ＶthAは、記憶素子２１Ｂのしきい値ＶthＢよりも低く設定されている。これにより、メモリ装置１では、後述するように、選択トランジスタ２３、およびビット線駆動部１２のドライバおよびセンスアンプ１３のサイズを小さくすることができるようになっている。
図３Ａ，３Ｂは、記憶素子２１Ａの要部断面構造の一例を表すものであり、図３Ａは高抵抗状態における構造を示し、図３Ｂは低抵抗状態における構造を示す。記憶素子２１Ａは、Ｐ型の半導体基板１００Ｐ上に一様に形成された絶縁層１０１の上の、素子分離用の絶縁層１０２によって囲まれた領域に形成される。すなわち、メモリ装置１は、ＳＯＩ（Silicon on Insulator）構造を有するものである。なお、メモリ装置１は、一般的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）製造工程を用いて形成することができる。
記憶素子２１Ａは、半導体層１１０Ｐ，１１１Ｎ，１１２Ｎと、誘電膜１２１と、導電膜１２２と、電極１３１，１３２とを有している。記憶素子２１Ａは、いわゆるＭＯＳ構造を有するものである。
半導体層１１０Ｐは、絶縁層１０２によって囲まれた領域に形成されたＰ型の半導体層であり、いわゆるＰウェルを構成するものである。この半導体層１１０Ｐは、記憶素子２１Ａのいわゆるバックゲートとして機能するものである。この半導体層１１０Ｐは、シリコン（Ｓｉ）にホウ素（Ｂ）等の不純物をドープさせた半導体材料からなるものである。なお、この半導体層１１０Ｐには、図示しないコンタクトを介して０Ｖの電圧が印加されている。
半導体層１１１Ｎ，１１２Ｎは、半導体層１１０Ｐ内に形成されたＮ型の半導体層である。半導体層１１１Ｎと半導体層１１２Ｎとは、所定の間隔を隔てて分離して配設されている。半導体層１１１Ｎ，１１２Ｎは、例えば、シリコンにヒ素（Ａｓ）やリン（Ｐ）等の不純物をドープした半導体材料からなるものであり、その厚さは５０ｎｍ〜２００ｎｍ程度である。このような半導体層１１１Ｎ，１１２Ｎは、例えばセルフアライン（自己整合）による手法や、フォトレジストや酸化膜などのマスクパターンを用いた手法により、容易に形成することができる。半導体層１１１Ｎと半導体層１１２Ｎとの間の距離Ｌは、可能な限り短くすることが望ましい。具体的には、例えば、その製造工程における最小加工寸法とすることができる。もしくは、半導体層１１１Ｎと半導体層１１２Ｎが正常に分離形成される範囲内で、最小加工寸法よりもさらに短くすることが好ましい。これにより、記憶素子２１Ａの素子サイズを小さくすることができるとともに、後述するフィラメントＦをより形成しやすくすることができる。
誘電膜１２１は、半導体層１１１Ｎと半導体層１１２Ｎとの間の領域における半導体層１１０Ｐの上、および半導体層１１１Ｎ，１１２Ｎの一部の上に形成されている。誘電膜１２１は、例えば、酸化シリコン（ＳｉＯ2）などにより構成され、その厚さは数ｎｍ〜２０ｎｍ程度である。
導電膜１２２は、誘電膜１２１の上に形成されている。導電膜１２２は、例えば多結晶シリコンやシリサイド金属などの導電性材料からなり、その厚さは５０ｎｍ〜５００ｎｍ程度である。導電膜１２２は、この例では、電気的にフローティング状態になっている。
絶縁層１３０は、半導体層１１１Ｎ〜１１３Ｎ、導電膜１２、絶縁層１０２などを覆うように設けられている。この絶縁層１３０は、例えば、酸化シリコンなどの絶縁材料からなり、その厚さは５０ｎｍ〜１０００ｎｍ程度である。
電極１３１は、半導体層１１１Ｎ上において、この半導体層１１１Ｎと電気的に接続するように設けられている。この電極１３１は、絶縁層１３０を貫通するように形成されており、絶縁層１３０上に設けられた導電膜１４１に接続されている。この導電膜１４１は、ビット線ＢＬへと導かれている。同様に、電極１３２は、半導体層１１２Ｎ上において、この半導体層１１２Ｎと電気的に接続するように設けられている。この電極１３２は、絶縁層１３０を貫通するように形成されており、絶縁層１３０上に設けられた導電膜１４２に接続されている。この導電膜１４２は、抵抗素子２２Ａの一端へと導かれている。電極１３１，１３２は、例えばタングステン（Ｗ）により構成され、導電膜１４１，１４２は、例えばアルミニウム（Ａｌ）により構成されている。
図３Ａに示したような記憶素子２１Ａでは、電極１３１，１３２間の抵抗値は高い。このような記憶素子２１Ａに対して、書込動作において、電極１３１，１３２間にストレス電圧を印加すると、図３Ｂに示したように、半導体層１１１Ｎ，１１０Ｐ,１１２Ｎの表面にフィラメントＦが形成される。具体的には、まず、電極１３１，１３２間のストレス電圧により、電極１３１，１３２間に電流が流れ、発熱が生じる。そして、電極１３１，１３２の一部がこの発熱により融解し、フィラメントＦを形成する。すなわち、フィラメントＦは、導電性の材料を含んでいる。よって、書込動作後は、電極１３１，１３２間の抵抗値が低くなる。このように、記憶素子２１Ａは、書込動作において、フィラメントＦが形成されることにより、抵抗状態が高抵抗状態から低抵抗状態に変化するようになっている。
以上、記憶素子２１Ａを例に説明したが、記憶素子２１Ｂについてもほぼ同様である。ただし、記憶素子２１Ａのしきい値ＶthAを、記憶素子２１Ｂのしきい値ＶthBよりも低くするために、記憶素子２１Ａは、例えば、記憶素子２１Ｂに比べて熱が逃げにくいように構成されている。これにより、記憶素子２１Ａでは、記憶素子２１Ｂに比べて、書込動作において、フィラメントＦを形成しやすくすることができるため、しきい値ＶthＡを低くすることができる。具体的には、例えば、記憶素子２１Ａに接続される導電膜１４１，１４２の面積を、記憶素子２１Ｂに接続される導電膜１４１，１４２の面積よりも小さくすることができる。また、記憶素子２１Ａにおける半導体層１１０Ｐの体積（アクティブ体積）を、記憶素子２１Ｂにおける半導体層１１０Ｐの体積よりも小さくすることができる。
また、記憶素子２１Ａにおける半導体層１１１Ｎと半導体層１１２Ｎとの間の距離Ｌを、記憶素子２１Ｂにおける半導体層１１１Ｎと半導体層１１２Ｎとの間の距離Ｌよりも短くしてもよい。これにより、記憶素子２１Ａでは、記憶素子２１Ｂに比べて、電界が強くなるため、フィラメントＦをより形成しやすくすることができ、しきい値ＶthＡを低くすることができる。
また、例えば、記憶素子２１Ａ，２１Ｂを、異なるプロセス条件で形成することにより、記憶素子２１Ａのしきい値ＶthAを、記憶素子２１Ｂのしきい値ＶthBよりも低くしてもよい。なお、この場合には、製造工程の追加や変更等が必要となる。
抵抗素子２２Ａ（図２）の一端は記憶素子２１Ａの他端に接続され、他端は、抵抗素子２２Ｂの他端に接続されるとともに選択トランジスタ２３のドレインに接続されている。抵抗素子２２Ｂの一端は記憶素子２１Ｂの他端に接続され、他端は、抵抗素子２２Ａの他端に接続されるとともに選択トランジスタ２３のドレインに接続されている。抵抗素子２２Ａ，２１Ｂは、例えばポリシリコンにより構成されるものである。なお、これに限定されるものではなく、これに代えて、例えば、いわゆる拡散抵抗やバラスト抵抗を用いてもよい。この例では、抵抗素子２２Ａの抵抗値を、抵抗素子２２Ｂの抵抗値と等しくしている。抵抗素子２２Ａ，２２Ｂの抵抗値Ｒは、記憶素子２１Ａ，２１Ｂの低抵抗状態における抵抗値Ｒtrm、および選択トランジスタ２３のオン状態における抵抗値Ｒonを用いて、以下の式を満たすように設定される。
Ｒtrm ＋ Ｒ ＞＞ Ｒon ・・・（１）
これにより、後述するように、記憶素子２１ＢにフィラメントＦを形成しやすくすることができるようになっている。
選択トランジスタ２３は、この例ではＮ型のＭＯＳトランジスタであり、ドレインが抵抗素子２２Ａの他端および抵抗素子２２Ｂの他端に接続され、ゲートはワード線ＷＬに接続され、ソースはソース線ＳＬに接続されている。選択トランジスタ２３のゲート幅Ｗは、例えば４０［μｍ］である。
ワード線駆動部１１（図１）は、ワード線ＷＬを駆動することにより、メモリセルアレイ１０における書込動作および読出動作を制御するものである。具体的には、ワード線駆動部１１は、この例では、ワード線ＷＬの電圧を高レベルに設定することにより、書込動作および読出動作の対象となるメモリセル２０を含む１行（１ワード）を選択するようになっている。
ビット線駆動部１２は、ビット線ＢＬを駆動することにより、メモリセルアレイ１０における書込動作を制御するものである。具体的には、ビット線駆動部１２が、ビット線ＢＬの電圧ＶＢＬを正の電圧ＶＷ（ＶＷ＞０）に設定することにより、選択された１行のうちの、書込動作の対象となるメモリセル２０を選択するとともに、そのメモリセル２０の記憶素子２１Ａ，２１Ｂにストレス電圧を印加するようになっている。電圧ＶＷは、例えば、６［Ｖ］にすることができる。また、ビット線駆動部１２は、読出動作を行う場合には、全てのビット線ＢＬの電圧ＶＢＬを０Ｖに設定するようになっている。
センスアンプ１３は、ソース線ＳＬを駆動することにより、メモリセルアレイ１０における読出動作を制御するものである。具体的には、センスアンプ１３は、ソース線ＳＬの電圧ＶＳＬを正の電圧ＶＲ（ＶＲ＞０）に設定するとともに、そのソース線ＳＬに流れる読出電流ＩＲを検出することにより、読出動作の対象となるメモリセル２０に記憶された情報を読み出すものである。電圧ＶＲは、例えば、１．８［Ｖ］にすることができる。また、センスアンプ１３は、書込動作を行う場合には、全てのソース線ＳＬの電圧ＶＳＬを０Ｖに設定するようになっている。
この構成により、書込動作の対象となるメモリセル２０では、記憶素子２１Ａ，２１Ｂの一端に電圧ＶＷ（ストレス電圧）が印加されるとともに、抵抗素子２２Ａ，２２Ｂの他端には選択トランジスタ２３を介して０Ｖが印加される。これにより、２つの記憶素子２１Ａ，２１Ｂの抵抗状態が高抵抗状態から低抵抗状態に変化する。このように、メモリセル２０は冗長性を有するものである。すなわち、例えば、書込動作において、なんらかの事情で、２つの記憶素子２１Ａ，２１Ｂのうちの一方の抵抗状態を低抵抗状態に変化させることができなかった場合でも、他方の抵抗状態を低抵抗状態に変化させることにより、そのメモリセル２０全体の抵抗状態を低抵抗状態にすることができる。また、例えば、２つの記憶素子２１Ａ，２１Ｂの抵抗状態を低抵抗状態に変化させたあと、なんらかの事情により、２つの記憶素子２１Ａ，２１Ｂの一方がオープン状態になってしまった場合でも、そのメモリセル２０全体の抵抗状態を低抵抗状態にすることができる。このように、メモリ装置１では、冗長性を有するようにしたので、不測の事態が生じても、データを喪失するおそれを低減することができるようになっている。
また、読出動作の対象となるメモリセル２０では、記憶素子２１Ａ，２１Ｂの一端に０Ｖが印加されるとともに、抵抗素子２２Ａ，２２Ｂの他端には選択トランジスタ２３を介して電圧ＶＲが印加される。これにより、メモリセル２０では、記憶素子２１Ａ，２１Ｂにおける抵抗状態に応じた読出電流ＩＲが生じる。すなわち、記憶素子２１Ａ，２１Ｂの両方の抵抗状態が高抵抗状態である場合には、メモリセル２０全体の抵抗状態は高抵抗状態であるため、読出電流ＩＲは小さくなる。一方、記憶素子２１Ａ，２１Ｂのうちの少なくとも一方の抵抗状態が低抵抗状態である場合は、メモリセル２０全体の抵抗状態は低抵抗状態であるため、読出電流ＩＲは大きくなる。センスアンプ１３は、この読出電流ＩＲを検出することにより、メモリセル２０に記憶された情報を読み出すようになっている。
ここで、記憶素子２１Ａ，２１Ｂは、本開示における「アンチヒューズ」の一具体例に対応する。
［動作および作用］
続いて、本実施の形態のメモリ装置１の動作および作用について説明する。
（全体動作概要）
まず、図１を参照して、メモリ装置１の全体動作概要を説明する。書込動作では、ワード線駆動部１１は、ワード線ＷＬを駆動することにより、メモリセルアレイ１０における書込動作を制御する。ビット線駆動部１２は、ビット線ＢＬを駆動することにより、メモリセルアレイ１０における書込動作を制御する。書込動作の対象となるメモリセル２０では、記憶素子２１Ａ，２１Ｂの一端に電圧ＶＷ（ストレス電圧）が印加されるとともに、抵抗素子２２Ａ，２２Ｂの他端には選択トランジスタ２３を介して０Ｖが印加される。これにより、２つの記憶素子２１Ａ，２１Ｂの抵抗状態が高抵抗状態から低抵抗状態に変化し、メモリセル２０に情報が書き込まれる。
読出動作では、ワード線駆動部１１が、ワード線ＷＬを駆動することにより、メモリセルアレイ１０における読出動作を制御する。センスアンプ１３は、ソース線ＳＬを駆動することにより、メモリセルアレイ１０における読出動作を制御する。読出動作の対象となるメモリセル２０では、記憶素子２１Ａ，２１Ｂの一端に０Ｖが印加されるとともに、抵抗素子２２Ａ，２２Ｂの他端には選択トランジスタ２３を介して電圧ＶＲが印加される。これにより、メモリセル２０では、記憶素子２１Ａ，２１Ｂにおける抵抗状態に応じた読出電流ＩＲが生じる。センスアンプ１３は、この読出電流ＩＲを検出することにより、メモリセル２０に記憶された情報を読み出す。
（書込動作）
次に、メモリセル２０に対する書込動作を詳細に説明する。
図４は、書込動作における、メモリセル２０のタイミング波形図を表すものである。図５Ａ，５Ｂは、メモリセル２０に対する書込動作を表すものであり、図５Ａは、あるタイミングにおける状態を示し、図５Ｂは、図５Ａよりも後のタイミングにおける状態を示す。図５Ａ，５Ｂでは、選択トランジスタ２３を、オンオフ状態を示すスイッチとして示している。
書込動作では、センスアンプ１３が、ソース線ＳＬの電圧ＶＳＬを０Ｖに設定するとともに、図４に示すように、ビット線駆動部１２が、ビット線ＢＬの電圧ＶＢＬを電圧ＶＷに設定する。その際、電圧ＶＢＬは、ビット線ＢＬ自体の抵抗成分や負荷に応じた時定数で変化する。
そして、タイミングｔ１において、ビット線ＢＬの電圧ＶＢＬが記憶素子２１Ａのしきい値ＶthAに到達すると、図５Ａに示すように、記憶素子２１Ａ、抵抗素子２２Ａ、選択トランジスタ２３の順に、大きな書込電流ＩＷＡが流れる。すなわち、このとき、記憶素子２１ＡにフィラメントＦが形成され、記憶素子２１Ａの抵抗状態が高抵抗状態から低抵抗状態（抵抗値Ｒtrm）に変化する。そして、その後、図４に示したように、書込電流ＩＷＡの電流値は減少し、低抵抗状態における抵抗値Ｒtrmに応じた値になる。
次に、タイミングｔ２において、ビット線ＢＬの電圧ＶＢＬが記憶素子２１Ｂのしきい値ＶthBに到達すると、図５Ｂに示すように、記憶素子２１Ｂ、抵抗素子２２Ｂ、選択トランジスタ２３の順に、大きな書込電流ＩＷＢが流れる。すなわち、このとき、記憶素子２１ＢにフィラメントＦが形成され、記憶素子２１Ｂの抵抗状態が高抵抗状態から低抵抗状態（抵抗値Ｒtrm）に変化する。そして、その後、図４に示したように、書込電流ＩＷＢの電流値は減少し、低抵抗状態における抵抗値Ｒtrmに応じた値になる。
このように、メモリ回路２０には、書込電流ＩＷＡおよび書込電流ＩＷＢが流れる。すなわち、選択トランジスタ２３には、書込電流ＩＷＡと書込電流ＩＷＢとの合計電流である書込電流ＩＷ（＝ＩＷＡ＋ＩＷＢ）（図４）が流れる。ビット線駆動部１２のドライバは、この書込電流ＩＷをメモリ回路２０に供給し、センスアンプ１３は、この書込電流ＩＷをシンクする。
このように、メモリ装置１では、記憶素子２１Ａのしきい値ＶthAと記憶素子２１Ｂのしきい値ＶthBとが互いに異なるようにした。これにより、メモリ装置１では、記憶素子２１Ａに大きな書込電流ＩＷＡが流れるタイミングｔ１と、記憶素子２１Ｂに大きな書込電流ＩＷＢが流れるタイミングｔ２とをずらすことができる。その結果、メモリ装置１では、図４に示したように、書込電流ＩＷ（＝ＩＷＡ＋ＩＷＢ）のピーク値を低く抑えることができる。
すなわち、例えば、仮に、記憶素子２１Ａのしきい値ＶthAと記憶素子２１Ｂのしきい値ＶthBとを互いに等しくした場合には、記憶素子２１Ａ，２１Ｂには、同じタイミングでフィラメントＦが形成されるため、同じタイミングで大きな書込電流ＩＷＡ，ＩＷＢが流れる。すなわち、書込電流ＩＷ（＝ＩＷＡ＋ＩＷＢ）のピーク値が大きくなってしまう。よって、このような大きな書込電流を流すことができるように、選択トランジスタ２３のゲート幅Ｗを広くする必要があり、メモリセルのサイズが大きくなってしまうおそれがある。さらに、ビット線駆動部１２のドライバおよびセンスアンプ１３もこのような大きな書込電流を扱うことができるようにする必要があるため、ビット線駆動部１２およびセンスアンプ１３のサイズが大きくなってしまうおそれがある。
一方、メモリ装置１では、記憶素子２１Ａのしきい値ＶthAと記憶素子２１Ｂのしきい値ＶthBとが互いに異なるようにしたので、大きな書込電流ＩＷＡ，ＩＷＢが流れるタイミングを互いにずらすことができ、書込電流ＩＷのピーク値を低く抑えることができる。その結果、メモリ装置１では、選択トランジスタ２３のゲート幅Ｗを狭くすることができ、メモリセル２０のサイズを小さくすることができる。さらに、ビット線駆動部１２およびセンスアンプ１３のサイズも小さくすることができる。
このように、大きな書込電流ＩＷＡ，ＩＷＢが流れるタイミングを互いにずらすためには、設計段階において、例えば、製造工程におけるプロセスばらつきを考慮する必要がある。
図６は、書込電流ＩＷＡがピークになるタイミングｔ１の分布ＤＡと、書込電流ＩＷＢがピークになるタイミングｔ２の分布ＤＢを表すものである。製造工程におけるプロセスばらつきを考慮すると、タイミングｔ１は分布ＤＡのように分布し、同様に、タイミングｔ２は分布ＤＢのように分布する。このような場合、分布ＤＡと分布ＤＢが時間軸上で重ならないようにすることが望ましい。さらに、分布ＤＡと分布ＤＢとが、時間軸上で重ならないように、マージンＭを設けることが好ましい。これにより、例えば、プロセスがばらついても、大きな書込電流ＩＷＡ，ＩＷＢが流れるタイミングを互いにずらすことができる。
また、メモリ装置１では、しきい値が低い記憶素子２１Ａに抵抗素子２２Ａを接続するようにした。これにより、例えば、図５Ａのように、記憶素子２１ＡにフィラメントＦが形成され、記憶素子２１Ａの抵抗状態が低抵抗状態（抵抗値Ｒtrm）になっても、しきい値が高い記憶素子２１Ｂの両端間の電圧差を大きい値に保つことができるため、記憶素子２１ＢにフィラメントＦを形成することができる。すなわち、例えば、抵抗素子２２Ａを設けない場合には、記憶素子２１Ａの抵抗状態が低抵抗状態（抵抗値Ｒtrm）になると、記憶素子２１Ｂの両端間の電圧差が低下してしまう。この場合には、記憶素子２１ＢにフィラメントＦが形成されないおそれがあり、冗長性の意義が失われてしまう。一方、メモリ装置１では、抵抗素子２２Ａを設けたので、記憶素子２１Ｂにおいて、フィラメントＦを形成しやすくすることができる。
具体的には、例えば、ビット線ＢＬの電圧ＶＢＬを６［Ｖ］にし、選択トランジスタ２３のオン状態における抵抗値Ｒonを１５０［Ω］にし、記憶素子２１Ａの低抵抗状態における抵抗値Ｒtrmを１ｋ［Ω］にし、抵抗素子２２Ａの抵抗値Ｒを３ｋ［Ω］にした場合、記憶素子２１Ａの一端と抵抗素子２２Ａの他端との間の電圧差は５．８［Ｖ］となる。このように、抵抗素子２２Ａの抵抗値Ｒを、式１を満たすような抵抗値Ｒにすることにより、記憶素子２１Ｂの両端間の電圧差を、大きい値に保つことができる。例えば、シート抵抗が２ｋ［Ω／□］であるポリシリコンを用いて３ｋ［Ω］の抵抗値Ｒを有する抵抗素子２２Ａを構成する場合には、抵抗素子２２Ａのサイズは、例えば、幅が３［μｍ］、長さが［２μｍ］のサイズになる。すなわち、このような抵抗素子２２Ａを設けても、選択トランジスタ２３の素子サイズより十分に小さいため、メモリセル２０のサイズへの影響は少ない。つまり、抵抗素子２２Ａを設けることにより、メモリセル２０のサイズへの影響を抑えつつ、記憶素子２１ＢにフィラメントＦを形成しやすくすることができる。なお、抵抗素子２２Ａの抵抗値Ｒを大きくしすぎると、記憶素子２１ＡにおいてフィラメントＦを形成しにくくなる。よって、抵抗素子２２Ａの抵抗値Ｒは、式１を満たしつつ、記憶素子２１ＡにおいてフィラメントＦを形成できるような値が望ましい。
また、メモリ装置１では、抵抗素子２２Ａと同じ抵抗値Ｒの抵抗素子２２Ｂを設けるようにしたので、設計しやすくすることができる。すなわち、書込電流ＩＷＡがピークになるタイミングｔ１は、記憶素子２１Ａのしきい値ＶthAの他、抵抗素子２２Ａの抵抗値によっても影響を受ける。同様に、書込電流ＩＷＢがピークになるタイミングｔ２は、記憶素子２１Ｂのしきい値ＶthBの他、抵抗素子２２Ｂの抵抗値によっても影響を受ける。メモリ装置１では、抵抗素子２２Ａ，２２Ｂの抵抗値を互いに等しくしたので、タイミングｔ１とタイミングｔ２とのタイミング差における、抵抗素子２２Ａ，２２Ｂの影響を小さくすることができるため、設計しやすくすることができる。
（読出動作）
書込動作が行われていないメモリセル２０では、記憶素子２１Ａ，２１Ｂの両方の抵抗状態が高抵抗状態である（ケースＣ１）。一方、書込動作が行われたメモリセル２０では、記憶素子２１Ａ，２１Ｂの両方の抵抗状態が低抵抗状態である（ケースＣ３）。また、例えば、書込動作が行われたが、その書込動作が不十分であった場合には、記憶素子２１Ａ，２１Ｂのうちの一方の抵抗状態が高抵抗状態であり、他方の抵抗状態が低抵抗状態である場合がある（ケースＣ２）。また、書込動作が正常に行われ、記憶素子２１Ａ，２１Ｂの両方の抵抗状態が低抵抗状態になった後、なんらかの事情により、記憶素子２１Ａ，２１Ｂのうちの一方がオープン状態になった場合も、このケースＣ２に該当する。以下に、これらのケースＣ１〜Ｃ３における読出動作をそれぞれ説明する。
図７Ａ〜７Ｃは、メモリセル２０に対する読出動作を表すものであり、図７Ａは、ケースＣ１の場合を示し、図７Ｂは、ケースＣ２の場合を示し、図７Ｃは、ケースＣ３の場合を示す。図７Ｂに示したケースＣ２は、記憶素子２１Ａの抵抗状態が低抵抗状態であり、記憶素子２１Ｂの抵抗状態が高抵抗状態であるケースである。なお、図７Ａ〜７Ｃでは、選択トランジスタ２３を、オンオフ状態を示すスイッチとして示している。また、この例では、選択トランジスタ２３のオン状態における抵抗値Ｒonを１５０［Ω］にし、記憶素子２１Ａ，２１Ｂの高抵抗状態における抵抗値を１０，０００［ｋΩ］にし、低抵抗状態における抵抗値Ｒtrmを１［ｋΩ］にし、抵抗素子２２Ａ，２２Ｂの抵抗値Ｒを３ｋ［Ω］にしている。
読出動作では、ビット線駆動部１２が、ビット線ＢＬの電圧ＶＢＬを０Ｖに設定するとともに、センスアンプ１３が、ソース線ＳＬの電圧ＶＳＬを電圧ＶＲに設定する。これにより、メモリセル２０では、記憶素子２１Ａ，２１Ｂにおける抵抗状態に応じた読出電流ＩＲが生じる。センスアンプ１３は、この読出電流ＩＲを検出することにより、メモリセル２０に記憶された情報を読み出す。
ケースＣ１では、図７Ａに示したように、記憶素子２１Ａの抵抗値と抵抗素子２２Ａの抵抗値との合計値は、１０，００３［ｋΩ］（＝１０，０００［ｋΩ］＋３［ｋΩ］）であり、記憶素子２１Ｂの抵抗値と抵抗素子２２Ｂの抵抗値との合計値は、１０，００３［ｋΩ］（＝１０，０００［ｋΩ］＋３［ｋΩ］）である。よって、メモリセル２０全体の抵抗値は５，００３［ｋΩ］である。メモリセル２０には、この抵抗値に応じた読出電流ＩＲが流れる。電圧ＶＲが１．８Ｖである場合には、読出電流ＩＲの値は０．４［μＡ］（＝１．８［Ｖ］／５，００３［ｋΩ］）である。
ケースＣ２では、図７Ｂに示したように、記憶素子２１Ａの抵抗値と抵抗素子２２Ａの抵抗値との合計値は、４［ｋΩ］（＝１［ｋΩ］＋３［ｋΩ］）であり、記憶素子２１Ｂの抵抗値と抵抗素子２２Ｂの抵抗値との合計値は、１０，００３［ｋΩ］（＝１０，０００［ｋΩ］＋３［ｋΩ］）である。よって、メモリセル２０全体の抵抗値は５［ｋΩ］である。電圧ＶＲが１．８Ｖである場合の読出電流ＩＲの値は３６０［μＡ］（＝１．８［Ｖ］／５［ｋΩ］）である。すなわち、この例では、ケースＣ２における読出電流ＩＲの値は、ケースＣ１における読出電流ＩＲの値の約１，０００倍である。
ケースＣ３では、図７Ｃに示したように、記憶素子２１Ａの抵抗値と抵抗素子２２Ａの抵抗値との合計値は、４［ｋΩ］（＝１［ｋΩ］＋３［ｋΩ］）であり、記憶素子２１Ｂの抵抗値と抵抗素子２２Ｂの抵抗値との合計値は、４［ｋΩ］（＝１［ｋΩ］＋３［ｋΩ］）である。よって、メモリセル２０全体の抵抗値は３［ｋΩ］である。電圧ＶＲが１．８Ｖである場合の読出電流ＩＲの値は６００［μＡ］（＝１．８［Ｖ］／３［ｋΩ］）である。すなわち、この例では、ケースＣ３における読出電流ＩＲの値は、ケースＣ１における読出電流ＩＲの値の約１，０００倍である。
図８は、ケースＣ１〜Ｃ３における読出電流ＩＲを表すものである。図８に示したように、ケースＣ２，Ｃ３では、ケースＣ１に比べて、読出電流ＩＲが大きい。よって、センスアンプ１３は、ケースＣ１における読出電流ＩＲと、ケースＣ２，Ｃ３における読出電流ＩＲの間にしきい電流Ｉthを設定し、読出電流ＩＲとこのしきい電流Ｉthとを比較することにより、メモリセル２０に書き込まれた情報を読み出すことができる。これにより、メモリ装置１では、記憶素子２１Ａ，２１Ｂの両方の抵抗状態が高抵抗状態であるか（ケースＣ１）、または、記憶素子２１Ａ，２１Ｂのうちの少なくとも一方の抵抗状態が低抵抗状態であるか（ケースＣ２，Ｃ３）を判別することができる。すなわち、メモリ装置１では、ケースＣ２のように、書込動作において、なんらかの事情により、記憶素子２１Ａ，２１Ｂのうちの一方のみしか抵抗状態を低抵抗状態にすることができなかった場合や、あるいは、正常な書込動作の後に、なんらかの事情により、記憶素子２１Ａ，２１Ｂのうちの一方がオープン状態になった場合でも、正常な書込動作が行われた場合（ケースＣ３）と同様に、読出電流ＩＲがしきい電流Ｉthを上回る。このように、メモリ装置１では、冗長性を有するようにしたので、不測の事態が生じても、データを喪失するおそれを低減することができる。
また、メモリ装置１では、記憶素子２１Ａと記憶素子２１Ｂとを抵抗素子２２Ａ，２２Ｂを介して並列接続したので、構成をシンプルにすることができる。すなわち、冗長性を有するメモリ装置としては、例えば、１つの記憶素子と１つの選択トランジスタを用いてメモリセルを構成し、２つのメモリセルに同じ情報を記憶するように構成してもよい。しかしながら、この構成では、その２つのメモリセルから読み出した情報に基づいて、少なくとも一方に対して書込動作が行われていることを判定する判定回路が必要になる。よって、この場合には、構成が複雑になり、メモリ装置のサイズが大きくなるおそれがある。一方、メモリ装置１では、記憶素子２１Ａと記憶素子２１Ｂとを抵抗素子２２Ａ，２２Ｂを介して並列接続したので、記憶素子２１，２１Ｂのうちの少なくとも一方が低抵抗状態であれば、メモリセル２０全体の抵抗状態は低抵抗状態になる。よって、判定回路を省くことができるため、構成をシンプルにすることができ、メモリ装置１のサイズを小さくすることができる。
（メモリ装置１のサイズについて）
図９は、メモリ装置のサイズと、メモリ装置に記憶することができるデータのビット数との関係を表すものである。図９に示したように、一般に、メモリ装置では、ビット数が増えるほど、メモリセルの数が増え、メモリ装置全体のサイズが増大する。よって、ビット数が多いメモリ装置では、メモリ装置全体における、メモリセルアレイの占める面積割合が大きい。また、ビット数が少ないメモリ装置では、メモリ装置全体における、メモリセルアレイ以外の部分（ビット線駆動部、ワード線駆動部、センスアンプなど）の占める面積割合が大きい。
上述したように、メモリ装置１では、メモリセル２０に流れる書込電流ＩＷのピーク値を抑えるようにしたので、選択トランジスタ２５（メモリセルアレイ１０）、ビット線駆動部１２、およびセンスアンプ１３のサイズを小さくすることができる。さらにメモリ装置１では、記憶素子２１Ａと記憶素子２１Ｂとを抵抗素子２２Ａ，２２Ｂを介して並列接続したので、判定回路を省くことができる。このように、メモリ装置１では、メモリセルアレイ１０のサイズと、メモリセルアレイ１０以外の部分のサイズとの両方を小さくすることができる。これにより、メモリ装置１では、記憶することができるビット数が多い場合でも少ない場合でも、メモリ装置全体のサイズを小さくすることができる。
［効果］
以上のように本実施の形態では、記憶素子２１Ａ，２１Ｂのしきい値が互いに異なるようにしたので、書込電流のピーク値を低く抑えることができ、選択トランジスタ、ビット線駆動部、およびセンスアンプのサイズを小さくすることができる。その結果、メモリ装置全体のサイズを小さくすることができる。
本実施の形態では、記憶素子２１Ａと記憶素子２１Ｂとを抵抗素子２２Ａ，２２Ｂを介して並列接続したので、判定回路を省くことができるため、構成をシンプルにすることができるとともに、メモリ装置全体のサイズを小さくすることができる。
本実施の形態では、２つの記憶素子のうちのしきい値が低い記憶素子に抵抗素子を接続するようにしたので、しきい値が高い記憶素子において、フィラメントを形成しやすくすることができる。
［変形例１−１］
上記実施の形態では、メモリセル２０に２つの抵抗素子２２Ａ，２２Ｂを設けたが、これに限定されるものではなく、例えば、図１０に示すメモリセル２０Ａのように、抵抗素子２２Ｂを省いてもよい。この場合、記憶素子２１Ｂの他端は、抵抗素子２２Ａの他端に接続されるとともに、選択トランジスタ２３のドレインに接続される。このように構成しても、上記実施の形態に係るメモリセル２０と同等の効果を得ることができる。
［変形例１−２］
上記実施の形態では、記憶素子２１Ａ、抵抗素子２２Ａ、選択トランジスタ２３をこの順で接続するとともに、記憶素子２１Ｂ、抵抗素子２２Ｂ、選択トランジスタ２３をこの順に接続したが、これに限定されるものではなく、これに代えて、図１０に示すメモリセル２０Ｂのように、例えば、記憶素子２１Ａと抵抗素子２２Ａとを入れ替え、記憶素子２１Ｂと抵抗素子２２Ｂとを入れ替えてもよい。メモリセル２０Ｂでは、抵抗素子２２Ａの一端は、抵抗素子２２Ｂの一端に接続されるとともにビット線ＢＬに接続され、他端は記憶素子２１Ａの一端に接続されている。抵抗素子２２Ｂの一端は、抵抗素子２２Ａの一端に接続されるとともにビット線ＢＬに接続され、他端は記憶素子２１Ｂの一端に接続されている。記憶素子２１Ａの一端は抵抗素子２２Ａの他端に接続され、他端は、記憶素子２１Ｂの他端に接続されるとともに選択トランジスタ２３のドレインに接続されている。記憶素子２１Ｂの一端は抵抗素子２２Ｂの他端に接続され、他端は、記憶素子２１Ａの他端に接続されるとともに選択トランジスタ２３のドレインに接続されている。
［変形例１−３］
上記実施の形態では、図３Ａに示したように、メモリ装置１はＳＯＩ構造を有するものとしたが、これに限定されるものではない。図１２に、本変形例に係るメモリ装置１Ｃにおける記憶素子３１の要部断面構造の一例を示す。この図１２は、高抵抗状態における記憶素子３１を示すものであり、上記実施の形態に係る図３Ａに対応するものである。記憶素子３１は、Ｐ型の半導体基板１００Ｐ上の、素子分離用の絶縁層１０２によって囲まれた領域に形成されるものである。記憶素子３１は、半導体層２１０Ｐを有している。半導体層２１０Ｐは、Ｐ型の半導体基板１００Ｐの表面に形成されたＰ型の半導体層であり、いわゆるＰウェルを構成するものである。この半導体層２１０Ｐは、記憶素子３１のいわゆるバックゲートとして機能するものである。この半導体層２１０Ｐ内には、上記実施の形態に係るメモリ装置１（図３Ａ）と同様に、半導体層１１１Ｎ，１１２Ｎが形成されている。
［変形例１−４］
上記実施の形態では、互いにしきい値の異なる２つの記憶素子２１Ａ，２１Ｂを並列接続したが、これに限定されるものではなく、例えば、互いにしきい値の異なる３つ以上の記憶素子を並列接続してもよい。この場合、図２等と同様に、各記憶素子に抵抗素子を直列接続してもよいし、図１０と同様に、しきい値が最も大きい記憶素子以外の記憶素子に抵抗素子を直列接続してもよい。
［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。
＜２．第２の実施の形態＞
次に、第２の実施の形態に係るメモリ装置２について説明する。メモリ装置２は、各メモリセルに複数のビットデータを記憶するものである。なお、上記第１の実施の形態に係るメモリ装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
図１３は、本実施の形態に係るメモリ装置２の一構成例を表すものである。メモリ装置２は、メモリセルアレイ４０と、ビット線駆動部４２とを備えている。
メモリセルアレイ４０は、マトリクス状に配置された複数のメモリセル５０を有している。また、メモリセルアレイ４０は、行方向（横方向）に延伸する複数のワード線ＷＬと、列方向（縦方向）に延伸する複数のビット線ＢＬＡ，ＢＬＢおよび複数のソース線ＳＬとを有している。各ビット線ＢＬＡ，ＢＬＢの一端はビット線駆動部４２に接続されている。各メモリセル５０は、ワード線ＷＬ、ビット線ＢＬＡ，ＢＬＢ、およびソース線ＳＬに接続されている。
図１４は、メモリセル５０の一構成例を表すものである。メモリセル５０は、記憶素子２１Ａ，２１Ｂと、抵抗素子２２Ａ，２２Ｂと、選択トランジスタ２３とを有している。記憶素子２１Ａの一端はビット線ＢＬＡに接続され、他端は抵抗素子２２Ａの一端に接続されている。記憶素子２１Ｂの一端はビット線ＢＬＢに接続され、他端は抵抗素子２２Ｂの一端に接続されている。記憶素子２１Ａのしきい値ＶthAは、第１の実施の形態の場合と同様に、記憶素子２１Ｂのしきい値ＶthBよりも低く設定されている。
ビット線駆動部４２は、ビット線ＢＬＡ，ＢＬＢを駆動することにより、メモリセルアレイ４０における書込動作および読出動作を制御するものである。
具体的には、書込動作において、ビット線駆動部４２は、ビット線ＢＬＡの電圧ＶＢＬＡを正の電圧ＶＷ（ＶＷ＞０）に設定することにより、選択された１行のうちの、書込動作の対象となるメモリセル５０の記憶素子２１Ａを選択するとともに、その記憶素子２１Ａにストレス電圧を印加する。同様に、ビット線駆動部４２は、ビット線ＢＬＢの電圧ＶＢＬＢを正の電圧ＶＷ（ＶＷ＞０）に設定することにより、選択された１行のうちの、書込動作の対象となるメモリセル５０の記憶素子２１Ｂを選択するとともに、その記憶素子２１Ｂにストレス電圧を印加するようになっている。
また、読出動作において、ビット線駆動部４２は、ビット線ＢＬＡの電圧ＶＢＬＡを０Ｖに設定するとともに、ビット線ＢＬＢをフローティング状態にすることにより、選択された１行のうちの、読出動作の対象となるメモリセル５０の記憶素子２１Ａを選択する。同様に、ビット線駆動部４２は、ビット線ＢＬＡをフローティング状態にするとともに、ビット線ＢＬＢの電圧ＶＢＬＢを０Ｖに設定することにより、選択された１行のうちの、読出動作の対象となるメモリセル５０の記憶素子２１Ｂを選択するようになっている。
図１５Ａ〜１５Ｃは、メモリセル５０に対する書込動作を表すものであり、図１５Ａは、記憶素子２１Ａに対してのみ書込動作を行う場合を示し、図１５Ｂは、記憶素子２１Ｂに対してのみ書込動作を行う場合を示し、図１５Ｃは、記憶素子２１Ａ，２１Ｂの両方に対して書込動作を行う場合を示す。
記憶素子２１Ａに対してのみ書込動作を行う場合には、図１５Ａに示したように、センスアンプ１３が、ソース線ＳＬの電圧ＶＳＬを０Ｖに設定し、ビット線駆動部４２が、ビット線ＢＬＡの電圧ＶＢＬＡを電圧ＶＷに設定するとともに、ビット線ＢＬＢの電圧ＶＢＬＢを０Ｖに設定する。これにより、メモリセル５０では、記憶素子２１Ａ、抵抗素子２２Ａ、選択トランジスタ２３の順に書込電流ＩＷＡが流れ、記憶素子２１Ａの抵抗状態が高抵抗状態から低抵抗状態に変化する。
同様に、記憶素子２１Ｂに対してのみ書込動作を行う場合には、図１５Ｂに示したように、センスアンプ１３が、ソース線ＳＬの電圧ＶＳＬを０Ｖに設定し、ビット線駆動部４２が、ビット線ＢＬＡの電圧ＶＢＬＡを０Ｖに設定するとともに、ビット線ＢＬＢの電圧ＶＢＬＢを電圧ＶＷに設定する。これにより、メモリセル５０では、記憶素子２１Ｂ、抵抗素子２２Ｂ、選択トランジスタ２３の順に書込電流ＩＷＢが流れ、記憶素子２１Ｂの抵抗状態が高抵抗状態から低抵抗状態に変化する。
一方、記憶素子２１Ａ，２１Ｂの両方に対して書込動作を行う場合には、図１５Ｃに示したように、センスアンプ１３が、ソース線ＳＬの電圧ＶＳＬを０Ｖに設定し、ビット線駆動部４２が、ビット線ＢＬＡ，ＢＬＢの電圧ＶＢＬＡ，ＶＢＬＢを電圧ＶＷにそれぞれ設定する。これにより、メモリセル５０では、第１の実施の形態に係るメモリセル２０と同様に、まず、記憶素子２１Ａ、抵抗素子２２Ａ、選択トランジスタ２３の順に、大きな書込電流ＩＷＡが流れて、記憶素子２１Ａの抵抗状態が高抵抗状態から低抵抗状態に変化し、その後に、記憶素子２１Ｂ、抵抗素子２２Ｂ、選択トランジスタ２３の順に、大きな書込電流ＩＷＢが流れて、記憶素子２１Ｂの抵抗状態が高抵抗状態から低抵抗状態に変化する。
このように、メモリ装置２では、ビット線ＢＬＡ，ＢＬＢを設け、記憶素子２１Ａの一端をビット線ＢＬＡに接続するとともに、記憶素子２１Ｂの一端をビット線ＢＬＢに接続したので、メモリセル５０に２つのビットデータを記憶することができる。
特に、メモリ装置２では、記憶素子２１Ａ，２１Ｂの両方に対して書込動作を行う際、１サイクルで書込動作を行うことができる。その際、記憶素子２１Ａのしきい値ＶthAと記憶素子２１Ｂのしきい値ＶthBとが互いに異なるようにしたので、記憶素子２１Ａに大きな書込電流ＩＷＡが流れるタイミングｔ１と、記憶素子２１Ｂに大きな書込電流ＩＷＢが流れるタイミングｔ２とをずらすことができる。その結果、選択トランジスタ２３に流れる書込電流ＩＷ（＝ＩＷＡ＋ＩＷＢ）のピーク値を抑えることができるため、選択トランジスタ２３のサイズを小さくすることができる。さらに、この書込電流ＩＷをシンクするセンスアンプ１３のサイズも小さくすることができる。
図１６Ａ，１６Ｂは、メモリセル５０に対する読出動作を表すものであり、図１６Ａは、記憶素子２１Ａに対して読出動作を行う場合を示し、図１６Ｂは、記憶素子２１Ｂに対して読出動作を行う場合を示す。
記憶素子２１Ａに対して読出動作を行う場合には、図１６Ａに示したように、ビット線駆動部４２が、ビット線ＢＬＡの電圧ＶＢＬＡを０Ｖに設定するとともにビット線ＢＬＢをフローティング状態にし、センスアンプ１３が、ソース線ＳＬの電圧ＶＳＬを電圧ＶＲに設定する。これにより、メモリセル５０では、選択トランジスタ２３、抵抗素子２２Ａ、記憶素子２１Ａの順に読出電流ＩＲが流れる。センスアンプ１３は、この読出電流ＩＲを検出することにより、メモリセル５０の記憶素子２１Ａに記憶された情報を読み出す。
記憶素子２１Ｂに対して読出動作を行う場合には、図１６Ｂに示したように、ビット線駆動部４２が、ビット線ＢＬＡをフローティング状態にするとともに、ビット線ＢＬＢの電圧ＶＢＬＢを０Ｖに設定し、センスアンプ１３が、ソース線ＳＬの電圧ＶＳＬを電圧ＶＲに設定する。これにより、メモリセル５０では、選択トランジスタ２３、抵抗素子２２Ｂ、記憶素子２１Ｂの順に読出電流ＩＲが流れる。センスアンプ１３は、この読出電流ＩＲを検出することにより、メモリセル５０の記憶素子２１Ｂに記憶された情報を読み出す。
以上のように本実施の形態では、ビット線ＢＬＡ，ＢＬＢを設け、記憶素子２１Ａの一端をビット線ＢＬＡに接続するとともに、記憶素子２１Ｂの一端をビット線ＢＬＢに接続したので、各メモリセルに２つのビットデータを記憶することができる。その他の効果は、上記第１の実施の形態の場合と同様である。
［変形例２−１］
上記実施の形態では、２つの記憶素子２１Ａ，２１Ｂを用いてメモリセル５０を構成したが、これに限定されるものではなく、３つ以上の記憶素子を用いてメモリセルを構成してもよい。以下に、３つの記憶素子を用いてメモリセルを構成する例について詳細に説明する。
図１７は、本実施の形態に係るメモリ装置２Ａの一構成例を表すものである。メモリ装置２Ａは、メモリセルアレイ４０Ａと、ビット線駆動部４２Ａとを備えている。
メモリセルアレイ４０Ａは、マトリクス状に配置された複数のメモリセル５０Ａを有している。また、メモリセルアレイ４０Ａは、列方向（縦方向）に延伸する複数のビット線ＢＬＡ，ＢＬＢ，ＢＬＣを有している。各ビット線ＢＬＡ，ＢＬＢ，ＢＬＣの一端はビット線駆動部４２Ａに接続されている。各メモリセル５０Ａは、ワード線ＷＬ、ビット線ＢＬＡ，ＢＬＢ，ＢＬＣ、およびソース線ＳＬに接続されている。
図１８は、メモリセル５０Ａの一構成例を表すものである。メモリセル５０Ａは、記憶素子２１Ａ，２１Ｂ，２１Ｃと、抵抗素子２２Ａ，２２Ｂ，２２Ｃとを有している。記憶素子２１Ａの一端はビット線ＢＬＡに接続され、他端は抵抗素子２２Ａの一端に接続されている。記憶素子２１Ｂの一端はビット線ＢＬＢに接続され、他端は抵抗素子２２Ｂの一端に接続されている。記憶素子２１Ｃの一端はビット線ＢＬＣに接続され、他端は抵抗素子２２Ｃの一端に接続されている。抵抗素子２２Ａの一端は記憶素子２１Ａの他端に接続され、他端は、抵抗素子２２Ｂ，２２Ｃの他端に接続されるとともに選択トランジスタ２３のドレインに接続されている。抵抗素子２２Ｂの一端は記憶素子２２Ａの他端に接続され、他端は、抵抗素子２２Ａ，２２Ｃの他端に接続されるとともに選択トランジスタ２３のドレインに接続されている。抵抗素子２２Ｃの一端は記憶素子２１Ｃの他端に接続され、他端は、抵抗素子２２Ａ，２２Ｂの他端に接続されるとともに選択トランジスタ２３のドレインに接続されている。記憶素子２１Ａのしきい値ＶthAは、記憶素子２１Ｂのしきい値ＶthBよりも低く設定されており、記憶素子２１Ｂのしきい値ＶthBは、記憶素子２１Ｃのしきい値ＶthCよりも低く設定されている。
ビット線駆動部４２Ａは、上記実施の形態に係るビット線駆動部４２と同様に、ビット線ＢＬＡ，ＢＬＢ，ＢＬＣを駆動することにより、メモリセルアレイ４０Ａにおける書込動作および読出動作を制御するものである。
なお、この例では、３つの抵抗素子２２Ａ〜２２Ｃを設けたが、これに限定されるものではなく、例えば、図１８に示すメモリセル５０Ｂのように、記憶素子２１Ａ〜２１Ｃのうち最もしきい値が高い記憶素子２１Ｃに接続された抵抗素子２２Ｃを省いてもよい。
［変形例２−２］
上記実施の形態では、２つの記憶素子２１Ａ，２１Ｂに対して書込動作を行う際、ビット線駆動部４２が、ビット線ＢＬＡの電圧ＶＢＬＡおよびビット線ＢＬＢの電圧ＶＢＬＢを同時に電圧ＶＷに設定したが、これに限定されるものではなく、例えば、電圧設定タイミングをずらしてもよい。この場合には、記憶素子２１Ａ，２１Ｂのしきい値Ｖthは、互いに異なるようにしてもよいし、互いに等しくしてもよい。以下に、本変形例に係るメモリ装置２Ｃにおいて、記憶素子２１Ａ，２１Ｂのしきい値Ｖthを互いに等しくした場合の動作例を説明する。
図２０は、メモリ装置２Ｃのメモリセル５０Ｃに対する書込動作の一例を表すものである。記憶素子２１Ａ，２１Ｂの両方に対して書込動作を行う場合には、メモリ装置２Ｃのビット線駆動部４２Ｃが、まず、ビット線ＢＬＡの電圧ＶＢＬＡを電圧ＶＷに設定し、その後に、ビット線ＢＬＢの電圧ＶＢＬＢを電圧ＶＷに設定する。その際、電圧ＶＢＬＡは、ビット線ＢＬＡ自体の抵抗成分や負荷に応じた時定数で変化し、同様に、電圧ＶＢＬＢは、ビット線ＢＬＢ自体の抵抗成分や負荷に応じた時定数で変化する。タイミングｔ１１において、ビット線ＢＬＡの電圧ＶＢＬＡがしきい値Ｖthに到達すると、大きな書込電流ＩＷＡが流れ、記憶素子２１Ａの抵抗状態が高抵抗状態から低抵抗状態に変化する。同様に、タイミングｔ１２において、ビット線ＢＬＢの電圧ＶＢＬＢがしきい値Ｖthに到達すると、大きな書込電流ＩＷＢが流れ、記憶素子２１Ｂの抵抗状態が高抵抗状態から低抵抗状態に変化する。このように構成しても、上記実施の形態に係るメモリセル２０と同等の効果を得ることができる。
なお、この例では、２つの抵抗素子２２Ａ，２２Ｂを設けたが、これに限定されるものではなく、例えば、後に電圧が設定されるビット線ＢＬＢに導かれた抵抗素子２２Ｂを省いてもよい。
以上、いくつかの実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
例えば、上記の各実施の形態では、記憶素子２１Ａ，２１Ｂ等は、図３に示した構成に限定されるものではなく、例えば、特許文献１，２に示したものなど、アンチヒューズであればどのような構成のものを用いてもよい。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成とすることができる。
（１）一端が互いに接続された複数の経路のそれぞれに挿入されたアンチヒューズと、
前記複数の経路のうちの少なくとも１つに挿入された抵抗素子と、
オン状態になることにより、第１の接続端子と、前記複数の経路の前記一端とを接続する選択トランジスタと
を備えたメモリセル。
（２）各アンチヒューズは、第１の端子と、第２の端子とを有し、
各アンチヒューズの抵抗状態は、そのアンチヒューズの第１の端子と第２の端子との間の電位差が所定のしきい値を超えることにより、高抵抗状態から低抵抗状態に変化し、
前記複数のアンチヒューズの前記しきい値は互いに異なる
前記（１）に記載のメモリセル。
（３）前記複数の経路のうちの前記少なくとも１つの経路は、前記しきい値が一番低いアンチヒューズが挿入された経路である
前記（２）に記載のメモリセル。
（４）前記抵抗素子は、前記複数の経路にそれぞれ挿入された
前記（２）に記載のメモリセル。
（５）前記複数の経路の他端に接続された単一の第２の接続端子をさらに備えた
前記（２）から（４）のいずれかに記載のメモリセル。
（６）前記複数の経路の他端にそれぞれ接続された複数の第２の接続端子をさらに備えた
前記（２）から（４）のいずれかに記載のメモリセル。
（７）前記複数のアンチヒューズの抵抗状態は、前記複数の第２の接続端子に互いに等しいタイミングでストレス電圧が印加されることにより、高抵抗状態から低抵抗状態に変化する
前記（６）に記載のメモリセル。
（８）各アンチヒューズの抵抗状態は、そのアンチヒューズの第１の端子と第２の端子との間に電流が流れて生じる発熱に基づいて、高抵抗状態から低抵抗状態に変化するものであり、
前記複数のアンチヒューズにおける放熱性は互いに異なる
前記（２）から（７）のいずれかに記載のメモリセル。
（９）各アンチヒューズは、
第１導電型の第１の半導体層と、
そのアンチヒューズの第１の端子に接続され、前記第１の半導体層の表面に設けられた第２導電型の第２の半導体層と、
そのアンチヒューズの第２の端子に接続され、前記第１の半導体層の表面に、前記第２の半導体層と離間して設けられた前記第２導電型の第３の半導体層と、
前記第２の半導体層と前記第３の半導体層の間の離間領域における前記第１の半導体層の表面上に設けられた誘電膜と
を有する
前記（２）から（８）のいずれかに記載のメモリセル。
（１０）各アンチヒューズは、
前記誘電膜の上に設けられた第１の導電膜をさらに有する
前記（９）に記載のメモリセル。
（１１）前記第１の半導体層は、基板の表面に形成されるとともに、前記基板内において絶縁層により囲まれている
前記（９）または（１０）に記載のメモリセル。
（１２）各アンチヒューズは、
前記第２の半導体層に接続された第２の導電膜と、
前記第３の半導体層に接続された第３の導電膜と、
をさらに有し、
前記複数のアンチヒューズにおける、前記第２の導電膜の面積および前記第３の導電膜の面積うちの一方または双方は、互いに異なる
前記（９）から（１１）のいずれかに記載のメモリセル。
（１３）前記複数のアンチヒューズにおける前記第１の半導体層の体積は、互いに異なる
前記（９）から（１２）のいずれかに記載のメモリセル。
（１４）前記複数のアンチヒューズにおける、前記第２の半導体層と前記第３の半導体層との間の距離は、互いに異なる
前記（９）から（１３）のいずれかに記載のメモリセル。
（１５）前記複数の経路の他端にそれぞれ接続された複数の第２の接続端子をさらに備え、
前記複数のアンチヒューズの抵抗状態は、前記複数の第２の接続端子に互いに異なるタイミングでストレス電圧が印加されることにより、高抵抗状態から低抵抗状態に変化する
前記（１）に記載のメモリセル。
（１６）前記複数の経路のうちの前記少なくとも１つの経路は、前記ストレス電圧が印加されるタイミングが一番早い経路である
前記（１５）に記載のメモリセル。
（１７）メモリセルと、
前記メモリセルを制御する制御部と
を備え、
前記メモリセルは、
一端が互いに接続された複数の経路のそれぞれに挿入されたアンチヒューズと、
前記複数の経路のうちの少なくとも１つに挿入された抵抗素子と、
オン状態になることにより、第１の接続端子と、前記複数の経路の前記一端とを接続する選択トランジスタと
を有する
メモリ装置。
（１８）前記メモリセルは、前記複数の経路の他端に接続された単一の第２の接続端子をさらに有し、
各アンチヒューズは、第１の端子と、第２の端子とを有し、
各アンチヒューズの抵抗状態は、そのアンチヒューズの第１の端子と第２の端子との間の電位差が所定のしきい値を超えることにより、高抵抗状態から低抵抗状態に変化し、
前記複数のアンチヒューズの前記しきい値は互いに異なり、
前記制御部は、前記第２の接続端子にストレス電圧が印加することにより、前記複数のアンチヒューズの抵抗状態を高抵抗状態から低抵抗状態に変化させる
前記（１７）に記載のメモリ装置。
（１９）前記メモリセルは、前記複数の経路の他端にそれぞれ接続された複数の第２の接続端子をさらに有し、
各アンチヒューズは、第１の端子と、第２の端子とを有し、
各アンチヒューズの抵抗状態は、そのアンチヒューズの第１の端子と第２の端子との間の電位差が所定のしきい値を超えることにより、高抵抗状態から低抵抗状態に変化し、
前記複数のアンチヒューズの前記しきい値は互いに異なり、
前記制御部は、前記複数の第２の接続端子に互いに等しいタイミングでストレス電圧を印加することにより、前記複数のアンチヒューズの抵抗状態を高抵抗状態から低抵抗状態に変化させる
前記（１７）に記載のメモリ装置。
（２０）前記メモリセルは、前記複数の経路の他端にそれぞれ接続された複数の第２の接続端子をさらに有し、
前記制御部は、前記複数の第２の接続端子に互いに異なるタイミングでストレス電圧を印加することにより、前記複数のアンチヒューズの抵抗状態を高抵抗状態から低抵抗状態に変化させる
前記（１７）に記載のメモリ装置。
１，２，２Ａ…メモリ装置、１０，４０，４０Ａ…メモリセルアレイ、１１…ワード線駆動部、１２，４２，４２Ａ…ビット線駆動部、１３…センスアンプ、２０，２０Ａ，２０Ｂ，５０，５０Ａ，５０Ｂ…メモリセル、２１Ａ，２１Ｂ，２１Ｃ…記憶素子、２２Ａ，２２Ｂ，２２Ｃ…抵抗素子、２３…選択トランジスタ、１００Ｐ…半導体基板、１０１…絶縁層，１０２…絶縁層、１１０Ｐ…半導体層、１１１Ｎ，１１２Ｎ…半導体層、１２１…誘電膜、１２２…導電膜、１３０…絶縁層、１３１，１３２…電極、１４１，１４２…配線、２１０Ｐ…半導体層、Ｆ…フィラメント、ＢＬ，ＢＬＡ，ＢＬＢ，ＢＬＣ…ビット線、ＩＲ…読出電流、ＩＷ，ＩＷＡ，ＩＷＢ…書込電流、ＳＬ…ソース線、ＶＢＬ，ＶＢＬＡ，ＶＢＬＢ，ＶＢＬＣ，ＶＳＬ，ＶＲ，ＶＷ…電圧、ＷＬ…ワード線。

Claims (20)

  1. 一端が互いに接続された複数の経路のそれぞれに挿入されたアンチヒューズと、
    前記複数の経路のうちの少なくとも１つに挿入された抵抗素子と、
    オン状態になることにより、第１の接続端子と、前記複数の経路の前記一端とを接続する選択トランジスタと
    を備えたメモリセル。
  2. 各アンチヒューズは、第１の端子と、第２の端子とを有し、
    各アンチヒューズの抵抗状態は、そのアンチヒューズの第１の端子と第２の端子との間の電位差が所定のしきい値を超えることにより、高抵抗状態から低抵抗状態に変化し、
    前記複数のアンチヒューズの前記しきい値は互いに異なる
    請求項１に記載のメモリセル。
  3. 前記複数の経路のうちの前記少なくとも１つの経路は、前記しきい値が一番低いアンチヒューズが挿入された経路である
    請求項２に記載のメモリセル。
  4. 前記抵抗素子は、前記複数の経路にそれぞれ挿入された
    請求項２に記載のメモリセル。
  5. 前記複数の経路の他端に接続された単一の第２の接続端子をさらに備えた
    請求項２に記載のメモリセル。
  6. 前記複数の経路の他端にそれぞれ接続された複数の第２の接続端子をさらに備えた
    請求項２に記載のメモリセル。
  7. 前記複数のアンチヒューズの抵抗状態は、前記複数の第２の接続端子に互いに等しいタイミングでストレス電圧が印加されることにより、高抵抗状態から低抵抗状態に変化する
    請求項６に記載のメモリセル。
  8. 各アンチヒューズの抵抗状態は、そのアンチヒューズの第１の端子と第２の端子との間に電流が流れて生じる発熱に基づいて、高抵抗状態から低抵抗状態に変化するものであり、
    前記複数のアンチヒューズにおける放熱性は互いに異なる
    請求項２に記載のメモリセル。
  9. 各アンチヒューズは、
    第１導電型の第１の半導体層と、
    そのアンチヒューズの第１の端子に接続され、前記第１の半導体層の表面に設けられた第２導電型の第２の半導体層と、
    そのアンチヒューズの第２の端子に接続され、前記第１の半導体層の表面に、前記第２の半導体層と離間して設けられた前記第２導電型の第３の半導体層と、
    前記第２の半導体層と前記第３の半導体層の間の離間領域における前記第１の半導体層の表面上に設けられた誘電膜と
    を有する
    請求項２に記載のメモリセル。
  10. 各アンチヒューズは、
    前記誘電膜の上に設けられた第１の導電膜をさらに有する
    請求項９に記載のメモリセル。
  11. 前記第１の半導体層は、基板の表面に形成されるとともに、前記基板内において絶縁層により囲まれている
    請求項９に記載のメモリセル。
  12. 各アンチヒューズは、
    前記第２の半導体層に接続された第２の導電膜と、
    前記第３の半導体層に接続された第３の導電膜と、
    をさらに有し、
    前記複数のアンチヒューズにおける、前記第２の導電膜の面積および前記第３の導電膜の面積うちの一方または双方は、互いに異なる
    請求項９に記載のメモリセル。
  13. 前記複数のアンチヒューズにおける前記第１の半導体層の体積は、互いに異なる
    請求項９に記載のメモリセル。
  14. 前記複数のアンチヒューズにおける、前記第２の半導体層と前記第３の半導体層との間の距離は、互いに異なる
    請求項９に記載のメモリセル。
  15. 前記複数の経路の他端にそれぞれ接続された複数の第２の接続端子をさらに備え、
    前記複数のアンチヒューズの抵抗状態は、前記複数の第２の接続端子に互いに異なるタイミングでストレス電圧が印加されることにより、高抵抗状態から低抵抗状態に変化する
    請求項１に記載のメモリセル。
  16. 前記複数の経路のうちの前記少なくとも１つの経路は、前記ストレス電圧が印加されるタイミングが一番早い経路である
    請求項１５に記載のメモリセル。
  17. メモリセルと、
    前記メモリセルを制御する制御部と
    を備え、
    前記メモリセルは、
    一端が互いに接続された複数の経路のそれぞれに挿入されたアンチヒューズと、
    前記複数の経路のうちの少なくとも１つに挿入された抵抗素子と、
    オン状態になることにより、第１の接続端子と、前記複数の経路の前記一端とを接続する選択トランジスタと
    を有する
    メモリ装置。
  18. 前記メモリセルは、前記複数の経路の他端に接続された単一の第２の接続端子をさらに有し、
    各アンチヒューズは、第１の端子と、第２の端子とを有し、
    各アンチヒューズの抵抗状態は、そのアンチヒューズの第１の端子と第２の端子との間の電位差が所定のしきい値を超えることにより、高抵抗状態から低抵抗状態に変化し、
    前記複数のアンチヒューズの前記しきい値は互いに異なり、
    前記制御部は、前記第２の接続端子にストレス電圧が印加することにより、前記複数のアンチヒューズの抵抗状態を高抵抗状態から低抵抗状態に変化させる
    請求項１７に記載のメモリ装置。
  19. 前記メモリセルは、前記複数の経路の他端にそれぞれ接続された複数の第２の接続端子をさらに有し、
    各アンチヒューズは、第１の端子と、第２の端子とを有し、
    各アンチヒューズの抵抗状態は、そのアンチヒューズの第１の端子と第２の端子との間の電位差が所定のしきい値を超えることにより、高抵抗状態から低抵抗状態に変化し、
    前記複数のアンチヒューズの前記しきい値は互いに異なり、
    前記制御部は、前記複数の第２の接続端子に互いに等しいタイミングでストレス電圧を印加することにより、前記複数のアンチヒューズの抵抗状態を高抵抗状態から低抵抗状態に変化させる
    請求項１７に記載のメモリ装置。
  20. 前記メモリセルは、前記複数の経路の他端にそれぞれ接続された複数の第２の接続端子をさらに有し、
    前記制御部は、前記複数の第２の接続端子に互いに異なるタイミングでストレス電圧を印加することにより、前記複数のアンチヒューズの抵抗状態を高抵抗状態から低抵抗状態に変化させる
    請求項１７に記載のメモリ装置。
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