JP2009117461A - アンチヒューズ素子、およびアンチヒューズ素子の設定方法 - Google Patents

アンチヒューズ素子、およびアンチヒューズ素子の設定方法 Download PDF

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Abstract

【課題】２値よりも多い情報を記録可能にしたアンチヒューズ素子を提供する。
【解決手段】複数のＭＯＳトランジスタと、複数のＭＯＳトランジスタのソース電極が共通に接続された第１の電極と、複数のＭＯＳトランジスタのゲート電極が共通に接続された第２の電極と、複数のＭＯＳトランジスタのドレイン電極の少なくとも１つと接続される第３の電極と、ドレイン電極および第３の電極の間に設けられた絶縁膜と、を有する。そして、上記絶縁膜においてドレイン電極に対応して少なくとも１箇所が絶縁破壊されることで、絶縁破壊された部位に対応するドレイン電極と第３の電極とが導通する構成である。
【選択図】図１

Description

本発明は、半導体装置内の回路接続を変更するためのアンチヒューズ素子とその設定方法に関する。
半導体メモリにおいて、製造中の異物混入により発生した欠陥メモリセルや、ＤＲＡＭ（Dynamic Random Access Memory）の製造ばらつきによってリフレッシュ特性が規格外となった規格外メモリセルを、予備的な置換セル(冗長セル)に置き換えることで製品の歩留まりを向上させるためにヒューズが用いられている。また、半導体メモリチップ内の基準電圧発生回路等で基準電圧を調整するための回路にもヒューズが用いられている。これらのヒューズには大きく分けてレーザートリマヒューズとアンチヒューズがある。なお、以下では、欠陥メモリセルおよび規格外メモリセルを合わせて不良メモリセルと称する。
ＤＲＡＭの場合で説明すると、レーザートリマヒューズは、ウェハレベルの段階で、不良メモリセルを冗長セルに置き換える回路救済に用いられる。レーザートリマ装置を用いてヒューズを切断することで回路内の導通状態を非導通状態にして、不良メモリセルを冗長セルに置換する。しかし、このヒューズによる回路救済は、スループットが低いことや、パッケージングした後ではレーザートリマ装置は使用できないなどの欠点がある。この欠点に対して、パッケージングした後でも回路救済が可能なアンチヒューズをチップ内に搭載した半導体装置が開示されている(特許文献１参照)。
アンチヒューズは、不良メモリセルを冗長セルに切り換える配線が初期状態で非導通状態であり、外部からの電圧印加等の操作で導通状態に変化させるものである。
アンチヒューズの構成を説明する。図６は関連するアンチヒューズの一構成例を示す模式図である。図６（ａ）はアンチヒューズの平面図であり、図６（ｂ）は図６（ａ）の線分Ｘ−Ｘ’の断面図である。
図６（ａ）および（ｂ）に示すように、アンチヒューズは、ＭＯＳ（Metal- Oxide- Semiconductor）トランジスタと同様に、ゲート電極１０１と、拡散層１０９ａおよび拡散層１０９ｃを含むアクティブ領域１０５とを有する構成である。拡散層１０９ａはソース電極に相当し、拡散層１０９ｃはドレイン電極に相当する。ただし、拡散層１０９ａ、１０９ｃと半導体基板８が１つの電極で接続されており、この点がＭＯＳトランジスタと異なる。この電極をドレイン電極１０２とする。
また、ゲート電極１０１は、半導体基板８の上にゲート絶縁膜１０６を介して形成されている。ゲート電極１０１、ゲート絶縁膜１０６および半導体基板８でＭＯＳ構造になっている。アンチヒューズは、素子分離部７で隣の素子と電気的に絶縁されている。
アンチヒューズが導通状態か否かで２種類の情報を記録することができる。アンチヒューズが導通状態であれば記録された情報は“１”であることとし、アンチヒューズが非導通状態であれば記録された情報が“０”であることとする。
図６に示すアンチヒューズを導通状態か、非導通状態に設定することで、情報を書き込む方法を説明する。
アンチヒューズに情報“１”を書き込むには、次のようにしてアンチヒューズを導通状態にする。ゲート電極１０１に４．０Ｖ程度の電圧を印加し、ドレイン電極１０２を介して拡散層１０９ｃに−２．０Ｖ程度のパルス電圧を印加し、ゲート絶縁膜１０６を破壊することで、ヒューズを導通状態にする。図６に示す符号１１０の矢印は情報書き込み時に流れる電流の経路を示す。
次に、アンチヒューズの情報を読み出す方法を説明する。
図７は図６に示したアンチヒューズの情報の読み出し方法を説明するための図である。図７（ａ）はアンチヒューズの平面図であり、図７（ｂ）は図７（ａ）の線分Ｘ−Ｘ’の断面図である。
アンチヒューズの情報を読み出すには、図７に示すように、ゲート電極１０１に１．５Ｖ程度の電圧を印加し、ドレイン電極１０２を介して拡散層１０９ｃに０Ｖを印加する。アンチヒューズに流れた電流１１１の値から、アンチヒューズの情報が情報“０”(非導通状態)であるか、情報“１”(導通状態)であるかを判別することが可能となる。
米国特許４８９９２０５号
上述のアンチヒューズでは、情報“０”であるか、情報“１”であるかの２値しか記録できない。半導体メモリ等において不良メモリセルが多数あると、上述のアンチヒューズを用いて、多数の不良メモリセルを正常なセルにそれぞれ置換しようとすると、回路接続を切り換えるヒューズもその分だけ必要になる。そのため、多数の不良メモリセルを救済しようとすると、不良メモリセルの数に対応したヒューズが必要となり、それらのヒューズを配置するための広い面積を冗長回路に確保しなければならなくなる。その結果、チップサイズが大きくなってしまう。
本発明は上述したような技術が有する問題点を解決するためになされたものであり、２値よりも多い情報を記録可能にしたアンチヒューズ素子とその設定方法を提供することを目的とする。
上記目的を達成するための本発明のアンチヒューズ素子は、
複数のＭＯＳトランジスタと、
前記複数のＭＯＳトランジスタのソース電極が共通に接続された第１の電極と、
前記複数のＭＯＳトランジスタのゲート電極が共通に接続された第２の電極と、
前記複数のＭＯＳトランジスタのドレイン電極の少なくとも１つと接続される第３の電極と、
前記ドレイン電極および前記第３の電極の間に設けられた絶縁膜と、を有し、
前記絶縁膜において前記ドレイン電極に対応して少なくとも１箇所が絶縁破壊されることで、絶縁破壊された部位に対応する前記ドレイン電極と前記第３の電極とが導通する構成である。
一方、上記目的を達成するための本発明のアンチヒューズ素子の設定方法は、複数のＭＯＳトランジスタと、該複数のＭＯＳトランジスタのソース電極が共通に接続された第１の電極と、前記複数のＭＯＳトランジスタのゲート電極が共通に接続された第２の電極と、前記複数のＭＯＳトランジスタのドレイン電極の少なくとも１つと接続される第３の電極と、前記ドレイン電極および前記第３の電極の間に設けられた絶縁膜と、を有するアンチヒューズ素子の設定方法であって、
前記絶縁膜において前記ドレイン電極に対応して少なくとも１箇所を絶縁破壊することで、絶縁破壊された部位に対応する前記ドレイン電極と前記第３の電極とを導通させるものである。
本発明は、単体のアンチヒューズ素子に２値よりも多い情報を記録可能にすることにより、記憶させる情報が２値よりも多い場合に半導体装置の回路を縮小化できる。
（第１の実施形態）
本実施形態のアンチヒューズの構成を説明する。本実施形態では、最大５値の情報を記録可能なヒューズの場合で説明する。
図１は本実施形態のアンチヒューズの一構成例を示す図である。図１（ａ）はアンチヒューズの平面図であり、図１（ｂ）は図１（ａ）の線分Ｘ−Ｘ’の断面図である。
本実施形態のアンチヒューズは、Ｎ型の不純物が導入された拡散層９ａ〜９ｃとチャネル領域２１ａ、２１ｂを含むアクティブ領域がＰ型の半導体基板８の表面に設けられ、そのアクティブ領域が４つに分割されている。分割された１つの領域を分割領域５ａ〜５ｄと称する。分割領域間には、ＳＴＩ（Shallow Trench Isolation）等の素子分離部７が設けられている。
図１（ａ）に示すように、４つの分割領域５ａ〜５ｄにまたがる配線が、所定の距離だけ離れて平行に２本設けられている。２本の配線の一方はゲート絶縁膜６ａを介して各分割領域のチャネル領域２１ｂを覆っている。この配線は分割領域に対応するＭＯＳトランジスタのゲート電極を１つに接続したものであり、全体に共通のゲート電極１としての役目を果たす。上記２本の配線のうち他方は、ゲート電極１と同様にゲート絶縁膜６ｂを介して各分割領域のチャネル領域２１ａを覆っているが、後述する方法により、いずれか１つの拡散層９ｂであるドレイン電極と接続される。そのため、以下では、この配線をドレイン電極２と称する。
ゲート電極１には、ゲート電極１を図に示さない配線と接続するための電極パッド２６が設けられている。ドレイン電極２には、ドレイン電極２を図に示さない配線と接続するための電極パッド２７が設けられている。
各分割領域の拡散層９ｃはプラグ２４を介して配線Ｌ１〜Ｌ４のうち対応する配線と接続されている。配線Ｌ１〜Ｌ４は、ドレイン電極２をどの分割領域の拡散層９ｂと接続させるかを選択するための配線として機能する。以下では、これらの配線を破壊選択配線４と称する。また、４つの分割領域５ａ〜５ｄの拡散層９ａがプラグ２３を介して１本の配線に接続されている。この配線をソース電極３と称する。
上述した構成により、本実施形態のアンチヒューズは、共有するゲート電極１を含む４つのＭＯＳトランジスタと、４つのＭＯＳトランジスタの拡散層９ａを１つに接続するソース電極３と、４つのＭＯＳトランジスタの拡散層９ｂの少なくともいずれか１つと接続されるドレイン電極２と、拡散層９ｂに対応して拡散層９ｂおよびドレイン電極２の間に設けられたゲート絶縁膜６ｂとを有している。なお、ソース電極３は本発明の第１の電極に相当し、ゲート電極１は本発明の第２の電極に相当し、ドレイン電極２は本発明の第３の電極に相当する。
ゲート電極１、ドレイン電極２およびソース電極３として、不純物が導入されたＰｏｌｙ−Ｓｉ（多結晶シリコン）を用いることが可能である。また、不純物が導入されたＰｏｌｙ−Ｓｉの単層に限らず、不純物が導入されたＰｏｌｙ-Ｓｉ膜と高融点金属膜または高融点金属シリサイド膜とが積層されたものであってもよい。
通常、ＭＯＳトランジスタのゲート電極は低抵抗である方が望ましいため、上述したように電極の材料にＰｏｌｙ−Ｓｉを用いる場合、導電性不純物を、例えば、１Ｅ２０ｃｍ-3の高濃度に、かつ、均一にＰｏｌｙ−Ｓｉに拡散させる。そのため、ＭＯＳトランジスタのゲート電極は低抵抗であり、また、ゲート電極に印加する電圧によりゲート絶縁膜を破壊するものではないので、ゲート電極内を流れる電流による電圧降下は極めて小さい。ソース電極３についてもゲート電極と同様に低抵抗である。
これに対して、本実施形態のドレイン電極２を通常のゲート電極に比べて高抵抗にしている。また、抵抗体の性質から、ドレイン電極２内の距離が長いほど抵抗値が高くなる。図１を見ると、ドレイン電極２について、電極パッド２７から各分割領域までの距離が異なっている。それらの距離を比較すると、電極パッド２７から分割領域５ａまでの距離が最も短く、電極パッド２７から分割領域５ｄまでの距離が最も長い。そのため、電極パッド２７に電圧を印加してドレイン電極２に電流を流したとき、電極パッド２７から離れるほど電圧降下が大きくなる。
電極パッド２７からの距離に応じて抵抗値および電圧降下を大きくする方法として、パタンを工夫する方法と不純物濃度を工夫する方法がある。パタンを工夫する方法は、ドレイン電極２のパタンを図１に示すような直線形状の替わりに千鳥（ｚｉｇｚａｇ）型にして、ドレイン電極２の配線長を長くするものである。不純物濃度を工夫する方法は、ドレイン電極２のＰｏｌｙ−Ｓｉに導入する不純物の濃度を調整して、電極の電気抵抗率をゲート電極１よりも高くするものである。これら２つの方法のいずれか一方だけに限らず、両方を用いてもよい。
Ｐｏｌｙ−Ｓｉに導入する不純物の濃度を調整して高抵抗化する方法として、Ｎ型不純物の濃度を低くする場合に限らず、Ｎ型不純物を導入したＰｏｌｙ−Ｓｉに対して逆の導電性のＰ型不純物をドープして電極を高抵抗化してもよい。その際、Ｎ型不純物としてリンを導入したＰｏｌｙ−Ｓｉに対して、ドレイン電極の部位を開口したフォトレジストのマスクを形成し、その開口を介してＰ型不純物のボロン（ホウ素）のイオン注入を行えばよい。
このようにして、本実施形態のドレイン電極２では、電極パッド２７からの距離に比例して電極パッド２７から分割領域までの抵抗値および電圧降下が通常の電極に比べて大きく変化するようにしている。図１に示すドレイン電極２には、不純物濃度を調整する方法を用いている。
なお、本実施形態のアンチヒューズの製造方法は、通常のアンチヒューズの製造方法と比べて、ゲート電極１やドレイン電極２を形成する際のリソグラフィ工程におけるマスクパタンが異なることと、ドレイン電極２への不純物ドープ濃度が異なることと、破壊選択配線４を形成する工程が追加になることを除いて同様であるため、その詳細な説明を省略する。
次に、本実施形態のアンチヒューズの書き込み方法を説明する。ソース電極３に印加する電圧をＶｓとし、ドレイン電極２に印加する電圧をＶｄとし、半導体基板８に印加する電圧をＶｓｕｂとする。
図２は本実施形態のアンチヒューズの書き込み方法を説明するための図である。
ＭＯＳトランジスタのドレイン電流が予め決められた値に到達するのに必要な、ゲート電極１への印加電圧（Ｖｇ）を閾値電圧Ｖｔと定義する。一例として、Ｉ＝１μＡ／ゲート幅１０μｍの定義で、Ｖｔ＝０．５Ｖである。ゲート幅は、ソース電極の拡散層９ａおよびドレイン電極の拡散層９ｂ間のチャネル領域２１ｂにおいて、電流方向に交差する方向のゲート電極の長さである。
破壊選択配線４の配線Ｌ１〜Ｌ４のうち１つを選択する。ここでは、配線Ｌ３を選択する。ゲート電極１、ソース電極３および半導体基板８の電位を０Ｖ（接地状態）にしておく(Ｖｇ＝Ｖｓ＝Ｖｓｕｂ＝０Ｖ)。ゲート絶縁膜６ｂのブレークダウン電圧(以下では、Ｖｂｄと表記する)として、Ｖｂｄ＝−４．０Ｖ程度を配線Ｌ３に印加する。また、ドレイン電極２にＶｄ＝１．５Ｖ程度の電圧パルスを印加する。これにより、分割領域５ｃにおける、ドレイン電極２の下部のゲート絶縁膜６ｂが破壊され、図１の矢印１０の電流経路に示すように、ドレイン電極２と拡散層９ｂ、９ｃが導通状態になる。ＭＯＳトランジスタのＶｔは、電極パッド２７から分割領域５ｃまでの長さのドレイン電極２の配線抵抗に対応して設定される。
配線Ｌ１〜Ｌ４から配線を１つ選択することで、ドレイン電極２と導通させる拡散層９ｂを有する分割領域が決定される。分割領域が決定されることで、ドレイン電極２の電極パッド２７からの実効的な長さが決まり、その長さに応じてドレイン電極２の抵抗が決まる。つまり、配線Ｌ１〜Ｌ４のうちいずれを選択するかにより、ドレイン電極２の抵抗値が４種類の中から１つに決まる。
ドレイン電極２の抵抗の大きさは、選択する配線で示すと、Ｌ１＜Ｌ２＜Ｌ３＜Ｌ４の関係にある。いずれの配線を選択しても、ＭＯＳトランジスタをオンさせるには、ドレイン電極２の抵抗による電圧降下の分だけ印加する電圧を大きくする必要がある。したがって、Ｖｔの値は、上記抵抗の関係と同様に、配線Ｌ１を選択した場合が最も低く、配線Ｌ４を選択した場合が最も高くなる。
次に、本実施形態のアンチヒューズの読み出し方法を説明する。ここでは、図２に示したように、配線Ｌ３を選択した場合とする。
図３は本実施形態のアンチヒューズの読み出し方法を説明するための図である。
破壊選択配線４の配線Ｌ１〜Ｌ４を全てフローティングにしておく。ドレイン電極２、ゲート電極１、ソース電極３および半導体基板８のそれぞれには、通常のＭＯＳトランジスタとしてオン動作させるための電圧を印加する。
分割領域５ｃにおける、ドレイン電極２の下部のゲート絶縁膜６ｂが絶縁破壊されているため、ＭＯＳトランジスタの拡散層９ｂとドレイン電極２が導通状態になっている。そのため、ソース電極および半導体基板８に印加する電圧をＶｓ＝Ｖｓｕｂ＝０Ｖとして、ドレイン電極２およびゲート電極１にＶｇ＝Ｖｄ＝１．５Ｖの電圧を印加すると、図３に示す矢印１１の電流経路にドレイン電流が流れる。そして、配線Ｌ３の選択により設定された閾値電圧でトランジスタがオンする。
本実施形態のアンチヒューズでは、破壊選択配線４において配線Ｌ１〜Ｌ４のうち１つの配線を選択し、その配線にドレイン電極２の下部の絶縁膜を破壊させる電圧を印加することで、ドレイン電極２の長さが決まる。そして、そのドレイン電極２での電圧降下に対応した閾値電圧がトランジスタに設定される。値の異なる複数の閾値電圧から１つの値を選択可能にすることで、多値の出力を可能にしている。トランジスタをオフにしても、一度選択された閾値電圧がトランジスタに保持される。
本実施形態では、次のような効果が得られる。
通常のアンチヒューズが記録し得る情報は、背景技術の欄で説明したように、情報“０”であるか、情報“１”であるかの２値である。このようなアンチヒューズを用いて、（０，０）、（０，１）、（１，０）、（１，１）の２ビットのデータを記憶させようとすると、アンチヒューズが２個必要になる。
これに対して、本実施形態のアンチヒューズは、閾値電圧の小さい方または大きい方から順に情報“０”、“１”、“２”または“３”を当てはめると、４値の情報を１つで記録することが可能である。さらに、破壊選択配線４の配線Ｌ１〜Ｌ４のうちいずれも選択しなければ、ヒューズ素子が動作しない状態を１つの情報として記録することが可能となる。よって、合計５値の情報を記録することができる。
通常のアンチヒューズで２つ必要だったところを本実施形態のアンチヒューズでは１つで済むことになる。そのため、本実施形態のアンチヒューズを半導体メモリの冗長回路に適用することで、冗長回路の面積を半分に削減することが可能となる。その結果、記憶させる情報が３値以上である場合、チップサイズの縮小化が図れ、基板１枚あたりに製造可能なチップ数が増え、製造コストを低減できる。
（第２の実施形態）
第１の実施形態では破壊選択配線から１本の配線を選択するものであったが、本実施形態は、破壊選択配線として複数の配線を選択するものである。
本実施形態のアンチヒューズの構成を説明する。
第１の実施形態とは異なり、本実施形態におけるドレイン電極２の配線抵抗はできるだけ小さい方が望ましい。そのため、ドレイン電極２のＰｏｌｙ−Ｓｉ中のドーパント濃度は、ＭＯＳトランジスタにおけるゲート電極と同様に、配線抵抗が小さくなるように調整されている。パタンの形状は、その長さにより抵抗が高くならないように、直線状であることが望ましい。なお、その他の構成は第１の実施形態と同様であるため、その詳細な説明を省略する。
次に、本実施形態のアンチヒューズの書き込み方法を説明する。
図４は本実施形態のアンチヒューズの書き込み方法を説明するための図である。
破壊選択配線４の配線Ｌ１〜Ｌ４のうち複数を選択する。ここでは、４本の配線全てを選択する。ゲート電極１、ソース電極３および半導体基板８の電位を０Ｖ（接地状態）にしておく(Ｖｇ＝Ｖｓ＝Ｖｓｕｂ＝０Ｖ)。配線Ｌ１〜Ｌ４のそれぞれに、ゲート絶縁膜６ｂのブレークダウン電圧として、Ｖｂｄ＝−４．０Ｖ程度印加する。また、ドレイン電極２にＶｄ＝１．５Ｖ程度の電圧パルスを印加する。これにより、各分割領域における、ドレイン電極２の下部のゲート絶縁膜６ｂが破壊され、図４の矢印１２の電流経路に示すように、各分割領域の拡散層９ｂ、９ｃとドレイン電極２とが導通状態になる。
これにより、ＭＯＳトランジスタの実効的なゲート幅Ｗは分割領域５ａ〜５ｄのチャネル領域２１ａのそれぞれのゲート幅の合計に設定される。
次に、本実施形態のアンチヒューズの読み出し方法を説明する。
図５は本実施形態のアンチヒューズの読み出し方法を説明するための図である。
破壊選択配線４の配線Ｌ１〜Ｌ４を全てフローティングにしておく。ドレイン電極２、ゲート電極１、ソース電極３および半導体基板８のそれぞれには、通常のＭＯＳトランジスタとしてオン動作させるための電圧を印加する。
分割領域５ｃにおける、ドレイン電極２の下部のゲート絶縁膜６ｂが絶縁破壊されているため、ＭＯＳトランジスタの拡散層９ｂとドレイン電極２が導通状態になっている。そのため、ソース電極および半導体基板８に印加する電圧をＶｓ＝Ｖｓｕｂ＝０Ｖとして、ドレイン電極２およびゲート電極１にＶｇ＝Ｖｄ＝１．５Ｖの電圧を印加すると、図５に示す矢印１３の電流経路にドレイン電流が流れる。破壊選択配線について選択した配線の数によってＭＯＳトランジスタのゲート幅Ｗの値が決まるため、ゲート幅Ｗに対応したドレイン電流が流れる。
本実施形態のアンチヒューズでは、破壊選択配線４において配線Ｌ１〜Ｌ４のうち１つ以上の配線を選択し、選択した配線にドレイン電極２の下部の絶縁膜を破壊させる電圧を印加することで、トランジスタの実効的なゲート幅の寸法が決まる。そして、トランジスタをオンしたとき、そのゲート幅に対応したドレイン電流がトランジスタに流れる。実行的なゲート幅の寸法を複数種から選択可能にすることで、ドレイン電流の値に対応した多値の出力を可能にしている。トランジスタをオフにしても、一度選択されたゲート幅がトランジスタに保持される。
さらに、破壊選択配線４の配線Ｌ１〜Ｌ４のうちいずれも選択しなければ、ヒューズ素子が動作しない状態を１つの情報として記録することが可能となる。よって、合計５値の情報を記録することができる。
本実施形態のアンチヒューズを冗長回路に用いることで、第１の実施形態と同様に、チップサイズの縮小化が図れ、製造コストを低減できる。
なお、上記第１および第２の実施形態においては、拡散層９ａ〜９ｃの導電性がＮ型である場合を説明したが、導電性はＰ型であってもよい。拡散層９ａ〜９ｃの導電性がＰ型である場合でも、本発明のアンチヒューズを形成することが可能であり、各電極に印加する電圧の極性を逆にすることで、上述の実施形態と同様に動作させることが可能である。Ｐ型の拡散層９ａ〜９ｃを使用する場合、半導体基板８内にＮ型ウェルを形成し、そのＮ型ウェルの内部にそれらの拡散層を配置すればよい。
また、上記実施形態では、４つのＭＯＳトランジスタを設けて最大５値の情報を記録可能としているが、ＭＯＳトランジスタの数は少なくとも２つ以上あればよい。ＭＯＳトランジスタが２つ以上あれば、最大３値の情報を記録することができ、通常のアンチヒューズよりも記録可能な情報が多い。破壊選択配線が４本の場合で説明したが、配線の数は４本に限らずＭＯＳトランジスタの数に対応して設ければよい。
さらに、本発明のアンチヒューズは半導体メモリにのみ適用が限定されるものではなく、ヒューズの状態に応じて回路動作の切り替えを行う半導体装置であれば、そのヒューズに本発明を適用することが可能である。
第１の実施形態のアンチヒューズの一構成例を示す図である。 第１の実施形態のアンチヒューズの書き込み方法を説明するための図である。 第１の実施形態のアンチヒューズの読み出し方法を説明するための図である。 第２の実施形態のアンチヒューズの書き込み方法を説明するための図である。 第２の実施形態のアンチヒューズの読み出し方法を説明するための図である。 関連するアンチヒューズの一構成例を示す模式図である。 図６に示したアンチヒューズの情報の読み出し方法を説明するための図である。
符号の説明
１ ゲート電極
２ ドレイン電極
３ ソース電極
６ａ、６ｂ ゲート絶縁膜

Claims (8)

  1. 複数のＭＯＳトランジスタと、
    前記複数のＭＯＳトランジスタのソース電極が共通に接続された第１の電極と、
    前記複数のＭＯＳトランジスタのゲート電極が共通に接続された第２の電極と、
    前記複数のＭＯＳトランジスタのドレイン電極の少なくとも１つと接続される第３の電極と、
    前記ドレイン電極および前記第３の電極の間に設けられた絶縁膜と、を有し、
    前記絶縁膜において前記ドレイン電極に対応して少なくとも１箇所が絶縁破壊されることで、絶縁破壊された部位に対応する前記ドレイン電極と前記第３の電極とが導通する、アンチヒューズ素子。
  2. いずれか１つの前記ドレイン電極と前記第３の電極とが導通することで、前記第３の電極の抵抗値に対応して前記ＭＯＳトランジスタの閾値電圧が設定される請求項１記載のアンチヒューズ素子。
  3. 前記ＭＯＳトランジスタをオンさせる際に前記第３の電極に電圧が印加される部位から前記絶縁膜までの前記第３の電極の長さが前記ＭＯＳトランジスタ毎に異なっている請求項２記載のアンチヒューズ素子。
  4. 前記第３の電極の電気抵抗率が前記第１および第２の電極よりも大きい請求項２記載のアンチヒューズ素子。
  5. １つ以上の前記ドレイン電極と前記第３の電極とが導通することで、前記第３の電極と接続される前記ドレイン電極のＭＯＳトランジスタのゲート幅の合計により全体のゲート幅が設定される請求項１記載のアンチヒューズ素子。
  6. 複数のＭＯＳトランジスタと、該複数のＭＯＳトランジスタのソース電極が共通に接続された第１の電極と、前記複数のＭＯＳトランジスタのゲート電極が共通に接続された第２の電極と、前記複数のＭＯＳトランジスタのドレイン電極の少なくとも１つと接続される第３の電極と、前記ドレイン電極および前記第３の電極の間に設けられた絶縁膜と、を有するアンチヒューズ素子の設定方法であって、
    前記絶縁膜において前記ドレイン電極に対応して少なくとも１箇所を絶縁破壊することで、絶縁破壊された部位に対応する前記ドレイン電極と前記第３の電極とを導通させる、アンチヒューズ素子の設定方法。
  7. いずれか１つの前記ドレイン電極と前記第３の電極とを導通させることで、前記第３の電極の抵抗値に対応して前記ＭＯＳトランジスタの閾値電圧を設定する、請求項６記載のアンチヒューズ素子の設定方法。
  8. １つ以上の前記ドレイン電極と前記第３の電極とを導通させることで、前記第３の電極と接続される前記ドレイン電極のＭＯＳトランジスタのゲート幅の合計により全体のゲート幅を設定する、請求項６記載のアンチヒューズ素子の設定方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012043970A (ja) * 2010-08-19 2012-03-01 Renesas Electronics Corp 半導体装置、メモリ装置への書込方法、メモリ装置からの読出方法、及び半導体装置の製造方法
KR20160121245A (ko) * 2015-04-10 2016-10-19 에스케이하이닉스 주식회사 안티 퓨즈 소자, 안티 퓨즈 어레이 및 그 동작 방법

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2010100995A1 (ja) * 2009-03-02 2012-09-06 株式会社村田製作所 アンチヒューズ素子
US9224496B2 (en) 2010-08-11 2015-12-29 Shine C. Chung Circuit and system of aggregated area anti-fuse in CMOS processes
US9496033B2 (en) 2010-08-20 2016-11-15 Attopsemi Technology Co., Ltd Method and system of programmable resistive devices with read capability using a low supply voltage
US9460807B2 (en) 2010-08-20 2016-10-04 Shine C. Chung One-time programmable memory devices using FinFET technology
US8644049B2 (en) 2010-08-20 2014-02-04 Shine C. Chung Circuit and system of using polysilicon diode as program selector for one-time programmable devices
US10249379B2 (en) 2010-08-20 2019-04-02 Attopsemi Technology Co., Ltd One-time programmable devices having program selector for electrical fuses with extended area
US10923204B2 (en) 2010-08-20 2021-02-16 Attopsemi Technology Co., Ltd Fully testible OTP memory
US10229746B2 (en) 2010-08-20 2019-03-12 Attopsemi Technology Co., Ltd OTP memory with high data security
US9070437B2 (en) 2010-08-20 2015-06-30 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices with heat sink
US10916317B2 (en) 2010-08-20 2021-02-09 Attopsemi Technology Co., Ltd Programmable resistance memory on thin film transistor technology
US9824768B2 (en) 2015-03-22 2017-11-21 Attopsemi Technology Co., Ltd Integrated OTP memory for providing MTP memory
US9818478B2 (en) 2012-12-07 2017-11-14 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector
US9711237B2 (en) 2010-08-20 2017-07-18 Attopsemi Technology Co., Ltd. Method and structure for reliable electrical fuse programming
JP2012079942A (ja) * 2010-10-01 2012-04-19 Renesas Electronics Corp 半導体装置
US8923085B2 (en) 2010-11-03 2014-12-30 Shine C. Chung Low-pin-count non-volatile memory embedded in a integrated circuit without any additional pins for access
CN102544011A (zh) 2010-12-08 2012-07-04 庄建祥 反熔丝存储器及电子系统
US10192615B2 (en) 2011-02-14 2019-01-29 Attopsemi Technology Co., Ltd One-time programmable devices having a semiconductor fin structure with a divided active region
US8848423B2 (en) 2011-02-14 2014-09-30 Shine C. Chung Circuit and system of using FinFET for building programmable resistive devices
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US9412473B2 (en) 2014-06-16 2016-08-09 Shine C. Chung System and method of a novel redundancy scheme for OTP
FR3050319B1 (fr) * 2016-04-14 2018-05-11 Stmicroelectronics Sa Memoire morte configurable
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US10726914B2 (en) 2017-04-14 2020-07-28 Attopsemi Technology Co. Ltd Programmable resistive memories with low power read operation and novel sensing scheme
US10535413B2 (en) 2017-04-14 2020-01-14 Attopsemi Technology Co., Ltd Low power read operation for programmable resistive memories
US10770160B2 (en) 2017-11-30 2020-09-08 Attopsemi Technology Co., Ltd Programmable resistive memory formed by bit slices from a standard cell library
US11296096B2 (en) * 2019-11-08 2022-04-05 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid junctions

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58213459A (ja) * 1982-06-04 1983-12-12 Nec Corp 半導体集積回路
JPH0729998A (ja) * 1984-12-28 1995-01-31 Oki Electric Ind Co Ltd 半導体集積回路装置およびその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4899205A (en) * 1986-05-09 1990-02-06 Actel Corporation Electrically-programmable low-impedance anti-fuse element
JP3737448B2 (ja) * 2002-04-18 2006-01-18 Ｎｅｃエレクトロニクス株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58213459A (ja) * 1982-06-04 1983-12-12 Nec Corp 半導体集積回路
JPH0729998A (ja) * 1984-12-28 1995-01-31 Oki Electric Ind Co Ltd 半導体集積回路装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012043970A (ja) * 2010-08-19 2012-03-01 Renesas Electronics Corp 半導体装置、メモリ装置への書込方法、メモリ装置からの読出方法、及び半導体装置の製造方法
US8675385B2 (en) 2010-08-19 2014-03-18 Renesas Electronics Corporation Semiconductor device having memory unit, method of writing to or reading from memory unit, and semiconductor device manufacturing method
KR20160121245A (ko) * 2015-04-10 2016-10-19 에스케이하이닉스 주식회사 안티 퓨즈 소자, 안티 퓨즈 어레이 및 그 동작 방법
KR102369926B1 (ko) 2015-04-10 2022-03-04 에스케이하이닉스 주식회사 안티 퓨즈 소자, 안티 퓨즈 어레이 및 그 동작 방법

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