JPS58213459A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS58213459A JPS58213459A JP9590582A JP9590582A JPS58213459A JP S58213459 A JPS58213459 A JP S58213459A JP 9590582 A JP9590582 A JP 9590582A JP 9590582 A JP9590582 A JP 9590582A JP S58213459 A JPS58213459 A JP S58213459A
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- elements
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路（以下単にＩＣという）に関す
る。
る。
最近におけるＩＣの進歩は目覚ましく超ＬＳＩが実用化
されるに至っている。この超ＬＳＩの製造においては極
めて多数の素子を一つのチップ上に形成するので、当然
の事ながらＩＣの低消費電力化が重要問題の一つとなっ
ている。例えばある種のランダムアクセスメモリにおい
ては、スタンバイ時の動作電流が電源電圧５ボルトで、
通常数ｍＡのものｔ−０，１ｍＡ程度まで低減する必要
がある々ど、その要求は非常に厳しい。
されるに至っている。この超ＬＳＩの製造においては極
めて多数の素子を一つのチップ上に形成するので、当然
の事ながらＩＣの低消費電力化が重要問題の一つとなっ
ている。例えばある種のランダムアクセスメモリにおい
ては、スタンバイ時の動作電流が電源電圧５ボルトで、
通常数ｍＡのものｔ−０，１ｍＡ程度まで低減する必要
がある々ど、その要求は非常に厳しい。
ところでこの厳しい要求を満足するためには、ＩＣの動
作電流（ＩＣＥおいては電源電圧は５ボルトのように規
定されているので、消費電力の大小は動作電流の大小に
従う）を規定する部分回路の回路定数、従ってその回路
を形成する素子の特性値（ＭＯＳトランジスタのコンダ
クタンス、抵抗の抵抗値など）を、ある定められた厳格
な設計値以内に入るようにしなければならない。
作電流（ＩＣＥおいては電源電圧は５ボルトのように規
定されているので、消費電力の大小は動作電流の大小に
従う）を規定する部分回路の回路定数、従ってその回路
を形成する素子の特性値（ＭＯＳトランジスタのコンダ
クタンス、抵抗の抵抗値など）を、ある定められた厳格
な設計値以内に入るようにしなければならない。
一方、超ＬＳＩｔ−製造するための素子の微細化は、寸
法の微細化に対応しては加工できる最小寸法精度は上が
ら々いので、各工程における製造のばらつきの増大を招
来することになり、現在微細化技術の改善が図られてい
るが必ずしも十分ではない。この結果、特に前述のよう
な低消費電力を要求される超ＬＳＩの製造においては、
ばらつきが大きく、要求特性を満足するＩＣを歩留り良
く製造することができないと言う問題点がある。
法の微細化に対応しては加工できる最小寸法精度は上が
ら々いので、各工程における製造のばらつきの増大を招
来することになり、現在微細化技術の改善が図られてい
るが必ずしも十分ではない。この結果、特に前述のよう
な低消費電力を要求される超ＬＳＩの製造においては、
ばらつきが大きく、要求特性を満足するＩＣを歩留り良
く製造することができないと言う問題点がある。
本発明の目的は、低消費電力化などのために問題となる
素子ヲ、特性値があらかじめある定められた関係を持つ
よう細分化された複数の素子からなる合成回路で形成し
、チップ製造後において必要に応じそれら複数の素子の
一部を不動化させることにより調整し、問題とたる素子
の特性値を正しく設計値以内に入るようにする仁とによ
り前述の問題点全解決し、要求特性を満足するＩｃｔ−
歩留り良く製造することのできるところのＩＣを提供す
ることにある。
素子ヲ、特性値があらかじめある定められた関係を持つ
よう細分化された複数の素子からなる合成回路で形成し
、チップ製造後において必要に応じそれら複数の素子の
一部を不動化させることにより調整し、問題とたる素子
の特性値を正しく設計値以内に入るようにする仁とによ
り前述の問題点全解決し、要求特性を満足するＩｃｔ−
歩留り良く製造することのできるところのＩＣを提供す
ることにある。
本発明＋７）ＩＣは、それぞれ順に２ｎ（ｎ＝ｏ、１゜
ス・・・）の特性値を有するｎ個の細分化された素子の
合成回路からなり前記細分化された素子のそれぞれを不
動化するための不動化回路を備えてなる合成素子を含む
ことからなってｂる。
ス・・・）の特性値を有するｎ個の細分化された素子の
合成回路からなり前記細分化された素子のそれぞれを不
動化するための不動化回路を備えてなる合成素子を含む
ことからなってｂる。
又、本発明のＩＣは、前記合成素子がトランジスタある
いは容量から＆Ｄ、ｎ個の細分化されたトランジスタあ
るいは容量は並列に接続され、前記不動化回路は該不動
化回路を開路としたとき前記細分化され九トランジスタ
あるいは容量が不動化されることからなっている。
いは容量から＆Ｄ、ｎ個の細分化されたトランジスタあ
るいは容量は並列に接続され、前記不動化回路は該不動
化回路を開路としたとき前記細分化され九トランジスタ
あるいは容量が不動化されることからなっている。
更に、本発明のＩＣは、前記合成素子が抵抗がらなシ、
ｎ個の細分化された抵抗は直列に接続され、前記不動化
回路は該不動化回路を閉路としたとき前記細分化され九
抵抗が不動化されることからなっている。
ｎ個の細分化された抵抗は直列に接続され、前記不動化
回路は該不動化回路を閉路としたとき前記細分化され九
抵抗が不動化されることからなっている。
以下、本発明について図面を参照し詳細に説明する。
第講図（Ｉｌｌは本発明の第１の実施例のＩＣの要部平
面図を示し、同図（ｂ）はその等価回路図である。
面図を示し、同図（ｂ）はその等価回路図である。
半導体基板１に、４個の細分化されたＭＯＳ−ＦＥＴＱ
ｌ＊ＱｚｒＱｓｅＱａが各電極（ソース電極スゲート電
極３．ドレイン電極４）ｔ−それぞれ共通接続すなわち
細分化されたＦＥＴが並列接続された合成回路として合
成ＭＯ８ＦＥＴ１００が形成されている。そしてこれら
の細分化され九ＦＥＴのコンダクタンスｆｍｉはＱｘｔ
ｌとすると％Ｑ２は２、Ｑ３は４．Ｑ４はｓｒなわちそ
れツレ順ｓｃ ２ ｎ（ｎ＝ｏ、１，２．３）となるよ
うにゲート面積が設定されている。図中５〜８はそれぞ
れの細分化されたＦＥＴ ｔ−不動化（動作しないよう
にすること）するための不動化回路で酸化膜（図示して
い危い）上に配設された薄いＡｔ蒸着配線からなってい
る。
ｌ＊ＱｚｒＱｓｅＱａが各電極（ソース電極スゲート電
極３．ドレイン電極４）ｔ−それぞれ共通接続すなわち
細分化されたＦＥＴが並列接続された合成回路として合
成ＭＯ８ＦＥＴ１００が形成されている。そしてこれら
の細分化され九ＦＥＴのコンダクタンスｆｍｉはＱｘｔ
ｌとすると％Ｑ２は２、Ｑ３は４．Ｑ４はｓｒなわちそ
れツレ順ｓｃ ２ ｎ（ｎ＝ｏ、１，２．３）となるよ
うにゲート面積が設定されている。図中５〜８はそれぞ
れの細分化されたＦＥＴ ｔ−不動化（動作しないよう
にすること）するための不動化回路で酸化膜（図示して
い危い）上に配設された薄いＡｔ蒸着配線からなってい
る。
なお図中９，１０は引出用電極である。
ところで、合成ＭＯ８ＦＥＴ１００のコンダクタンスｔ
ｆｍｏとするとｓ ｔｍｏは次表に示すように細分
化されたＦＥＴＱ、〜Ｑ４の組合せ、ナなわち組合せた
ＦＥＴ以外のＦＥＴは不動化回路としてのＡｔ蒸着配線
を例えばレーザにより溶断して回路を開路とすることに
よシ、１〜１４間の整数値をとることができる。
ｆｍｏとするとｓ ｔｍｏは次表に示すように細分
化されたＦＥＴＱ、〜Ｑ４の組合せ、ナなわち組合せた
ＦＥＴ以外のＦＥＴは不動化回路としてのＡｔ蒸着配線
を例えばレーザにより溶断して回路を開路とすることに
よシ、１〜１４間の整数値をとることができる。
表
これまでの説明から明らかなように、この実施例による
とＦＥＴとして２□。が１〜１４１での整数値のものを
チップ製造後に自由に選択し得ることになシ容易にｙｍ
ｏの微調整が可能となる。このことは従来チップ製造後
においてはへ。を調整することが非常に困難で、ｔｆｆ
ｌ。の製造のばらつきＫより多くの不良品を出さざるを
得なかりたことに比べて、この実施例によると、すべて
のＩＣについてその製造のばらつきに応じて調整できる
ので従来のような不良品を無くすことができる。
とＦＥＴとして２□。が１〜１４１での整数値のものを
チップ製造後に自由に選択し得ることになシ容易にｙｍ
ｏの微調整が可能となる。このことは従来チップ製造後
においてはへ。を調整することが非常に困難で、ｔｆｆ
ｌ。の製造のばらつきＫより多くの不良品を出さざるを
得なかりたことに比べて、この実施例によると、すべて
のＩＣについてその製造のばらつきに応じて調整できる
ので従来のような不良品を無くすことができる。
例えば、低消費電力化のためにその動作電流を規定すゐ
ＦＥＩＮＴのｆ、ｎ、ｆ１２以下にしたいという場合を
考えると、仮シに製造ばらつきによりｆｍ＋の値が（ト
）側に１０チも大きくずれたとしても、前述の表よシ細
分化され九ＦＥＴ（ｈ、Ｑ４の組合せを選べば１ｍ６は
１１となシ十分規格を満足することＫなる。かくしてこ
の実施例によると低消費電力化のために厳しく素子の特
性値が規定されるＩＣ亀容易に製造できることになる。
ＦＥＩＮＴのｆ、ｎ、ｆ１２以下にしたいという場合を
考えると、仮シに製造ばらつきによりｆｍ＋の値が（ト
）側に１０チも大きくずれたとしても、前述の表よシ細
分化され九ＦＥＴ（ｈ、Ｑ４の組合せを選べば１ｍ６は
１１となシ十分規格を満足することＫなる。かくしてこ
の実施例によると低消費電力化のために厳しく素子の特
性値が規定されるＩＣ亀容易に製造できることになる。
第２図＋８）は本発明の第２の実施例のＩＣの要部平面
図を示し、同図（ｂ）はその郷価回路図である。
図を示し、同図（ｂ）はその郷価回路図である。
半導体基板ｒに４個の細分化された拡散抵抗Ｒ１＋１ｇ
＋ Ｒａ ｌ Ｒ４が接続電極１１，１２，１３，１
４゜１５によシ直列に接続された合成回路として合成抵
抗２００が形成されている。そしてこれらの細分化され
た抵抗の抵抗値ＲえはＲｘｔ’ｌとすると、Ｒ２は２．
Ｒ３は４．Ｒ４は８すなわちそれぞれ順に２ｎ（ｎ＝ｏ
＋Ｌλ３）となるように幅寸法が設定されている。（長
さは一定）。その各細分化された抵抗の両端には短絡用
のＡｔ蒸着配線１６〜２３が不動化回路として配設され
ている。なお２４゜２５は引出用電極である。
＋ Ｒａ ｌ Ｒ４が接続電極１１，１２，１３，１
４゜１５によシ直列に接続された合成回路として合成抵
抗２００が形成されている。そしてこれらの細分化され
た抵抗の抵抗値ＲえはＲｘｔ’ｌとすると、Ｒ２は２．
Ｒ３は４．Ｒ４は８すなわちそれぞれ順に２ｎ（ｎ＝ｏ
＋Ｌλ３）となるように幅寸法が設定されている。（長
さは一定）。その各細分化された抵抗の両端には短絡用
のＡｔ蒸着配線１６〜２３が不動化回路として配設され
ている。なお２４゜２５は引出用電極である。
この実施例が前述の第１の実施例と異なる点は。
第１の実施例では対象素子がＭＯＳＦＥＴであったため
、合成回路は並列接続で、不動化回路は開路とすること
によシ細分化されたＦＩＴｔ不動化できるようにしてい
たのに対し、対象素子が抵抗であるために、合成回路は
直列接続とし、不動化回路は閉路とすることによシ細分
化され九抵抗を不動化できるようにしであることである
。従ってこの一施例においては改めて詳しく説明するま
でもなく、前述のＦＥＴの組合せとｆｎｌｏＯ表におい
て、Ｑ−＋Ｒ、ｒｍｏ→Ｒｏ（合成抵抗２００の抵抗値
）と置き替えてやればそのｉｔ低抵抗組合せとＲ８０表
が得られる。すなわちチップ製造後において各細分化さ
れた抵抗を組合せ（組合せ以外の抵抗は短絡用のＡＬ蒸
着配線間を改めてＡ４蒸着配線などで接続することによ
シ短絡する）によシ１〜１４の整数値で与えら、れるＲ
ｏの値を任意に得ることができる。。
、合成回路は並列接続で、不動化回路は開路とすること
によシ細分化されたＦＩＴｔ不動化できるようにしてい
たのに対し、対象素子が抵抗であるために、合成回路は
直列接続とし、不動化回路は閉路とすることによシ細分
化され九抵抗を不動化できるようにしであることである
。従ってこの一施例においては改めて詳しく説明するま
でもなく、前述のＦＥＴの組合せとｆｎｌｏＯ表におい
て、Ｑ−＋Ｒ、ｒｍｏ→Ｒｏ（合成抵抗２００の抵抗値
）と置き替えてやればそのｉｔ低抵抗組合せとＲ８０表
が得られる。すなわちチップ製造後において各細分化さ
れた抵抗を組合せ（組合せ以外の抵抗は短絡用のＡＬ蒸
着配線間を改めてＡ４蒸着配線などで接続することによ
シ短絡する）によシ１〜１４の整数値で与えら、れるＲ
ｏの値を任意に得ることができる。。
以上の実施例においては、トランジスタとしてＭＯＳＦ
ＥＴ ｔとり上げたけれども、これはバイポーラトラン
ジスタなど一般にトランジスタ全般に適用できることは
言うまでもないことである。
ＥＴ ｔとり上げたけれども、これはバイポーラトラン
ジスタなど一般にトランジスタ全般に適用できることは
言うまでもないことである。
更にトランジスタの代りに容量であっても適用できるこ
とはもちろんである。
とはもちろんである。
又、細分化され九素子数ｎ ｔ−Ｏｒ Ｌ ２． ａと
したけれども、ｎは更に大きくても差し支えなく、素子
の特性値がそれぞれ順に２ ｎ（ｎ’＝ ０．１，２．
・・・）ｔ−満足するようになっておれば良い。かくす
れは−られる値までの整数値で与えられる特性値を任意
合成素子の設定規格値未満になるよう選べば良い。
したけれども、ｎは更に大きくても差し支えなく、素子
の特性値がそれぞれ順に２ ｎ（ｎ’＝ ０．１，２．
・・・）ｔ−満足するようになっておれば良い。かくす
れは−られる値までの整数値で与えられる特性値を任意
合成素子の設定規格値未満になるよう選べば良い。
更に、不動化回路の開路あるいは閉路手段としては単に
Ａｔ蒸着配線の溶断、あるいは蒸着をとり上げたけれど
も、例えばＦＥＴによるアナログスイッチなどを用いて
も同様に実現することができる。
Ａｔ蒸着配線の溶断、あるいは蒸着をとり上げたけれど
も、例えばＦＥＴによるアナログスイッチなどを用いて
も同様に実現することができる。
以上詳細に説明したとおり本発明によれば、 ＩＣのチ
ップ製造後において、素子の特性値を容易に調整するこ
とができるので、従来製造のばらつきにより不良品とな
っていた特性不良品も特性を調整のして良品とすること
ができるので、従来低消費電力化などのために素子の特
性値が厳しく規定されるため低歩留りでしか製造できな
かったＩＣも容易に高歩留りで製造できると言う効果が
得られる。
ップ製造後において、素子の特性値を容易に調整するこ
とができるので、従来製造のばらつきにより不良品とな
っていた特性不良品も特性を調整のして良品とすること
ができるので、従来低消費電力化などのために素子の特
性値が厳しく規定されるため低歩留りでしか製造できな
かったＩＣも容易に高歩留りで製造できると言う効果が
得られる。
第１図（ａｌは本発明の第１の実施例の要部平面図、同
（ｂｌ図はその等価回路図、第２図＋１１１は本発明の
第２の実施例の要部平面図、同図（ｂｌはその郷価回路
図である。 １．１′・・・・・・半導体基板、２・・・・・・ソー
ス電極、３・・・・・・ゲート電極、４・・・・・・ド
レイン電極、５〜８゜１５〜２２・・・・・・Ａｔ蒸着
配＋ｉＩ（不動化回路）、９゜１０．２４．２５・・・
・・・引出用電極、１０〜１４・・・・・・接続電極、
１００・・・・・・合成ＭＯ８ＦＥＴ 、２００・・・
・・−合成抵抗、Ｑ□〜Ｑ４・・・・・・ＦＥＴ（細分
化された）、・・・・・・Ｒ１−Ｒ４（細分化された）
。 志 ｔ４ノ “ （ｂ） 第１０
（ｂｌ図はその等価回路図、第２図＋１１１は本発明の
第２の実施例の要部平面図、同図（ｂｌはその郷価回路
図である。 １．１′・・・・・・半導体基板、２・・・・・・ソー
ス電極、３・・・・・・ゲート電極、４・・・・・・ド
レイン電極、５〜８゜１５〜２２・・・・・・Ａｔ蒸着
配＋ｉＩ（不動化回路）、９゜１０．２４．２５・・・
・・・引出用電極、１０〜１４・・・・・・接続電極、
１００・・・・・・合成ＭＯ８ＦＥＴ 、２００・・・
・・−合成抵抗、Ｑ□〜Ｑ４・・・・・・ＦＥＴ（細分
化された）、・・・・・・Ｒ１−Ｒ４（細分化された）
。 志 ｔ４ノ “ （ｂ） 第１０
Claims (3)
- （１）それぞれ順に２ｎ（ｎ＝０．１．２．−・・）の
特性値を有するｎ個の細分化された素子の合成回路から
なり前記細分化された素子のそれぞれを不動化するため
の不動化回路を備えてなる合成素子を含むこと′Ｉｋ％
徴とする半導体集積回路。 - （２）前記合成素子がトランジスタあるいは容量からな
シ、ｎ個の細分化されたトランジスタあるいは容量は並
列に接続され、前記不動化回路は該不動化回路を開路と
したとき前記細分化されたトランジスｐｈるいは容量が
不動化されることからなることを特徴とする特許請求の
範囲第（１）項に記載の半導体集積回路。 - （３）前記合成素子が抵抗からなり、ｎ個の細分化され
た抵抗は直列に接続され、前記不動化回路は該不動化回
路を閉路上したとき前記細分化され九抵抗が不動化され
ることからなることｔ−Ｗ徴とする特許請求の範囲第（
１）項に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9590582A JPS58213459A (ja) | 1982-06-04 | 1982-06-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9590582A JPS58213459A (ja) | 1982-06-04 | 1982-06-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58213459A true JPS58213459A (ja) | 1983-12-12 |
Family
ID=14150303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9590582A Pending JPS58213459A (ja) | 1982-06-04 | 1982-06-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213459A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6351664A (ja) * | 1986-08-21 | 1988-03-04 | Sony Corp | 半導体装置の製造方法 |
| JPH01118460U (ja) * | 1988-02-02 | 1989-08-10 | ||
| JPH01296657A (ja) * | 1988-05-24 | 1989-11-30 | Mitsubishi Electric Corp | 半導体装置 |
| JPH02295155A (ja) * | 1989-05-09 | 1990-12-06 | Nec Corp | 多層配線半導体装置 |
| JP2009117461A (ja) * | 2007-11-02 | 2009-05-28 | Elpida Memory Inc | アンチヒューズ素子、およびアンチヒューズ素子の設定方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5295154A (en) * | 1976-02-06 | 1977-08-10 | Nippon Telegr & Teleph Corp <Ntt> | Integrated impedance circuit |
-
1982
- 1982-06-04 JP JP9590582A patent/JPS58213459A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5295154A (en) * | 1976-02-06 | 1977-08-10 | Nippon Telegr & Teleph Corp <Ntt> | Integrated impedance circuit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6351664A (ja) * | 1986-08-21 | 1988-03-04 | Sony Corp | 半導体装置の製造方法 |
| JPH01118460U (ja) * | 1988-02-02 | 1989-08-10 | ||
| JPH01296657A (ja) * | 1988-05-24 | 1989-11-30 | Mitsubishi Electric Corp | 半導体装置 |
| JPH02295155A (ja) * | 1989-05-09 | 1990-12-06 | Nec Corp | 多層配線半導体装置 |
| JP2009117461A (ja) * | 2007-11-02 | 2009-05-28 | Elpida Memory Inc | アンチヒューズ素子、およびアンチヒューズ素子の設定方法 |
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