JPH10107598A - 遅延回路 - Google Patents
遅延回路Info
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- JPH10107598A JPH10107598A JP9243026A JP24302697A JPH10107598A JP H10107598 A JPH10107598 A JP H10107598A JP 9243026 A JP9243026 A JP 9243026A JP 24302697 A JP24302697 A JP 24302697A JP H10107598 A JPH10107598 A JP H10107598A
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- capacitor
- delay circuit
- capacitors
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Abstract
(57)【要約】
【課題】 簡単な作業で精度の高い遅延時間調整を可能
とした遅延回路を提供する。 【解決手段】 直列接続した遅延素子３〜９の各間に接
続するキャパシタＣ１〜Ｃ３に対し、制御信号ＣＯＮＴ
に従い出力電圧のＤＣレベルを変える可変バイアス発生
器１からバイアス電圧Ｂを提供する。この可変バイアス
発生器１によるバイアス電圧Ｂが変わることにより、各
キャパシタＣ１〜Ｃ３のキャパシタンスが調整される。
これに従って遅延素子の出力負荷容量が変わるので遅延
時間が調整される。
とした遅延回路を提供する。 【解決手段】 直列接続した遅延素子３〜９の各間に接
続するキャパシタＣ１〜Ｃ３に対し、制御信号ＣＯＮＴ
に従い出力電圧のＤＣレベルを変える可変バイアス発生
器１からバイアス電圧Ｂを提供する。この可変バイアス
発生器１によるバイアス電圧Ｂが変わることにより、各
キャパシタＣ１〜Ｃ３のキャパシタンスが調整される。
これに従って遅延素子の出力負荷容量が変わるので遅延
時間が調整される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ素子を利用
した遅延回路に関するものである。
した遅延回路に関するものである。
【０００２】
【従来の技術】一般に半導体メモリ装置では、一定の遅
延時間を得るために多様な遅延回路を使用している。こ
れら遅延回路の中でも比較的一定の遅延時間を得ること
ができ且つ遅延時間をＭＯＳ素子の幅及び長さで容易に
調整することのできるのが、遅延素子として多数のイン
バータを利用したインバータチェーン(Inverter Chain)
の遅延回路である。図１Ａ〜図１Ｄに、そのような遅延
回路の詳細回路を示してある。
延時間を得るために多様な遅延回路を使用している。こ
れら遅延回路の中でも比較的一定の遅延時間を得ること
ができ且つ遅延時間をＭＯＳ素子の幅及び長さで容易に
調整することのできるのが、遅延素子として多数のイン
バータを利用したインバータチェーン(Inverter Chain)
の遅延回路である。図１Ａ〜図１Ｄに、そのような遅延
回路の詳細回路を示してある。
【０００３】図１Ａは、入力信号Ａを所定時間遅延させ
て出力信号ＯＵＴを発生するインバータチェーン１０の
遅延回路である。図１Ｂは、前段のインバータチェーン
２０と後段のインバータチェーン３０との間に接地した
キャパシタを接続してある遅延回路である。図１Ｃは、
インバータチェーンを構成する直列接続のインバータ
３，５，７，９，１１，１３の各間（遅延素子の出力）
に、バイアス電圧に電源電圧ＶＣＣ（外部電源電圧）を
印加したＰＭＯＳキャパシタ１０３，１０５，１０７，
１０９，１１１を接続してある遅延回路である。図１Ｄ
は、インバータチェーンを構成する直列接続のインバー
タ１３，１５，１７，１９，２１，２３の各間に、バイ
アス電圧に接地電圧ＶＳＳを印加したＮＭＯＳキャパシ
タ１１３，１１５，１１７，１１９，１２１を接続して
ある遅延回路である。
て出力信号ＯＵＴを発生するインバータチェーン１０の
遅延回路である。図１Ｂは、前段のインバータチェーン
２０と後段のインバータチェーン３０との間に接地した
キャパシタを接続してある遅延回路である。図１Ｃは、
インバータチェーンを構成する直列接続のインバータ
３，５，７，９，１１，１３の各間（遅延素子の出力）
に、バイアス電圧に電源電圧ＶＣＣ（外部電源電圧）を
印加したＰＭＯＳキャパシタ１０３，１０５，１０７，
１０９，１１１を接続してある遅延回路である。図１Ｄ
は、インバータチェーンを構成する直列接続のインバー
タ１３，１５，１７，１９，２１，２３の各間に、バイ
アス電圧に接地電圧ＶＳＳを印加したＮＭＯＳキャパシ
タ１１３，１１５，１１７，１１９，１２１を接続して
ある遅延回路である。
【０００４】
【発明が解決しようとする課題】図１に示すような従来
の遅延回路では、たとえば同期メモリのセットアップ(s
et-up)及びホールドタイム(holding time)のスペックを
満すための遅延時間微調整を可能とするために、ＭＯＳ
キャパシタを用いている。しかし、その遅延時間の調節
は、抵抗値変更やＭＯＳ素子のサイズ変更（幅及び長
さ）を伴うことになるので、その調整のための工程が必
要で、工程数が増えＴＡＴに影響するという課題があ
る。また、抵抗及びＭＯＳを製造するときの工程条件に
よって微妙に抵抗値やＭＯＳ特性が変わるために、精度
の高い微調整が難しいという点も課題としてあげられて
いる。
の遅延回路では、たとえば同期メモリのセットアップ(s
et-up)及びホールドタイム(holding time)のスペックを
満すための遅延時間微調整を可能とするために、ＭＯＳ
キャパシタを用いている。しかし、その遅延時間の調節
は、抵抗値変更やＭＯＳ素子のサイズ変更（幅及び長
さ）を伴うことになるので、その調整のための工程が必
要で、工程数が増えＴＡＴに影響するという課題があ
る。また、抵抗及びＭＯＳを製造するときの工程条件に
よって微妙に抵抗値やＭＯＳ特性が変わるために、精度
の高い微調整が難しいという点も課題としてあげられて
いる。
【０００５】本発明は、このような課題に着目したもの
で、より簡易で精度の高い遅延時間調整を可能とする遅
延回路の構成を提案するものである。
で、より簡易で精度の高い遅延時間調整を可能とする遅
延回路の構成を提案するものである。
【０００６】
【課題を解決するための手段】本発明によれば、遅延素
子及びその出力に接続したキャパシタからなる遅延回路
において、キャパシタに対するバイアス電圧を可変とし
てキャパシタンスを調整することを可能にした遅延回路
とする。特に、直列接続した多数の遅延素子をもつ場合
は、その各遅延素子間に接続した多数のキャパシタと、
該各キャパシタにバイアス電圧を提供する可変バイアス
発生器と、を備えることを特徴とする。可変バイアス発
生器は、各キャパシタに１ずつ、あるいは複数のキャパ
シタごとに１ずつ備えるものでもよいし、全キャパシタ
に共通の１つ備えるものでもよい。集積性と調整作業の
能率を考えれば、全キャパシタ共通にした可変バイアス
発生器を１つ備えるのが好ましい。
子及びその出力に接続したキャパシタからなる遅延回路
において、キャパシタに対するバイアス電圧を可変とし
てキャパシタンスを調整することを可能にした遅延回路
とする。特に、直列接続した多数の遅延素子をもつ場合
は、その各遅延素子間に接続した多数のキャパシタと、
該各キャパシタにバイアス電圧を提供する可変バイアス
発生器と、を備えることを特徴とする。可変バイアス発
生器は、各キャパシタに１ずつ、あるいは複数のキャパ
シタごとに１ずつ備えるものでもよいし、全キャパシタ
に共通の１つ備えるものでもよい。集積性と調整作業の
能率を考えれば、全キャパシタ共通にした可変バイアス
発生器を１つ備えるのが好ましい。
【０００７】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【０００８】図２に、遅延回路のブロック図を示してい
る。この例では４つの第１〜第４遅延素子３〜９を直列
接続してあり、入力信号Ａを所定時間遅延させて出力信
号ＯＵＴを発生する。そして、第１遅延素子３と第２遅
延素子５との間、つまり第１遅延素子３の出力に対して
第１キャパシタＣ１、第２遅延素子５と第３遅延素子７
との間、つまり第２遅延素子５の出力に対して第２キャ
パシタＣ２、第３遅延素子７と第４遅延素子９との間、
つまり第３遅延素子７の出力に対して第３キャパシタＣ
３がそれぞれ接続されている。
る。この例では４つの第１〜第４遅延素子３〜９を直列
接続してあり、入力信号Ａを所定時間遅延させて出力信
号ＯＵＴを発生する。そして、第１遅延素子３と第２遅
延素子５との間、つまり第１遅延素子３の出力に対して
第１キャパシタＣ１、第２遅延素子５と第３遅延素子７
との間、つまり第２遅延素子５の出力に対して第２キャ
パシタＣ２、第３遅延素子７と第４遅延素子９との間、
つまり第３遅延素子７の出力に対して第３キャパシタＣ
３がそれぞれ接続されている。
【０００９】これら第１〜第３キャパシタＣ１〜Ｃ３
は、制御信号ＣＯＮＴに従い出力電圧のＤＣレベルを変
える可変バイアス発生器１からバイアス電圧Ｂを受けて
いる。この可変バイアス発生器１によるバイアス電圧Ｂ
が変わることにより、各キャパシタＣ１〜Ｃ３のキャパ
シタンスが調整される。
は、制御信号ＣＯＮＴに従い出力電圧のＤＣレベルを変
える可変バイアス発生器１からバイアス電圧Ｂを受けて
いる。この可変バイアス発生器１によるバイアス電圧Ｂ
が変わることにより、各キャパシタＣ１〜Ｃ３のキャパ
シタンスが調整される。
【００１０】図３に、より具体的な回路例を示して詳し
く説明する。この例は、遅延素子としてインバータ３−
１〜１３−１を直列接続し、その各インバータ間のキャ
パシタとしてＰＭＯＳキャパシタＣ１−１〜Ｃ５−１を
使用したものである。
く説明する。この例は、遅延素子としてインバータ３−
１〜１３−１を直列接続し、その各インバータ間のキャ
パシタとしてＰＭＯＳキャパシタＣ１−１〜Ｃ５−１を
使用したものである。
【００１１】ＰＭＯＳキャパシタＣ１−１，Ｃ２−１，
Ｃ３−１，Ｃ４−１，Ｃ５−１の基板には電源電圧ＶＣ
Ｃが印加され、且つソース及びドレインは可変バイアス
発生器１−１へ共通接続してバイアス電圧Ｂを受けるよ
うにしてある。そして、ＰＭＯＳキャパシタＣ１−１の
ゲートはインバータ３−１の出力へ、ＰＭＯＳキャパシ
タＣ２−１のゲートはインバータ５−１の出力へ、ＰＭ
ＯＳキャパシタＣ３−１のゲートはインバータ７−１の
出力へ、ＰＭＯＳキャパシタＣ４−１のゲートはインバ
ータ９−１の出力へ、ＰＭＯＳキャパシタＣ５−１のゲ
ートはインバータ１１−１の出力へ、それぞれつないで
ある。
Ｃ３−１，Ｃ４−１，Ｃ５−１の基板には電源電圧ＶＣ
Ｃが印加され、且つソース及びドレインは可変バイアス
発生器１−１へ共通接続してバイアス電圧Ｂを受けるよ
うにしてある。そして、ＰＭＯＳキャパシタＣ１−１の
ゲートはインバータ３−１の出力へ、ＰＭＯＳキャパシ
タＣ２−１のゲートはインバータ５−１の出力へ、ＰＭ
ＯＳキャパシタＣ３−１のゲートはインバータ７−１の
出力へ、ＰＭＯＳキャパシタＣ４−１のゲートはインバ
ータ９−１の出力へ、ＰＭＯＳキャパシタＣ５−１のゲ
ートはインバータ１１−１の出力へ、それぞれつないで
ある。
【００１２】ＰＭＯＳキャパシタＣ１−１〜Ｃ５−１
は、それぞれインバータ３−１〜１１−１の出力負荷容
量となるので、バイアス電圧Ｂを変えてそのソース及び
ドレインの空乏領域を変化させ各容量を調整すれば、イ
ンバータ３−１〜１１−１の各遅延時間を修正すること
ができる。たとえば、バイアス電圧Ｂの電圧を上げれば
ＰＭＯＳキャパシタＣ１−１〜Ｃ５−１のキャパシタン
スが増加し、インバータ３−１〜１１−１の出力負荷容
量が増えることになるので、遅延時間を長く調整するこ
とができる。制御信号ＣＯＮＴに従い異なる電圧を出力
する可変バイアス発生器１−１としては、抵抗分割によ
る構成のものなど各種回路で実施可能である。
は、それぞれインバータ３−１〜１１−１の出力負荷容
量となるので、バイアス電圧Ｂを変えてそのソース及び
ドレインの空乏領域を変化させ各容量を調整すれば、イ
ンバータ３−１〜１１−１の各遅延時間を修正すること
ができる。たとえば、バイアス電圧Ｂの電圧を上げれば
ＰＭＯＳキャパシタＣ１−１〜Ｃ５−１のキャパシタン
スが増加し、インバータ３−１〜１１−１の出力負荷容
量が増えることになるので、遅延時間を長く調整するこ
とができる。制御信号ＣＯＮＴに従い異なる電圧を出力
する可変バイアス発生器１−１としては、抵抗分割によ
る構成のものなど各種回路で実施可能である。
【００１３】図４は、入力信号Ａに対する出力信号ＯＵ
Ｔのバイアス電圧Ｂによる遅延時間Ｔの変化を示したグ
ラフである。図４Ａは入力信号Ａが論理“ハイ”遷移す
る場合で、バイアス電圧Ｂが３. ０Ｖ→２. ５Ｖ→２.
０Ｖ→１. ５Ｖ→１. ０Ｖ→０. ５Ｖと変化すると、入
力信号Ａに対する出力信号ＯＵＴの遅延時間が短くなっ
ていくことが示されている。図４Ｂは入力信号Ａが論理
“ロウ”遷移する場合で、図４Ａと同様の遅延時間調整
が行われることがわかる。
Ｔのバイアス電圧Ｂによる遅延時間Ｔの変化を示したグ
ラフである。図４Ａは入力信号Ａが論理“ハイ”遷移す
る場合で、バイアス電圧Ｂが３. ０Ｖ→２. ５Ｖ→２.
０Ｖ→１. ５Ｖ→１. ０Ｖ→０. ５Ｖと変化すると、入
力信号Ａに対する出力信号ＯＵＴの遅延時間が短くなっ
ていくことが示されている。図４Ｂは入力信号Ａが論理
“ロウ”遷移する場合で、図４Ａと同様の遅延時間調整
が行われることがわかる。
【００１４】図５には、キャパシタとしてＮＭＯＳキャ
パシタＣ１−２〜Ｃ５−２を使用した回路例を示してあ
る。すなわち、インバータ３−２〜１３−２の各インバ
ータ間に、可変バイアス発生器１−２によるバイアス電
圧Ｂをソース及びドレインに共通印加したＮＭＯＳキャ
パシタＣ１−２〜Ｃ５−２のゲートを接続している。こ
れらＮＭＯＳキャパシタＣ１−２〜Ｃ５−２の基板には
接地電圧ＶＳＳが供給される。
パシタＣ１−２〜Ｃ５−２を使用した回路例を示してあ
る。すなわち、インバータ３−２〜１３−２の各インバ
ータ間に、可変バイアス発生器１−２によるバイアス電
圧Ｂをソース及びドレインに共通印加したＮＭＯＳキャ
パシタＣ１−２〜Ｃ５−２のゲートを接続している。こ
れらＮＭＯＳキャパシタＣ１−２〜Ｃ５−２の基板には
接地電圧ＶＳＳが供給される。
【００１５】この例の動作原理は図３の例と同様である
が、ＮＭＯＳキャパシタを使用しているので、バイアス
電圧Ｂの電圧レベルを下げていく（あるいはマイナスに
増加させる）ことでキャパシタンスが増加するようにな
る。
が、ＮＭＯＳキャパシタを使用しているので、バイアス
電圧Ｂの電圧レベルを下げていく（あるいはマイナスに
増加させる）ことでキャパシタンスが増加するようにな
る。
【００１６】図６は、図５の場合の入力信号Ａに対する
出力信号ＯＵＴのバイアス電圧Ｂによる遅延時間Ｔの変
化を示すグラフである。図６Ａは入力信号Ａが論理“ハ
イ”遷移する場合で、バイアス電圧Ｂが３. ０Ｖ→２.
５Ｖ→２. ０Ｖ→１. ５Ｖ→１. ０Ｖ→０. ５Ｖと変化
すると、入力信号Ａに対する出力信号ＯＵＴの遅延時間
が長くなっていくことが示されている。図６Ｂは入力信
号Ａが論理“ロウ”遷移する場合で、図６Ａと同様の遅
延時間調整が行われることがわかる。
出力信号ＯＵＴのバイアス電圧Ｂによる遅延時間Ｔの変
化を示すグラフである。図６Ａは入力信号Ａが論理“ハ
イ”遷移する場合で、バイアス電圧Ｂが３. ０Ｖ→２.
５Ｖ→２. ０Ｖ→１. ５Ｖ→１. ０Ｖ→０. ５Ｖと変化
すると、入力信号Ａに対する出力信号ＯＵＴの遅延時間
が長くなっていくことが示されている。図６Ｂは入力信
号Ａが論理“ロウ”遷移する場合で、図６Ａと同様の遅
延時間調整が行われることがわかる。
【００１７】
【発明の効果】本発明では、遅延素子出力に接続したキ
ャパシタに対するバイアス電圧を変化させてキャパシタ
ンス調整を行う方式としたので、精度の高い遅延時間の
微調整を工程変更などを伴うことなく簡易に実施するこ
とが可能となる。また、工程条件による抵抗値やＭＯＳ
特性変化に影響されず、製造後の遅延時間調整が可能と
なるので、所望の正確な遅延時間を得やすくなる。
ャパシタに対するバイアス電圧を変化させてキャパシタ
ンス調整を行う方式としたので、精度の高い遅延時間の
微調整を工程変更などを伴うことなく簡易に実施するこ
とが可能となる。また、工程条件による抵抗値やＭＯＳ
特性変化に影響されず、製造後の遅延時間調整が可能と
なるので、所望の正確な遅延時間を得やすくなる。
【図１】従来技術による遅延回路の回路図。
【図２】本発明による遅延回路のブロック図。
【図３】本発明による遅延回路の具体例を示した回路
図。
図。
【図４】図３の遅延回路の遅延時間調整を示したグラ
フ。
フ。
【図５】本発明による遅延回路の具体例を示した回路
図。
図。
【図６】図５の遅延回路の遅延時間調整を示したグラ
フ。
フ。
Claims (7)
- 【請求項１】 遅延素子及びその出力に接続したキャパ
シタからなる遅延回路において、キャパシタに対するバ
イアス電圧を可変としてキャパシタンスを調整するよう
にしたことを特徴とする遅延回路。 - 【請求項２】 直列接続した多数の遅延素子と、その各
遅延素子間に接続した多数のキャパシタと、該各キャパ
シタにバイアス電圧を提供する可変バイアス発生器と、
を備える請求項１記載の遅延回路。 - 【請求項３】 キャパシタは、可変バイアス発生器によ
るバイアス電圧に応じてソースとドレインの空乏領域が
変化するＭＯＳキャパシタである請求項２記載の遅延回
路。 - 【請求項４】 ＭＯＳキャパシタのソース及びドレイン
に可変バイアス発生器によるバイアス電圧を共通に受け
る請求項３記載の遅延回路。 - 【請求項５】 キャパシタがＰＭＯＳキャパシタで、そ
の基板に電源電圧が印加される請求項４記載の遅延回
路。 - 【請求項６】 キャパシタがＮＭＯＳキャパシタで、そ
の基板に接地電圧が印加される請求項４記載の遅延回
路。 - 【請求項７】 遅延素子としてインバータを使用する請
求項１〜６のいずれか１項に記載の遅延回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P38708 | 1996-09-06 | ||
| KR1019960038708A KR100206707B1 (ko) | 1996-09-06 | 1996-09-06 | 반도체 메모리 장치의 지연회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107598A true JPH10107598A (ja) | 1998-04-24 |
Family
ID=19473009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9243026A Pending JPH10107598A (ja) | 1996-09-06 | 1997-09-08 | 遅延回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH10107598A (ja) |
| KR (1) | KR100206707B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002135086A (ja) * | 2000-10-27 | 2002-05-10 | Asahi Kasei Microsystems Kk | 発振器 |
| EP1292031A2 (en) * | 2001-08-29 | 2003-03-12 | Sun Microsystems, Inc. | Integrated circuit and method of adjusting capacitance of a node of an integrated circuit |
| WO2004088834A1 (ja) * | 2003-03-27 | 2004-10-14 | Fujitsu Limited | 温度変動を改善するバラクタ容量 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001023367A (ja) * | 1999-07-02 | 2001-01-26 | Fujitsu Ltd | タイミング信号発生回路、ｄｌｌ回路、半導体記憶装置及び可変遅延回路 |
| KR20010063038A (ko) * | 1999-12-21 | 2001-07-09 | 박종섭 | 반도체장치의 지연회로 |
| JP2002124858A (ja) * | 2000-08-10 | 2002-04-26 | Nec Corp | 遅延回路および方法 |
-
1996
- 1996-09-06 KR KR1019960038708A patent/KR100206707B1/ko not_active IP Right Cessation
-
1997
- 1997-09-08 JP JP9243026A patent/JPH10107598A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002135086A (ja) * | 2000-10-27 | 2002-05-10 | Asahi Kasei Microsystems Kk | 発振器 |
| EP1292031A2 (en) * | 2001-08-29 | 2003-03-12 | Sun Microsystems, Inc. | Integrated circuit and method of adjusting capacitance of a node of an integrated circuit |
| EP1292031A3 (en) * | 2001-08-29 | 2003-10-22 | Sun Microsystems, Inc. | Integrated circuit and method of adjusting capacitance of a node of an integrated circuit |
| US6867629B2 (en) | 2001-08-29 | 2005-03-15 | Sun Microsystems, Inc. | Integrated circuit and method of adjusting capacitance of a node of an integrated circuit |
| WO2004088834A1 (ja) * | 2003-03-27 | 2004-10-14 | Fujitsu Limited | 温度変動を改善するバラクタ容量 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980020275A (ko) | 1998-06-25 |
| KR100206707B1 (ko) | 1999-07-01 |
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