KR20080061208A - 파워-온-리셋 회로 - Google Patents

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Abstract

본 발명은 특히 전압 분배기와 온도 보상부를 사용하여 PVT(Process, Voltage, Temperature) 변화에 둔감한 리셋전압을 발생시키는 파워-온-리셋 회로(Power-On-Reset Circuit)에 관한 것이다. 본 발명에 따른 파워-온-리셋 회로는 전원 전압을 분할하는 전압 분배부; 상기 전압 분배부의 출력 전압의 크기에 반비례하는 전압을 출력하는 온도 보상부; 및 상기 온도 보상부의 출력 전압에 따라 리셋 신호를 출력하는 리셋 신호 생성부를 포함하는 것을 특징으로 한다.

Description

파워-온-리셋 회로{POWER-ON-RESET CIRCUIT}
도 1은 종래 기술에 따른 파워-온-리셋 회로를 도시한 회로도.
도 2는 도 1의 파워-온-리셋 회로의 동작 파형을 도시한 그래프.
도 3은 전원 오프시 도 1의 파워-온-리셋 회로의 동작 파형을 도시한 그래프.
도 4는 종래 기술에 따른 파워-온-리셋 회로를 도시한 회로도.
도 5는 도 4의 파워-온-리셋 회로의 동작 파형을 도시한 그래프.
도 6은 도 4의 파워-온-리셋 회로의 온도에 따른 동작 파형을 도시한 그래프.
도 7은 본 발명의 제1 실시예에 따른 파워-온-리셋 회로를 도시한 회로도.
도 8은 본 발명의 제1 실시예에 따른 파워-온-리셋 회로의 온도에 따른 동작 파형을 도시한 그래프.
도 9는 본 발명의 제2 실시예에 따른 파워-온-리셋 회로를 도시한 회로도.
본 발명은 파워-온-리셋 회로(Power-On-Reset Circuit)에 관한 것으로, 특히 전압 분배기와 온도 보상부를 사용하여 PVT(Process, Voltage, Temperature) 변화에 둔감한 리셋전압을 발생시키는 파워-온-리셋 회로에 관한 것이다.
파워-온-리셋 회로란 디지털 시스템(Digital System)에서 전원이 인가될 경우 자동적으로 리셋 신호를 발생시켜 각 노드를 초기화시키는 회로이다.
도 1은 종래 기술에 따른 파워-온-리셋 회로를 도시한 회로도이다.
도 1을 참조하면, 종래 기술에 따른 파워-온-리셋 회로는 직렬 연결된 두의 인버터(inv1, inv2)와 RC 회로로 구성된다. 공급 전압(VDD)의 상승에 따른 RC 시정수의 지연에 의해 a 노드의 전압은 공급 전압(VDD)보다 RC 회로의 시정수만큼 지연후 상승한다. a 노드의 전압이 인버터(inv1)의 임계전압 이상이 되면 인버터(inv1)가 동작하고, 이에 따라 파워-온-리셋 회로의 출력(por)이 공급 전압(VDD)을 따라간다.
도 2는 도 1의 파워-온-리셋 회로의 동작 파형을 도시한 그래프이다.
도 2를 참조하면, a 노드의 전압이 RC 회로의 시정수만큼 지연되어 상승하고, 이에 따라 파워-온-리셋 회로의 출력(por)도 일정 시간 지연되는 것을 알 수 있다.
도 1의 종래 기술에 따른 파워-온-리셋 회로는 비교적 간단하고 구현하기가 용이하며 파워-온 시에는 리셋신호를 발생시킬 수 있다. 그러나, 파워-오프 시에는 공급전압이 감소하더라도 공급 전압(VDD)으로 충전된 a 노드는 RC 시정수만큼 지연된 후에 그 전압이 감소된다. 즉, 파워-오프 시에는 공급 전압(VDD)이 감소하기 시 작할 때 커패시터에 의해 충전된 a 노드는 감소된 공급 전압(VDD) 보다 높은 전압을 유지하므로 공급 전압(VDD)에서 a 노드에 영향을 주지 않고 a 노드에서 VDD 노드 쪽으로 방전이 일어난다. 따라서 공급 전압(VDD)가 0 V가 되더라도 a 노드의 전압 값은 0V가 되지 않으며, 공급 전압(VDD)가 제거될 때 발생시켜야 하는 리셋 신호는 발생하지 않는다. 따라서 파워 오프시는 리셋회로의 역할을 수행 할 수 없다는 문제가 있다.
또한 도 1의 파워-온-리셋 회로는 도 2에 도시된 바와 같이 파워-온 시 a 노드에서 상당한 RC 지연이 발생하므로 R 과 C 값은 상대적으로 매우 큰 값이어야 한다. 따라서, 집적회로로 구현하는 경우 차지하는 면적이 증가한다는 문제점이 있다.
도 3은 전원 오프시 도 1의 파워-온-리셋 회로의 동작 파형을 도시한 그래프로서, 각각 VDD, a 노드, b 노드 및 출력 신호의 파형을 도시한다.
도 3에 도시된 바와 같이, VDD가 인가되면 a 노드는 RC 시정수만큼 지연되어 전압이 나타나고, 인버터(inv1)의 출력인 b 노드에서도 출력이 지연되어 나타나게 된다. 또한, 출력(por)을 살펴보면, 도 1의 파워-온-리셋 회로는 파워-온 시에는 리셋 동작을 수행하지만, 파워 오프시 리셋 신호를 출력하지 못한다는 것을 알 수 있다.
도 4는 종래 기술에 따른 파워-온-리셋 회로를 도시한 회로도이다.
도 4를 참조하면, 종래 기술에 따른 파워-온-리셋 회로는 저항과 커패시터 대신에 MOS 트랜지스터를 사용하여 칩 사이즈 면적을 감소시키고 노이즈에 강인하 다. 도 4의 종래 기술에 따른 파워-온-리셋 회로는 도 1의 파워-온-리셋 회로와 달리 파워-온 뿐만 아니라 파워-오프 시에도 리셋 동작을 수행한다. 도 4의 회로는 PMOS 트랜지스터(mp1)와 NMOS 트랜지스터(mn1)의 전압분배를 이용한 회로로서, 다이오드 기능을 수행하는 PMOS 트랜지스터(mp1)와 저항의 기능을 수행하는 NMOS 트랜지스터(mn1)를 이용해 전압을 분배한다. 따라서 a 노드의 전압이 RC 지연 후에 VDD 까지 상승하는 도 1의 파워-온-리셋 회로와 달리 다이오드와 저항의 전압분배에 의해 도 5에 도시된 그래프와 같이 a 노드의 전압이 공급 전압(VDD)과 그라운드(GND) 사이의 값으로 정해진다.
또한, 도 4의 파워-온-리셋 회로는 커패시터를 포함하지 않으므로 파워-오프시 a 노드 전압이 공급전압(VDD)이 PMOS 트랜지스터(mp1)와 NMOS 트랜지스터(mn1) 에 의해 결정되어 파워-오프시에도 리셋동작을 수행한다.
그러나, 도 4의 파워-온-리셋 회로는 온도 변화에 매우 민감하다. 예를 들어, PMOS 트랜지스터(mp1)는 온도가 증가함에 따라 트랜지스터의 문턱전압 (Vt)이 감소한다. 따라서, 도 6에 도시된 바와 같이 a1 노드의 전압이 증가한다. a1 노드의 전압이 증가하면 리셋 신호가 출력되는 시점은 도 6에 도시된 바와 같이 변화한다. 도 4의 파워-온-리셋 회로는 온도 변화에 취약하므로 정확한 리셋신호가 필요한 회로에는 적용할 수 없다는 문제점이 있다.
본 발명은 전압 분배기와 온도 보상부를 사용하여 파워-온 과 파워-오프시 양쪽 모두에서 리셋 신호를 발생시킬 수 있으며, 캐패시터를 사용하지 않아 집적 면적을 최소화할 수 있으며, PVT 변화에 둔감한 리셋 신호를 발생시키는 파워-온-리셋 회로를 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 파워-온-리셋 회로는 전원 전압을 분할하는 전압 분배부; 상기 전압 분배부의 출력 전압의 크기에 반비례하는 전압을 출력하는 온도 보상부; 및 상기 온도 보상부의 출력 전압에 따라 리셋 신호를 출력하는 리셋 신호 생성부를 포함하는 것을 특징으로 한다.
상기 전압 분배부는 상기 전원 전압을 공급하는 전원 공급부와 그라운드 사이에 직렬 연결된 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 포함하되, 상기 제1 PMOS 트랜지스터의 게이트는 상기 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터의 접속 노드에 연결되어 상기 전압 분배부의 출력단으로 동작하며, 상기 제1 NMOS 트랜지스터의 게이트는 상기 전원 공급부에 접속되이 바람직하다.
상기 온도 보상부는 상기 전원 전압을 공급하는 전원 공급부와 그라운드 사이에 직렬 연결된 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함하되, 상기 제2 PMOS 트랜지스터의 게이트는 상기 전압 분배부의 출력단에 접속되며, 상기 제2 NMOS 트랜지스터의 게이트는 상기 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터의 접속 노드에 연결되어 상기 온도 보상부의 출력단에 해당하는 것이 바람직하다.
또한, 상기 온도 보상부는 상기 전원 전압을 공급하는 전원 공급부와 그라운드 사이에 직렬 연결된 제2 PMOS 트랜지스터 및 제2 저항을 포함하되, 상기 제2 PMOS 트랜지스터의 게이트는 상기 전압 분배부의 출력단에 접속되며, 상기 제2 PMOS 트랜지스터 및 상기 제2 저항의 접속 노드는 상기 온도 보상부의 출력단에 해당하는 것이 바람직하다.
상기 리셋 신호 생성부는 상기 전원 전압을 공급하는 전원 공급부와 그라운드 사이에 직렬 연결된 제1 저항 및 제3 NMOS 트랜지스터; 상기 제1 저항 및 제3 NMOS 트랜지스터의 접속 노드에 접속되어 상기 접속 노드의 전압을 반전하는 제1 인버터; 상기 제1 인버터의 출력을 반전하는 제2 인버터; 상기 전원 전압을 공급하는 전원 공급부와 상기 제1 인버터 및 제2 인버터의 접속 노드 사이에 접속되며, 게이트가 상기 제2 인버터의 출력단에 접속된 제3 PMOS 트랜지스터; 및 상기 제2 인버터의 출력을 반전하는 제3 인버터를 포함하되, 상기 온도 보상부의 출력 신호는 상기 제3 NMOS 트랜지스터의 게이트에 입력되는 것이 바람직하다.
본 발명에 따른 파워-온-리셋 신호 생성 방법은 온도에 따라 전압 분배 비율이 변화하는 전압 분배기의 출력을 생성하는 단계; 상기 전압 분배부의 출력 전압의 크기에 반비례하는 전압을 생성하여 상기 온도에 따른 변화를 보상하는 단계; 및 상기 출력 전압의 크기에 반비례하는 전압에 따라 리셋 신호를 출력하는 단계를 포함하는 것을 특징으로 한다.
이하에서는, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 7은 본 발명의 제1 실시예에 따른 파워-온-리셋 회로를 도시한 회로도이다.
도 7을 참조하면, 본 발명의 제1 실시예에 따른 파워-온-리셋 회로는 전압 분배부(100), 온도 보상부(110) 및 리셋 신호 생성부(120)를 포함한다.
전압 분배부(100)는 전원 전압(VDD)을 일정 비율로 분할하여 출력한다.
바람직하게는, 전압 분배부(100)는 전원 전압(VDD)을 공급하는 전원 공급부(미도시)와 그라운드 또는 기판 전압(VSS) 사이에 직렬 연결된 제1 PMOS 트랜지스터(MP1) 및 제1 NMOS 트랜지스터(MN1)를 포함한다.
제1 PMOS 트랜지스터(MP1)의 게이트는 제1 PMOS 트랜지스터(MP1) 및 제1 NMOS 트랜지스터(MN1)의 접속 노드(a1)에 연결된다. 제1 PMOS 트랜지스터(MP1)의 게이트는 전압 분배부(100)의 출력이다. 또한, 제1 NMOS 트랜지스터(MN1)의 게이트는 전원 공급부에 접속된다.
온도 보상부(110)는 전압 분배부(100)의 출력 전압의 크기에 반비례하는 전압을 출력한다.
바람직하게는, 온도 보상부(110)는 전원 전압(VDD)을 공급하는 전원 공급부(미도시)와 그라운드 또는 기판 전압(VSS) 사이에 직렬 연결된 제2 PMOS 트랜지스터(MP2) 및 제2 NMOS 트랜지스터(MN2)를 포함한다.
제2 PMOS 트랜지스터(MP2)의 게이트는 전압 분배부(100)의 출력단인 제1 PMOS 트랜지스터(MP1)의 게이트에 접속되며, 제2 NMOS 트랜지스터(MN2)의 게이트는 제2 PMOS 트랜지스터(MP2) 및 제2 NMOS 트랜지스터(MN2)의 접속 노드(b1)에 연결된다. 제2 NMOS 트랜지스터(MN2)의 게이트는 온도 보상부(110)의 출력단이다.
리셋 신호 생성부(120)는 온도 보상부(110)의 출력 전압에 따라 리셋 신호를 출력한다.
바람직하게는, 리셋 신호 생성부(120)는 제1 저항(R1) 및 제3 NMOS 트랜지스터(MN3), 제1 인버터(inv1), 제2 인버터(inv2), 제3 PMOS 트랜지스터(MP3) 및 제3 인버터(inv3)를 포함한다.
제1 저항(R1) 및 제3 NMOS 트랜지스터(MN3)는 전원 전압(VDD)을 공급하는 전원 공급부와 그라운드 또는 기판 전압(VSS)사이에 직렬로 연결된다. 온도 보상부(110)의 출력 신호는 제3 NMOS 트랜지스터(MN3)의 게이트에 입력된다.
제1 인버터(inv1)는 제1 저항(R1) 및 제3 NMOS 트랜지스터(MN3)의 접속 노드(c3)에 접속되며 접속 노드의 전압을 반전하여 출력한다.
제2 인버터(inv2)는 제1 인버터의 출력을 반전하여 출력한다.
제3 PMOS 트랜지스터(MP3)는 전원 전압(VDD)을 공급하는 전원 공급부와 제1 인버터(inv1) 및 제2 인버터(inv2)의 접속 노드(c3) 사이에 접속되며, 게이트가 제2 인버터(inv2)의 출력단(c4)에 접속된다.
제3 인버터(inv3)는 제2 인버터(inv2)의 출력을 반전하여 출력한다.
도 7의 파워-온-리셋 회로의 동작 방법은 다음과 같다.
전압분배기(100)는 공급 전압(VDD)을 제1 PMOS 트랜지스터(MP1)와 제1 NMOS 트랜지스터(MN1)의 비율로 분할하여 출력한다.
제1 PMOS 트랜지스터(MP1)와 제1 NMOS 트랜지스터(MN1)의 폭과 길이를 변화시켜 전압 분할 비율을 조절할 수 있다. 전압분배기(100)는 분할 비율에 따른 노드(a2)의 전압은 온도에 따라 증가한다. 온도에 따른 전압분배기(100)의 출력 전압 변화는 온도 보상부(110)를 통하여 보상한다. 구체적으로는, 온도에 비례해서 증가 하는 노드(a2)의 전압은 제2 PMOS 트랜지스터(MP2)에 의해 전류로 변환된다. 제2 PMOS 트랜지스터(MP2)에 흐르는 전류는 노드(a2)의 전압이 증가할수록 감소하며, 노드(a2)의 전압이 감소할수록 증가한다. 즉, 노드(a2)의 전압이 증가한다는 것은 제2 PMOS 트랜지스터(MP2)의 |Vgs| 값이 감소하는 것을 의미한다. 환언하면, 전압분배부(100)의 출력 전압이 증가하면 제2 PMOS 트랜지스터(MP2)의 전류가 감소되어 노드(b2)의 전압이 감소하고, 전압분배부(100)의 출력 전압이 감소하면 제2 PMOS 트랜지스터(MP2)의 전류가 증가되어 노드(b2)의 전압은 증가한다. 따라서 온도 변화에 따른 노드(a2)의 전압 변동이 온도보상부(110)에 의해 노드(b2)에 반대 방향(반비례 방향 또는 보상 방향)으로 나타난다.
도 8은 본 발명의 제1 실시예에 따른 파워-온-리셋 회로의 온도에 따른 동작 파형을 도시한 그래프이다.
도 8을 참조하면, 종래 기술에 따른 회로에 비하여 본 발에 따른 회로의 온도 변화는 매우 작은 것을 알 수 있다.
표 1은 종래 기술에 따른 회로와 본 발명에 따른 회로의 PVT (Process, Voltage, Temperature)에 대한 시뮬레이션 결과를 도시한다.
V135 V24
버전 코너 MIN MAX Δ MIN MAX Δ
종래기술 TT 1.35 1.88 0.97 1.99 2.80 1.52
TS 1.57 2.09 2.32 3.12
FF 1.12 1.67 1.60 2.44
본발명 TT 1.27 1.36 0.40 2.23 2.32 0.62
TS 1.41 1.54 2.47 2.61
FF 1.13 1.19 1.99 2.03
표 1에서 'V135' 는 공급전압(VDD)이 1.35V에 도달하는 경우 리셋 신호가 발생하도록 설계했을 경우이며, 'V24'는 공급전압(VDD)이 2.4V에 도달하는 경우 리셋 신호가 발생하도록 설계했을 경우를 의미한다. 리셋 신호가 발생하는 시점을 변경시켜도 본 발명에 따른 회로의 PVT 시뮬레이션 결과의 변화량은 종래 기술에 따른 회로에 비하여 절반 이하로 감소함을 알 수 있다. 온도에 대한 변화만을 보면 90%정도 감소되었으나, 저항(R1)과 같은 패시브 소자의 PVT 변화량 등으로 인하여 전체적인 PVT 변화량은 60% 정도 감소한 것을 알 수 있다. 따라서 본 발명에 따른 회로를 사용하는 경우 종래 기술에 따른 회로의 문제점을 극복할 수 있다.
도 9는 본 발명의 제2 실시예에 따른 파워-온-리셋 회로를 도시한 회로도이다.
도 9를 참조하면, 본 발명의 제2 실시예에 따른 파워-온-리셋 회로는 온도 보상부(110)의 구성이 본 발명의 제1 실시예에 따른 파워-온-리셋 회로의 온도 보상부(110)와 상이할 뿐 다른 구성 요소는 동일하다. 따라서 온도 보상부(110)에 대해서만 상세히 설명한다.
본 발명의 제2 실시예에 따른 파워-온-리셋 회로의 온도 보상부(110)는 온도 보상부(110)는 전원 전압(VDD)을 공급하는 전원 공급부와 그라운드 또는 기판 전압(VSS) 사이에 직렬 연결된 제2 PMOS 트랜지스터(MP2) 및 제2 저항(R2)을 포함한다. 여기서, 제2 PMOS 트랜지스터(MP2)의 게이트는 전압 분배부(100)의 출력단에 접속되며, 제2 PMOS 트랜지스터(MP2) 및 제2 저항(R2)의 접속 노드(b2)는 온도 보상부(110)의 출력단이다.
본 발명에 따른 파워-온-리셋 회로는 전압 분배기와 온도 보상부를 사용하여 파워-온 과 파워-오프시 양쪽 모두에서 리셋 신호를 발생시킬 수 있으며, 캐패시터를 사용하지 않아 집적 면적을 최소화할 수 있으며, PVT 변화에 둔감한 리셋 신호를 발생시킬 수 있다는 장점이 있다.

Claims (6)

  1. 전원 전압을 분할하는 전압 분배부;
    상기 전압 분배부의 출력 전압의 크기에 반비례하는 전압을 출력하는 온도 보상부; 및
    상기 온도 보상부의 출력 전압에 따라 리셋 신호를 출력하는 리셋 신호 생성부
    를 포함하는 것을 특징으로 하는 파워-온-리셋 회로.
  2. 제1항에 있어서,
    상기 전압 분배부는 상기 전원 전압을 공급하는 전원 공급부와 그라운드 사이에 직렬 연결된 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 포함하되, 상기 제1 PMOS 트랜지스터의 게이트는 상기 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터의 접속 노드에 연결되어 상기 전압 분배부의 출력단으로 동작하며, 상기 제1 NMOS 트랜지스터의 게이트는 상기 전원 공급부에 접속되는 것을 특징으로 하는 파워-온-리셋 회로.
  3. 제1항에 있어서,
    상기 온도 보상부는 상기 전원 전압을 공급하는 전원 공급부와 그라운드 사이에 직렬 연결된 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함하되, 상기 제2 PMOS 트랜지스터의 게이트는 상기 전압 분배부의 출력단에 접속되며, 상기 제2 NMOS 트랜지스터의 게이트는 상기 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터의 접속 노드에 연결되어 상기 온도 보상부의 출력단에 해당하는 것을 특징으로 하는 파워-온-리셋 회로.
  4. 제1항에 있어서,
    상기 온도 보상부는 상기 전원 전압을 공급하는 전원 공급부와 그라운드 사이에 직렬 연결된 제2 PMOS 트랜지스터 및 제2 저항을 포함하되, 상기 제2 PMOS 트랜지스터의 게이트는 상기 전압 분배부의 출력단에 접속되며, 상기 제2 PMOS 트랜지스터 및 상기 제2 저항의 접속 노드는 상기 온도 보상부의 출력단에 해당하는 것을 특징으로 하는 파워-온-리셋 회로.
  5. 제1항에 있어서,
    상기 리셋 신호 생성부는
    상기 전원 전압을 공급하는 전원 공급부와 그라운드 사이에 직렬 연결된 제1 저항 및 제3 NMOS 트랜지스터;
    상기 제1 저항 및 제3 NMOS 트랜지스터의 접속 노드에 접속되어 상기 접속 노드의 전압을 반전하는 제1 인버터;
    상기 제1 인버터의 출력을 반전하는 제2 인버터;
    상기 전원 전압을 공급하는 전원 공급부와 상기 제1 인버터 및 제2 인버터의 접속 노드 사이에 접속되며, 게이트가 상기 제2 인버터의 출력단에 접속된 제3 PMOS 트랜지스터; 및
    상기 제2 인버터의 출력을 반전하는 제3 인버터
    를 포함하되, 상기 온도 보상부의 출력 신호는 상기 제3 NMOS 트랜지스터의 게이트에 입력되는 것을 특징으로 하는 파워-온-리셋 회로.
  6. 온도에 따라 전압 분배 비율이 변화하는 전압 분배기의 출력을 생성하는 단계;
    상기 전압 분배부의 출력 전압의 크기에 반비례하는 전압을 생성하여 상기 온도에 따른 변화를 보상하는 단계; 및
    상기 출력 전압의 크기에 반비례하는 전압에 따라 리셋 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 파워-온-리셋 신호 생성 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110875732A (zh) * 2018-08-30 2020-03-10 中芯国际集成电路制造(上海)有限公司 复位电路及电子设备
CN111446949A (zh) * 2019-01-16 2020-07-24 中芯国际集成电路制造(上海)有限公司 上电复位电路和集成电路

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100897303B1 (ko) * 2008-04-10 2009-05-14 주식회사 하이닉스반도체 반도체 메모리 장치의 파워-업 신호 발생장치
US8095080B2 (en) * 2008-12-02 2012-01-10 Broadcom Corporation Power management unit for configurable receiver and transmitter and methods for use therewith
KR20120103001A (ko) * 2011-03-09 2012-09-19 삼성전자주식회사 파워 온 리셋 회로 및 그것을 포함하는 전자 장치
TWI497267B (zh) * 2013-09-10 2015-08-21 Himax Tech Ltd 電源開啟重置電路
KR102237580B1 (ko) 2017-05-19 2021-04-07 삼성전자주식회사 파워 온/오프 리셋 회로 및 이를 포함하는 리셋 신호 발생 회로
US10461738B1 (en) * 2018-05-31 2019-10-29 Qualcomm Incorporated Comparator architecture and related methods
CN115913196B (zh) * 2022-12-30 2024-02-02 广州慧智微电子股份有限公司 一种上电复位电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5317209A (en) * 1991-08-29 1994-05-31 National Semiconductor Corporation Dynamic three-state bussing capability in a configurable logic array
JPH06244696A (ja) * 1993-02-15 1994-09-02 Matsushita Electric Works Ltd パワーオンリセット回路
JP3071654B2 (ja) * 1994-12-28 2000-07-31 日本電気アイシーマイコンシステム株式会社 パワーオン・リセット回路
US6191623B1 (en) * 1998-09-29 2001-02-20 Lucent Technologies Inc. Multi-input comparator
JP3977530B2 (ja) * 1998-11-27 2007-09-19 株式会社東芝 カレントミラー回路および電流源回路
JP2001127609A (ja) 1999-10-22 2001-05-11 Seiko Epson Corp パワーオンリセット回路
US6847240B1 (en) * 2003-04-08 2005-01-25 Xilinx, Inc. Power-on-reset circuit with temperature compensation
KR100557539B1 (ko) * 2003-05-30 2006-03-03 주식회사 하이닉스반도체 리셋신호 발생회로
US7196567B2 (en) * 2004-12-20 2007-03-27 Rambus Inc. Systems and methods for controlling termination resistance values for a plurality of communication channels

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110875732A (zh) * 2018-08-30 2020-03-10 中芯国际集成电路制造(上海)有限公司 复位电路及电子设备
CN111446949A (zh) * 2019-01-16 2020-07-24 中芯国际集成电路制造(上海)有限公司 上电复位电路和集成电路
CN111446949B (zh) * 2019-01-16 2024-03-01 中芯国际集成电路制造(上海)有限公司 上电复位电路和集成电路

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