KR20080061208A - 파워-온-리셋 회로 - Google Patents
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- Electronic Switches (AREA)
Abstract
Description
V135 | V24 | ||||||
버전 | 코너 | MIN | MAX | Δ | MIN | MAX | Δ |
종래기술 | TT | 1.35 | 1.88 | 0.97 | 1.99 | 2.80 | 1.52 |
TS | 1.57 | 2.09 | 2.32 | 3.12 | |||
FF | 1.12 | 1.67 | 1.60 | 2.44 | |||
본발명 | TT | 1.27 | 1.36 | 0.40 | 2.23 | 2.32 | 0.62 |
TS | 1.41 | 1.54 | 2.47 | 2.61 | |||
FF | 1.13 | 1.19 | 1.99 | 2.03 |
Claims (6)
- 전원 전압을 분할하는 전압 분배부;상기 전압 분배부의 출력 전압의 크기에 반비례하는 전압을 출력하는 온도 보상부; 및상기 온도 보상부의 출력 전압에 따라 리셋 신호를 출력하는 리셋 신호 생성부를 포함하는 것을 특징으로 하는 파워-온-리셋 회로.
- 제1항에 있어서,상기 전압 분배부는 상기 전원 전압을 공급하는 전원 공급부와 그라운드 사이에 직렬 연결된 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 포함하되, 상기 제1 PMOS 트랜지스터의 게이트는 상기 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터의 접속 노드에 연결되어 상기 전압 분배부의 출력단으로 동작하며, 상기 제1 NMOS 트랜지스터의 게이트는 상기 전원 공급부에 접속되는 것을 특징으로 하는 파워-온-리셋 회로.
- 제1항에 있어서,상기 온도 보상부는 상기 전원 전압을 공급하는 전원 공급부와 그라운드 사이에 직렬 연결된 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함하되, 상기 제2 PMOS 트랜지스터의 게이트는 상기 전압 분배부의 출력단에 접속되며, 상기 제2 NMOS 트랜지스터의 게이트는 상기 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터의 접속 노드에 연결되어 상기 온도 보상부의 출력단에 해당하는 것을 특징으로 하는 파워-온-리셋 회로.
- 제1항에 있어서,상기 온도 보상부는 상기 전원 전압을 공급하는 전원 공급부와 그라운드 사이에 직렬 연결된 제2 PMOS 트랜지스터 및 제2 저항을 포함하되, 상기 제2 PMOS 트랜지스터의 게이트는 상기 전압 분배부의 출력단에 접속되며, 상기 제2 PMOS 트랜지스터 및 상기 제2 저항의 접속 노드는 상기 온도 보상부의 출력단에 해당하는 것을 특징으로 하는 파워-온-리셋 회로.
- 제1항에 있어서,상기 리셋 신호 생성부는상기 전원 전압을 공급하는 전원 공급부와 그라운드 사이에 직렬 연결된 제1 저항 및 제3 NMOS 트랜지스터;상기 제1 저항 및 제3 NMOS 트랜지스터의 접속 노드에 접속되어 상기 접속 노드의 전압을 반전하는 제1 인버터;상기 제1 인버터의 출력을 반전하는 제2 인버터;상기 전원 전압을 공급하는 전원 공급부와 상기 제1 인버터 및 제2 인버터의 접속 노드 사이에 접속되며, 게이트가 상기 제2 인버터의 출력단에 접속된 제3 PMOS 트랜지스터; 및상기 제2 인버터의 출력을 반전하는 제3 인버터를 포함하되, 상기 온도 보상부의 출력 신호는 상기 제3 NMOS 트랜지스터의 게이트에 입력되는 것을 특징으로 하는 파워-온-리셋 회로.
- 온도에 따라 전압 분배 비율이 변화하는 전압 분배기의 출력을 생성하는 단계;상기 전압 분배부의 출력 전압의 크기에 반비례하는 전압을 생성하여 상기 온도에 따른 변화를 보상하는 단계; 및상기 출력 전압의 크기에 반비례하는 전압에 따라 리셋 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 파워-온-리셋 신호 생성 방법.
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