KR20070087795A - 파워-온 리셋 회로 - Google Patents

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Abstract

본 발명은 공급 전압을 일정 비율로 분배하여 출력하는 전압 분배부와, 상기 전압 분배부의 출력을 지연하여 파워-온 리셋 신호를 출력하는 다수의 반전기를 구비하는 반전부와, 상기 반전부의 다수의 반전기 중 하나의 출력 신호 또는 상기 파워-온 리셋 신호를 상기 전압 분배부의 출력에 피드백하는 것에 의해서 상기 전압 분배부의 출력의 전위를 변화시켜서 상기 전압 분배부의 파워-온 리셋 상태의 정전류를 감소시키는 정전류 감소 피드백부를 포함하는 파워-온 리셋 회로에 관한 것이다.
본 발명에 따르면, 설계시 칩 크기를 최소화할 수 있어서 고집적화에 유리하며, 또한 파워-온 리셋 동작 후의 정전류를 감소시켜서 초소형 장치 또는 배터리를 사용하는 시스템에서의 전력 소모를 최소화할 수 있다.
파워-온 리셋, 반전기, PMOS, NMOS, 전압 분배, 피드백, 정전류 감소, 칩 크기 감소, 전력 소모 최소화

Description

파워-온 리셋 회로{POWER-ON RESET CIRCUIT}
도 1은 종래 기술에 따른 파워-온 리셋 회로의 일 예를 나타내는 도면.
도 2는 도 1에 도시된 파워-온 리셋 회로의 각 노드에 대한 파형도.
도 3은 종래 기술에 따른 파워-온 리셋 회로의 다른 예를 나타내는 도면.
도 4는 도 3에 도시된 파워-온 리셋 회로의 각 노드에 대한 파형도.
도 5는 본 발명에 따른 파워-온 리셋 회로의 구성도이다.
도 6은 본 발명에 따른 파워-온 리셋 회로의 각 노드에 대한 파형도.
<도면의 주요부분에 대한 부호의 설명>
110: 저항 120: 커패시터
130, 140: 반전기 150, 160: MOS
250, 260: MOS 230, 240, 270: 반전기
280: MOS
본 발명은 파워-온 리셋 회로에 관한 것으로, 더욱 구체적으로는 설계시 칩 크기를 최소화할 수 있어서 고집적화에 유리하며, 또한 파워-온 리셋 동작 후의 정 전류를 감소시켜서 초소형 장치 또는 배터리를 사용하는 시스템에서의 전력 소모를 최소화하는 파워-온 리셋 회로에 관한 것이다.
파워-온 리셋 회로는 예컨대 집적회로 시스템 등으로 전송하기 위한 파워-온 리셋 신호를 발생하는 회로이다. 파워-온 리셋 회로는 전원 전압이 미리 지정된 최소 전위에 도달할 때 반도체 기반 집적회로 시스템의 동작을 가능하게(enable) 하는 신호를 집적회로 시스템에 전달한다. 이러한 파워-온 리셋 회로는 손상 또는 예상치 못한 동작 오류를 유발하는 초기의 전원 불안정성으로부터 시스템 또는 시스템에 부가되는 서브시스템을 보호하기 위해서 사용된다.
이러한 파워-온 리셋 회로에 대한 좀더 상세한 사항은 예컨대 주식회사 하이닉스 반도체에 의해서 2002년 7월 4일자로 출원되고 2004년 1월 13일자로 공개된 "파워-온 리셋 회로"라는 명칭의 특허공개번호 제10-2004-003894호 또는 삼성전자 주식회사에 의해서 2002년 10월 4일자로 출원되고 2005년 6월 14일자로 등록된 "파워-온 리셋 회로"라는 명칭의 특허등록번호 제10-0496863호를 참조할 수 있다.
도 1은 종래 기술에 따른 파워-온 리셋 회로의 일 예를 나타내는 도면이며, 도 2는 도 1에 도시된 파워-온 리셋 회로의 각 노드에 대한 파형도이다.
도 1에 도시되듯이, 종래 기술에 따른 파워-온 리셋 회로는, 저항(110)과, 커패시터(120), 및 제1 및 제2 반전기(130, 140)를 포함한다.
이러한 파워-온 리셋 회로는 파워-온 시 각 노드(a, b, por)를 초기화시키기 위한 리셋 신호를 출력한다.
도 1 및 도 2를 참조로 각 노드의 전압 변화를 살펴보면 다음과 같다.
전원 전압(VDD)의 상승에 따라서 R1의 값을 가지는 저항(110) 및 C1의 값을 가지는 커패시터(120)의 RC 시정수(도 1에서는 R1C1)의 지연에 의해서 노드 a의 전압은 VDD보다 RC 시정수 만큼의 지연 이후에 상승하게 된다. 노드 a의 상승 과정에서 제1 반전기(130)의 임계 전압 이상이 되면, 제1 반전기(130)가 동작하게 되고, 이에 따라서 노드 por(power-on reset)의 출력이 VDD를 따라서 상승하게 된다. 도 2에서는 이러한 각 노드의 파형이 도시된다.
도 1 및 도 2를 참조로 설명된 종래 기술에 따른 파워-온 리셋 회로의 출력(즉 노드 por의 출력)은 전원 전압(VDD)의 상승 시간(rising time)이 RC 시정수 값보다 클 경우 전원 전압(VDD)의 변화를 따라가게 된다. 또한 외부 또는 내부 노이즈에 의해서 전원 전압이 변동하는 경우 파워-온 리셋 회로의 출력 역시 변동되어 출력된다. 즉 저항과 커패시터를 사용하는 경우 칩 크기의 감소에 한계가 있으며, PVT(Process, voltage, temperature) 변화에 따라서 파워-온 리셋 회로 출력이 불안정한 단점이 있다.
이러한 전원 전압 변동에 따른 파워-온 리셋 회로의 출력의 불안정성을 개선하기 위해서는 저항값(R1)과, 커패시터값(C1)을 크게 하여 RC 시정수를 크게 하여야 한다. 그러나 이러한 저항값(R1)과, 커패시터값(C1)의 증가를 위해서는 회로의 집적도가 감소하며, 또한 전원 전압 변동에 따른 파워-온 리셋 회로 출력의 불안정성에 기인하여 파워-온 리셋 회로에 연결된 내부 회로 전체가 오동작할 수 있는 문제점이 있다.
도 3은 종래 기술에 따른 파워-온 리셋 회로의 다른 예를 나타내는 도면이 며, 도 4는 도 3에 도시된 파워-온 리셋 회로의 각 노드에 대한 파형도이다.
도 3에 도시된 파워-온 리셋 회로는 저항과 커패시터를 사용하는 종래 파워-온 리셋 회로의 단점을 개선하기 위한 것으로서, MOS 트랜지스터(150, 160)를 이용하여 저항과 커패시터를 대체한 회로이다.
MOS 트랜지스터(150, 160)를 저항 및 커패시터 대신에 사용하는 경우 도 1에 따른 파워-온 리셋 회로에 비해서 칩 면적의 감소 및 잡음에 덜 민감한 장점이 있다.
그러나 도 4의 파형도를 참조로 하면, 파워-온 동작 후 노드 a1이 MOS 트랜지스터(150) 및 MOS 트랜지스터(160) 사이의 전압 분배에 의해서 전원 전압(VDD)와 접지 전압 사이의 일정 값에 고정되어 MOS 트랜지스터(150) 및 MOS 트랜지스터(160)를 통하여 일정한 정전류가 계속 흐르게 된다.
이러한 전류 소모는 특히 배터리를 사용하는 휴대용 장치에 있어서 배터리 수명의 단축을 가져오며, 또한 전류 소모로 인하여 휴대용 장치의 사용 시간을 단축하게 된다.
따라서 설계시 칩 크기를 최소화할 수 있어서 고집적화에 유리하며, 또한 파워-온 리셋 동작 후의 정전류를 감소시켜서 초소형 장치 또는 배터리를 사용하는 시스템에서의 전력 소모를 최소화하는 파워-온 리셋 회로에 대한 필요성이 커지고 있다.
본 발명의 목적은 설계시 칩 크기를 최소화할 수 있어서 고집적화에 유리하 며, 또한 파워-온 리셋 동작 후의 정전류를 감소시켜서 초소형 장치 또는 배터리를 사용하는 시스템에서의 전력 소모를 최소화하는 파워-온 리셋 회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 전원 전압을 일정 비율로 분배하여 출력하는 전압 분배부와, 상기 전압 분배부의 출력을 지연하여 파워-온 리셋 신호를 출력하는 다수의 반전기를 구비하는 반전부와, 상기 반전부의 다수의 반전기 중 하나의 출력 신호 또는 상기 파워-온 리셋 신호를 상기 전압 분배부의 출력에 피드백하는 것에 의해서 상기 전압 분배부의 출력의 전위를 변화시켜서 상기 전압 분배부의 파워-온 리셋 상태의 정전류를 감소시키는 정전류 감소 피드백부를 포함하는 파워-온 리셋 회로를 제공한다.
본 발명에 따른 파워-온 리셋 회로에 있어서, 상기 정전류 감소 피드백부는, 상기 파워-온 리셋 신호를 반전하여 출력하는 파워-온 리셋 신호 반전기와, 상기 파워-온 리셋 신호 반전기의 출력을 기초로 상기 전압 분배부의 출력에 피드백하는 정전류 감소부를 포함하도록 구성할 수 있다.
또는 본 발명에 따른 파워-온 리셋 회로에 있어서, 상기 정전류 감소 피드백부는, 상기 다수의 반전기 중 하나의 출력 신호를 반전하여 출력하는 신호 반전기와, 상기 신호 반전기의 출력을 기초로 상기 전압 분배부의 출력에 피드백하는 정전류 감소부를 포함하도록 구성할 수 있다.
또는 본 발명에 따른 파워-온 리셋 회로에 있어서, 상기 정전류 감소 피드백 부는, 상기 다수의 반전기 중 하나의 출력 신호를 기초로 상기 전압 분배부의 출력에 피드백하는 정전류 감소부를 포함하도록 구성할 수 있다.
또한 본 발명에 따른 파워-온 리셋 회로에 있어서, 상기 전압 분배부는, 게이트가 드레인에 연결되고 소스가 상기 전원 전압에 연결되며 드레인에서 상기 전원 전압이 상기 일정 비율로 분배된 전압을 출력하는 제1 PMOS와, 게이트가 전원 전압에 연결되고 소스가 접지되며 드레인이 상기 제1 PMOS의 드레인에 연결되는 제1 NMOS를 포함하도록 구성할 수 있다.
또한 본 발명에 따른 파워-온 리셋 회로에 있어서, 상기 정전류 감소부는 게이트가 상기 파워-온 리셋 신호 반전기 또는 상기 신호 반전기 또는 상기 다수의 반전기 중 하나의 출력 신호에 연결되고 소스가 상기 전원 전압에 연결되며 드레인이 상기 제1 PMOS의 드레인에 연결되는 제2 PMOS일 수 있다.
이하, 본 발명의 파워-온 리셋 회로를 첨부된 도면을 참조로 하여 보다 구체적으로 설명한다.
도 5는 본 발명에 따른 파워-온 리셋 회로의 구성도이다.
도시되듯이, 본 발명에 따른 파워-온 리셋 회로는, 전압 분배부(250, 260)와, 반전부(230, 240)와, 정전류 감소 피드백부(270, 280)를 포함한다.
전압 분배부(250, 260)는 예컨대 PMOS(250)와 NMOS(260)를 도시된 바와 같이 연결하여 구현될 수 있으며, 전원 전압의 분배를 수행한다. 전압 분배 비율은 PMOS(250)와 NMOS(260)의 파라미터, 예컨대 설계시 폭(width)과 길이(length)를 조절하여 수행된다. 이러한 MOS 트랜지스터의 사용은 도 1에 도시된 저항과 커패시터 를 사용하는 경우에 비해서 칩 크기의 감소 및 PVT(Process, voltage, temperature) 변화에 파워-온 리셋 회로 출력의 변화를 감소시킨다.
반전부(230, 240)는 2개의 반전기(230, 240)를 포함하여, 전압 분배부(250, 260)의 출력을 지연하여 파워-온 리셋 출력(por)을 생성한다.
정전류 감소 피드백부(270, 280)는 본 발명에 따른 파워-온 리셋 회로가 파워-온 리셋 상태로 동작하는 경우 전압 분배부(250, 260)에 흐르는 정전류(steady state current)를 감소시키기 위한 구성이다. 즉 전원 전압(VDD)가 일정 상태로 도달하여 파워-온 리셋 회로가 안정화된 후, 노드 a의 전압은 전압 분배부(250, 260)의 전압 분배, 예컨대 PMOS(250)와 NMOS(260)의 파라미터에 따른 전압 분배에 의해서 분배된 전압을 유지하게 된다.
이 경우 PMOS(250)와 NMOS(260) 모두가 온(on) 상태가 되어 전압 분배부(250, 260) 회로에 정전류가 흐르게 된다.
이러한 정전류가 흐르는 것을 방지하기 위해서, 정전류 감소 피드백부(270, 280)는 반전부(230, 240)의 반전기(240)의 출력, 즉 노드 por의 출력을 피드백하여 전류 소모를 줄이는 구성이다. 노드 por이 하이(high) 상태로 되면 이 출력을 제3 반전부(280)를 통하여 정전류 감소부(270)의 게이트로 피드백한다. 정전류 감소부(270)는 도시되듯이 PMOS로 구현될 수 있다. 이 경우, 파워-온 리셋 신호 반전부(280)의 반전기를 통과한 전압, 즉 로우(low) 상태의 전압은 PMOS인 정전류 감소부(270)를 구동하여 노드 a를 하이(high) 상태로 변화시킨다. 따라서, 전류 소스인 PMOS(250)의 드레인-소스 전압(Vds)을 감소시켜 정전류를 감소시킨다.
도 6은 본 발명에 따른 파워-온 리셋 회로의 각 노드에 대한 파형도이다. 설명된 바와 같이 정전류 감소를 확인할 수 있다.
또한 비록 도시되지는 않았지만, 반전부(230, 240)의 반전기(230)의 출력을 기초로 정전류 감소 피드백부를 구성하는 것도 가능하다. 이 경우, 파워-온 리셋 신호 반전부(280)는 필요없으며, 정전류 감소부(270)만을 이용하여 정전류 감소 피드백부를 구현할 수 있다.
또한 도시되지는 않았지만, 반전부(230, 240)는 2개가 아니라 다수의 반전기를 사용하여 구현될 수 있다. 이 경우에도 다수의 반전기 중의 어느 하나의 반전기의 출력을 기초로 정전류 감소 피드백부를 구현할 수 있다. 또한 정전류 감소 피드백부는 선택된 반전기 출력과 파워-온 리셋 신호와의 파형을 참조하여 반전기를 포함하거나 또는 포함하지 않을 수 있다.
비록 본 발명이 구성이 구체적으로 설명되었지만 이는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 보호 범위가 이들에 의해 제한되는 것은 아니다. 예컨대, 본 발명에 따른 전원 분배부, 정전류 감소 피드백부 등은 각각 도 5에 도시된 바와 같은 PMOS, NMOS의 배치를 이용하여 구현되었지만 설계자에 따라서 동일한 기능을 수행하는 다른 형태의 PMOS, NMOS 배치를 통해서 구현될 수 있다. 따라서 본 발명의 보호 범위는 청구범위의 기재를 통하여 정해져야 할 것이다.
이상 설명한 바와 같이, 본 발명에 따르면 설계시 칩 크기를 최소화할 수 있어서 고집적화에 유리하며, 또한 파워-온 리셋 동작 후의 정전류를 감소시켜서 초 소형 장치 또는 배터리를 사용하는 시스템에서의 전력 소모를 최소화할 수 있다.

Claims (6)

  1. 전원 전압을 일정 비율로 분배하여 출력하는 전압 분배부와,
    상기 전압 분배부의 출력을 지연하여 파워-온 리셋 신호를 출력하는 다수의 반전기를 구비하는 반전부와,
    상기 반전부의 다수의 반전기 중 하나의 출력 신호 또는 상기 파워-온 리셋 신호를 상기 전압 분배부의 출력에 피드백하는 것에 의해서 상기 전압 분배부의 출력의 전위를 변화시켜서 상기 전압 분배부의 파워-온 리셋 상태의 정전류를 감소시키는 정전류 감소 피드백부
    를 포함하는 파워-온 리셋 회로.
  2. 제1항에 있어서,
    상기 정전류 감소 피드백부는,
    상기 파워-온 리셋 신호를 반전하여 출력하는 파워-온 리셋 신호 반전기와,
    상기 파워-온 리셋 신호 반전기의 출력을 기초로 상기 전압 분배부의 출력에 피드백하는 정전류 감소부
    를 포함하는 것인 파워-온 리셋 회로.
  3. 제1항에 있어서,
    상기 정전류 감소 피드백부는,
    상기 다수의 반전기 중 하나의 출력 신호를 반전하여 출력하는 신호 반전기와,
    상기 신호 반전기의 출력을 기초로 상기 전압 분배부의 출력에 피드백하는 정전류 감소부
    를 포함하는 것인 파워-온 리셋 회로.
  4. 제1항에 있어서,
    상기 정전류 감소 피드백부는,
    상기 다수의 반전기 중 하나의 출력 신호를 기초로 상기 전압 분배부의 출력에 피드백하는 정전류 감소부
    를 포함하는 것인 파워-온 리셋 회로.
  5. 제1항에 있어서,
    상기 전압 분배부는,
    게이트가 드레인에 연결되고 소스가 상기 전원 전압에 연결되며 드레인에서 상기 전원 전압이 상기 일정 비율로 분배된 전압을 출력하는 제1 PMOS와,
    게이트가 전원 전압에 연결되고 소스가 접지되며 드레인이 상기 제1 PMOS의 드레인에 연결되는 제1 NMOS
    를 포함하는 것인 파워-온 리셋 회로.
  6. 제2항 내지 제4항중 어느 한 항에 있어서,
    상기 정전류 감소부는 게이트가 상기 파워-온 리셋 신호 반전기 또는 상기 신호 반전기 또는 상기 다수의 반전기 중 하나의 출력 신호에 연결되고 소스가 상기 전원 전압에 연결되며 드레인이 상기 제1 PMOS의 드레인에 연결되는 제2 PMOS인 것인 파워-온 리셋 회로.
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CN112202433A (zh) * 2020-10-22 2021-01-08 联芸科技（杭州）有限公司 上电复位电路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111628758A (zh) * 2019-02-27 2020-09-04 拉碧斯半导体株式会社 电源接通清除电路和半导体装置
CN112202433A (zh) * 2020-10-22 2021-01-08 联芸科技（杭州）有限公司 上电复位电路
CN112202433B (zh) * 2020-10-22 2024-06-07 联芸科技(杭州)股份有限公司 上电复位电路

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