CN111628758A - 电源接通清除电路和半导体装置 - Google Patents

Abstract

本发明提供一种能够抑制消耗电流的电源接通清除电路。上述电源接通清除电路具有：第一逆变器部，包括恒电流发送部和第一晶体管，上述恒电流发送部在一端与被供给第一电源电压的第一线连接，并从一端朝向另一端发送恒电流，上述第一晶体管在一端与被供给固定电位的第二线连接，在另一端与恒电流发送部的另一端连接，在控制端接受将第一电源电压降压后的第二电源电压的施加；第二逆变器部，是利用第一电源电压进行动作并将连接在恒电流发送部的另一端与第一晶体管的一端之间的第一节点的电位作为输入的逆变器；以及信号输出部，根据第二逆变器部的输出，针对利用第二电源电压动作的装置的信号输入输出端子输出电源接通清除信号。

Description

电源接通清除电路和半导体装置

技术领域

本发明涉及电源接通清除电路和半导体装置。

背景技术

在由基于高电源电压VDDHV动作的电路和基于低电源电压VDDLV动作的电路构成的半导体集成电路中，在仅高电源电压VDDHV作为I/O电源从外部被供给的情况下，需要通过电路内的调节器等的动作，基于高电源电压VDDHV制作作为核心电源的低电源电压VDDLV。这样制作的低电源电压VDDLV随着高电源电压VDDHV的电压值的变化而变化。因此，在高电源电压VDDHV刚升高后的期间，产生只有高电源电压VDDHV升高，低电源电压VDDLV还没有升高的状态。

在低电源电压VDDLV没有升高的状态下，基于低电源电压VDDLV动作的电路的输出信号成为“H”电平还是“L”电平不确定的不定状态。若这样的输出信号被供给到与半导体集成电路的I/O端子连接的信号输出部，则存在例如构成信号输出部的NMOS晶体管和PMOS晶体管同时导通而产生贯通电流的情况。另外，例如输入端子设定的I/O端子成为输出端子，存在与其他的IC的输出端子短路的危险性。因此，为了避免这样的状态，通过向信号输出部供给电源接通清除信号，从而进行控制使得NMOS晶体管和PMOS晶体管一同成为关断。

作为生成电源接通清除信号的电路，提出了使用级联连接的多级逆变器的电源接通清除电路(例如，专利文献1)。

专利文献1：日本专利第5476104号公报

搭载于将低电源电压VDDLV作为核心电源动作的半导体集成电路的电源接通清除电路通过例如向构成多级的逆变器中的初级的逆变器的PMOS晶体管和NMOS晶体管的栅极供给低电源电压VDDLV，互补地将各级的PMOS晶体管和NMOS晶体管控制成导通和关断，从而生成电源接通清除信号。

在这样的电源接通清除电路中，在向初级的逆变器的PMOS晶体管和NMOS晶体管的栅极施加低电源电压VDDLV时，初级的逆变器的输入成为中间电位，存在数μA的贯通电流流过的情况。因此，存在电路的消耗电流增大的问题点。

发明内容

本发明是鉴于上述问题点而完成的，其目的在于提供一种能够抑制消耗电流的电源接通清除电路。

本发明所涉及的电源接通清除电路的特征在于，具有：第一逆变器部，包括恒电流发送部和第一晶体管，上述恒电流发送部在一端与被供给第一电源电压的第一线连接，并从一端朝向另一端发送恒电流，上述第一晶体管在一端与被供给固定电位的第二线连接，在另一端与上述恒电流发送部的另一端连接，在控制端接受将上述第一电源电压降压后的第二电源电压的施加；第二逆变器部，是利用上述第一电源电压进行动作并将连接在上述恒电流发送部的另一端与上述第一晶体管的一端之间的第一节点的电位作为输入的逆变器；以及信号输出部，根据上述第二逆变器部的输出，针对利用上述第二电源电压动作的装置的信号输入输出端子输出电源接通清除信号。

另外，本发明所涉及的半导体装置的特征在于，包括：调节电路，将第一电源电压降压并生成第二电源电压；核心电路，基于上述第二电源电压进行动作；信号输入输出端子，与上述核心电路连接；以及电源接通清除电路，与被供给上述第一电源电压的第一线和被供给固定电位的第二线连接，并基于上述第二电源电压生成针对上述信号输入输出端子的电源接通清除信号，上述电源接通清除电路具有：第一逆变器部，包括恒电流发送部和第一晶体管，上述恒电流发送部在一端与上述第一线连接，并从一端朝向另一端发送恒电流，上述第一晶体管在一端与上述第二线连接，在另一端与上述恒电流发送部的另一端连接，在控制端接受上述第二电源电压的施加；第二逆变器部，是利用上述第一电源电压进行动作并将连接在上述恒电流发送部的另一端与上述第一晶体管的一端之间的第一节点的电位作为输入的逆变器；以及信号输出部，上述信号输出部根据上述第二逆变器部的输出，来输出上述电源接通清除信号。

根据本发明的电源接通清除电路，能够抑制消耗电流的增大。

附图说明

图1是表示本实施例的半导体装置的结构的框图。

图2是表示实施例1的电源接通清除电路的结构的电路图。

图3是表示比较例的电源接通清除电路的结构的电路图。

图4是将实施例1的电源接通清除电路的动作波形与比较例的动作波形进行比较而表示的图。

图5是表示实施例1的电源接通电路的变形例的电路图。

图6是表示实施例2的电源接通清除电路的结构的电路图。

图7是将实施例2的电源接通清除电路的动作波形与比较例的动作波形进行比较而表示的图。

图8是表示实施例3的电源接通清除电路的结构的电路图。

图9是比较多个电源接通清除电路的动作波形而表示的图。

图10是表示实施例4的电源接通清除电路的结构的电路图。

图11是表示实施例5的电源接通清除电路的结构的电路图。

附图标记的说明

100…半导体装置；10…核心电路；11…调节电路；12…电源接通复位电路；13、13A、23、33、43、53…电源接通清除电路；14…I/O端子；INV1～INV3…逆变器；MN1～MN5…晶体管；MP1～MP8…晶体管；AB1…自适应偏压电路；BC1、BC3～5…偏压电流生成部；PG1、PG3～5…电源接通清除信号生成部；ND1…NAND栅极电路。

具体实施方式

以下对本发明的优选的实施例进行详细地说明。此外，在以下的各实施例中的说明和附图中，对实质上相同或等价的部分标注相同的附图标记。

【实施例1】

图1是表示本实施例的半导体装置100的结构的框图。半导体装置100由核心电路10、调节电路11、电源接通复位电路12、电源接通清除电路13以及I/O端子14构成。在半导体装置100中，从外部供给高电源电压VDDHV。

核心电路10是承担半导体装置100的主功能的电路，基于低电源电压VDDLV进行动作。

调节电路11基于高电源电压VDDHV，生成作为使核心电路10动作的电源电压的低电源电压VDDLV。调节电路11将生成的低电源电压VDDLV向核心电路10、电源接通复位电路12以及电源接通清除电路13供给。

低电源电压VDDLV的电压电平根据高电源电压VDDHV的电压电平的变化以随着该变化而稍有延迟的方式变化。例如，若高电源电压VDDHV从L电平变化到H电平(即，升高)，则在规定期间后低电源电压VDDLV也从L电平变化到H电平。另外，若高电源电压VDDHV从H电平变化到L电平(即，下降)，则在规定期间后低电源电压VDDLV也从H电平变化到L电平。此外，低电源电压VDDLV在H电平的状态下，具有比高电源电压VDDHV的H电平低的电压电平。

电源接通复位电路12基于高电源电压VDDHV、低电源电压VDDLV以及接地电位VSS生成电源接通复位信号POR，向核心电路10供给。电源接通复位信号POR是变化成逻辑电平1的信号电平(以下，称为H电平)和逻辑电平0的信号电平(以下，称为L电平)，并控制核心电路10的状态的信号。例如，核心电路10所包含的触发器等的电路元件、功能模块(未图示)接受H电平的电源接通复位信号POR的供给而被设定为复位状态，接受L电平的电源接通复位信号POR的供给从复位状态解除。

电源接通清除电路13基于高电源电压VDDHV、低电源电压VDDLV以及接地电位VSS生成电源接通清除信号POC，向I/O端子14供给。电源接通清除信号POC是变化成H电平和L电平，并控制I/O端子14的状态的信号。例如，在从核心电路10被复位直到从复位状态解除期间，电源接通清除信号POC将I/O端子控制在高阻抗状态(Hi-Z)。

I/O端子14是具有接受信号的输入的输入端子和输出信号的输出端子的功能的输入输出端子。

图2是表示电源接通清除电路13的结构例的电路图。电源接通清除电路13包括由逆变器INV1、INV2以及INV3构成的多级逆变器电路。

逆变器INV1是多级的逆变器电路中的位于初级的逆变器电路。逆变器INV1基于高电源电压VDDHV和接地电位VSS进行动作，接受低电源电压VDDLV的供给将反相信号输出到节点N1。逆变器INV1包括恒电流源I1和晶体管MN1。

晶体管MN1例如由作为第一导电型的晶体管的N沟道型MOSFET构成。晶体管MN1的源极(第一端)与接地电位VSS的作为传输线的接地线L2连接。晶体管MN1的漏极(第二端)与节点N1连接。在晶体管MN1的栅极(控制端)连接有电阻R1，经由电阻R1供给低电源电压VDDLV。

对于恒电流源I1来说，一端与高电源电压VDDHV的作为传输线的电源线L1连接，另一端与晶体管MN1的漏极和节点N1连接。恒电流源I1基于高电源电压VDDHV生成恒电流，向晶体管MN1的漏极和节点N1供给。

逆变器INV2是将作为初级逆变器电路的逆变器INV1的输出进一步反转的第二级逆变器电路。逆变器INV2基于高电源电压VDDHV和接地电位VSS进行动作，将反转了节点N1的电位的反相信号向节点N2输出。逆变器INV2包括晶体管MP2和晶体管MN2。

晶体管MP2例如由与第一导电型相反导电型的作为第二导电型的晶体管的P沟道型MOSFET构成。晶体管MP2的源极(第一端)与电源线L1连接。晶体管MP2的漏极(第二端)与节点N2连接。晶体管MP2的栅极(控制端)与节点N1连接。

晶体管MN2例如由作为第一导电型的晶体管的N沟道型MOSFET构成。晶体管MN2的源极(第一端)与接地线L2连接。晶体管MN2的漏极(第二端)与晶体管MP2的漏极一起与节点N2连接。晶体管MN2的栅极(控制端)与晶体管MP2的栅极一起与节点N1连接。

逆变器INV3是将作为第二级的逆变器电路的逆变器INV2的输出进一步反转的第三级逆变器电路。逆变器INV3基于高电源电压VDDHV和接地电位VSS进行动作，将反转了节点N2的电位的信号作为电源接通清除信号POC输出。逆变器INV3包括晶体管MP3和晶体管MN3。

晶体管MP3例如由作为第二导电型的晶体管的P沟道型MOSFET构成。晶体管MP3的源极(第一端)与电源线L1连接。晶体管MP3的漏极(第二端)经由节点N3与电源接通清除信号POC的输出端TT连接。晶体管MP3的栅极(控制端)与节点N2连接。

晶体管MN3例如由作为第一导电型的晶体管的N沟道型MOSFET构成。晶体管MN3的源极(第一端)与接地线L2连接。晶体管MN3的漏极(第二端)与晶体管MP3的漏极一起经由节点N3与输出端TT连接。晶体管MN3的栅极(控制端)与晶体管MP3的栅极一起与节点N2连接。

接下来，对于本实施例的电源接通清除电路13的动作，与比较例的电源接通清除电路的动作进行比较的同时进行说明。

图3是表示具有与本实施例的电源接通清除电路13不同的逆变器INV1的结构的比较例的电源接通清除电路的结构的电路图。比较例的逆变器INV1具有晶体管MP1代替本实施例的恒电流源I1。晶体管MP1例如由P沟道型MOSFET构成，源极与电源线L1连接，漏极与晶体管MN1的漏极一起与节点N1连接。晶体管MP1的栅极与晶体管MN1的栅极共同与电阻R1连接，接受低电源电压VDDL的供给。

图4是将实施例1的电源接通清除电路13输出的电源接通清除信号POC和合计了各逆变器中流动的电流的总电流IDD的波形与比较例的电源接通清除电路的波形进行比较而表示的图。(A)表示比较例的电源接通清除电路的波形，(B)表示本实施例的电源接通清除电路13的波形。

在高电源电压VDDHV升高、低电源电压VDDLV还没有升高的状态下，比较例的电源接通电路的晶体管MP1成为导通、MP2成为关断，节点N1的电位成为H电平。同样地，在本实施例的电源接通清除电路13中，通过恒电流源I1的输出电流，节点N1的电位上升，成为H电平。由此，逆变器INV2的晶体管MP2成为关断、晶体管MN2成为导通，因此节点N2的电位成为L电平。

节点N2的电位是L电平，因此逆变器INV3的晶体管MP3成为导通、晶体管MN3成为关断，节点N3的电位成为H电平。由此，H电平的电源接通清除信号POC被输出。

接下来，若低电源电压VDDLV升高，则晶体管MN1成为导通，节点N1的电位降低。节点N2的电位上升，节点N3的电位下降，从而L电平的电源接通清除信号POC被输出。

在该电源接通清除信号POC从H电平过渡到L电平的期间，若低电源电压VDDLV的电压电平变成将比较例的晶体管MP1和MN1的双方同时设为导通那样的中间电位，则在比较例的电源接通清除电路中，贯通电流流过逆变器INV1，总电流IDD的电流量增加。

与此相对，在本实施例的电源接通清除电路13中，即使低电源电压VDDLV的电压电平变成中间电位，由于流过逆变器INV1的电流受限于恒电流源I1的输出电流，因此也能抑制电流量的增加。即，总电流IDD的电流量从图4的(B)中虚线所示那样的电流量减少到实线所示那样的电流量。

如以上那样，根据本实施例的电源接通清除电路13，通过使用恒电流源I1构成逆变器INV1，从而能够将流过逆变器INV1的电流的电流量抑制在恒电流源I1的输出电流的限度。因此，即使在低电源电压VDDLV的电压电平变成中间电位的电平的情况下，也能够抑制基于贯通电流的总电流IDD的增加。

此外，也可以在图2所示的电源接通清除电路13的结构附加追加的电路结构。

图5是表示作为这样的本实施例的电源接通清除电路的变形例的电源接通清除电路13A的结构的电路图。电源接通清除电路13A由偏压电流生成电路BC1和电源接通清除信号生成部PG1构成。

电源接通清除信号生成部PG1由晶体管MN1、逆变器INV2以及逆变器INV3构成，这些与图2所示的电源接通清除电路13的晶体管MN1、逆变器INV2以及逆变器INV3分别对应。

偏压电流生成电路BC1包括晶体管MP6、MP7以及恒电流源I2。偏压电流生成电路BC1经由电阻R0与电源线L1连接。电阻R0具有限制从电源线L1流向偏压电流生成电路BC1的电流的电流量的作为电流限制电阻的功能。

晶体管MP6和MP7例如由作为第二导电型的晶体管的P沟道型MOSFET构成。晶体管MP6和MP7各自的源极(第一端)与电阻R0的一端连接。电阻R0的另一端与电源线L1连接。

晶体管MP6的漏极(第二端)和栅极(控制端)被二极管连接并且与恒电流源I2的一端连接。恒电流源I2的另一端与接地线VSS连接。

晶体管MP7的栅极(控制端)与晶体管MP6的栅极连接。晶体管MP7的漏极(第二端)经由节点N0与电源接通清除信号生成部PG1的晶体管MN1的漏极和逆变器INV2连接。

偏压电流生成电路BC1生成偏压电流IBIAS并向节点N1供给。晶体管MP7起到与图2所示的电源接通清除电路13的恒电流源I1同样的作用，与晶体管MN1一起构成逆变器INV1。

偏压电流IBIAS的电流值通过作为电流限制电阻的电阻R0和恒电流源I1被限制在规定电流值以下。由此，流向晶体管MN1的电流被限速，能够抑制电流量的增加。

这样，图5的电源接通清除电路13A与图2所示的电源接通清除电路13同样，具有抑制基于贯通电流的总电流IDD的增加的功能。根据上述结构的电源接通清除电路，能够抑制作为电路整体的消耗电流的增大。

【实施例2】

接下来，对本发明的实施例2进行说明。本实施例的半导体装置在电源接通清除电路的结构上与实施例1的半导体装置不同。

图6是表示本实施例的电源接通清除电路23的结构例的电路图。电源接通清除电路23与实施例1的电源接通清除电路13不同的点在于，除了逆变器INV1、INV2以及INV3，还具有自适应偏压电路AB1。

自适应偏压电路AB1设置于逆变器INV1与INV2之间，与电源线L1和接地线L2连接。自适应偏压电路AB1包括晶体管MP4、晶体管MP5、晶体管MN4以及晶体管MN5。

晶体管MP4和MP5共同由作为第二导电型的晶体管的P沟道型MOSFET构成。晶体管MP4的源极(第一端)与电源线L1连接。晶体管MP4的栅极(控制端)和漏极(第二端)与二极管连接。晶体管MP5的源极(第一端)与电源线L1连接。晶体管MP5的漏极(第二端)与节点N1连接。晶体管MP5的栅极(控制端)与晶体管MP4的栅极和漏极连接。晶体管MP4和MP5构成电流反射镜电路，与流向晶体管MP4的电流相同的电流量的电流流向晶体管MP5。

晶体管MN4和MN5共同由作为第一导电型的晶体管的N沟道型MOSFET构成。晶体管MN4的漏极(第二端)与晶体管MP4的漏极连接。晶体管MN4的栅极(控制端)与节点N1连接。晶体管MN4的源极(第一端)与晶体管MN5的漏极(第二端)连接。晶体管MN5的源极(第一端)与接地线L2连接。晶体管MN5的栅极(控制端)与节点N2连接。

自适应偏压电路AB1是在低电源电压VDDLV的升高时和下降时将电流通至节点N1的电路。由此，在H电平的状态的低电源电压VDDLV一旦下降后再次上升时，能够获得电源接通清除信号POC的升高加快的效果。对于此，以下进行说明。

图7是将电源接通清除信号POC和合计了流向各逆变器的电流的总电流IDD的波形与比较例的电源接通清除电路(图3)、实施例1的电源接通清除电路13(图2)、以及本实施例的电源接通清除电路23(图6)进行比较而表示的图。(A)表示比较例的电源接通清除电路的波形、(B)表示实施例1的电源接通清除电路13的波形、(C)表示本实施例的电源接通清除电路23的波形。

在高电源电压VDDHV升高、低电源电压VDDLV还没升高的状态下，比较例的电源接通电路的晶体管MP1成为导通、MP2成为关断，节点N1的电位成为H电平。同样地，在实施例1的电源接通清除电路13和本实施例的电源接通清除电路23中，通过恒电流源I1的输出电流，节点N1的电位上升，成为H电平。由此，逆变器INV2的晶体管MP2成为关断、晶体管MN2成为导通，因此节点N2的电位成为L电平。

节点N2的电位是L电平，因此逆变器INV3的晶体管MP3成为导通、晶体管MN3成为关断，节点N3的电位成为H电平。由此，H电平的电源接通清除信号POC被输出。

接下来，若低电源电压VDDLV升高，则晶体管MN1成为导通，节点N1的电位降低。节点N2的电位上升，节点N3的电位下降，从而L电平的电源接通清除信号POC被输出。

在该电源接通清除信号POC从H电平过渡到L电平的期间，在比较例的电源接通清除电路中，若低电源电压VDDLV的电压电平成为中间电位，晶体管MP1和MN1同时变成导通，则贯通电流流向逆变器INV1，总电流IDD的电流量增加。

另一方面，在实施例1的电源接通清除电路13中，流向逆变器INV1的电流受限于恒电流源I1的输出电流，因此即使在低电源电压VDDLV的电压电平变成中间电位的情况下也能抑制电流量的增加。因此，总电流IDD的电流量从图7的(B)中虚线所示那样的电流量减少到实线所示那样的电流量。

与此相对，在本实施例的电源接通清除电路23中，若低电源电压VDDLV的电压电平变成中间电位，则晶体管MN4和MN5成为导通。通过晶体管MP4和MP5的电流反射镜，与在晶体管MP4的源极漏极之间流动的电流相同的电流量的电流在晶体管MP5的源极漏极之间流动，流入节点N1。因此，在电源接通清除信号POC从H电平过渡到L电平的中途的期间，如图7的(C)中实线所示那样，总电流IDD的电流量暂时增大。

若低电源电压VDDLV的电压电平超过中间电位而上升，则晶体管MP4和MP5成为关断，从晶体管MP5流入节点N1的电流消失，因此总电流IDD的电流量成为与实施例1的总电流IDD同程度的电流量。

其后，在图1所示的调节电路11因外部干扰而停电、高电源电压VDDHV瞬时中断的情况下，低电源电压VDDLV下降，从H电平过渡到L电平。此时，在实施例1的电源接通清除电路13中，与比较例的电源接通清除电路相比，总电流IDD的电流量小，因此节点N1、N2以及N3的电位的变化缓慢。由此，如图7的(B)所示，电源接通清除信号POC再次从L电平变化为H电平的时机延迟，因此电源接通清除信号POC的输出延迟较大。

另一方面，在本实施例的电源接通清除电路23中，若低电源电压VDDLV下降而变成中间电位，则晶体管MP4和MP5同时成为导通，与在晶体管MP4的源极漏极之间流动的电流相同的电流量的电流在晶体管MP5的源极漏极之间流动。由此，与低电源电压VDDLV升高时同样，电流流入节点N1。由此，在电源接通清除信号POC从H电平过渡到L电平的中途的期间，如图7的(C)中实线所示那样，总电流IDD的电流量暂时增大。

这样，在本实施例的电源接通清除电路23中，在低电源电压VDDLV的电位从H电平变化到L电平的期间和从L电平变化到H电平的期间，晶体管MP5的上拉电流作为辅助电流重叠于恒电流源I1的输出电流。因此，如图7的(C)所示，基于逆变器INV1的输出的节点N1的充电时间被缩短，能够减少电源接通清除信号POC的输出延迟。

此外，低电源电压VDDLV从L电平变化为H电平时，晶体管MN1的下拉电流和晶体管MP5的上拉电流竞争，但通过调整各晶体管的尺寸(沟道宽度或者沟道长度)使得下拉电流比上拉电流大，从而能够使节点N1的电位降低到L电平。

另外，辅助电流只在低电源电压VDDLV的电位从L电平变化为H电平时、以及从H电平变化为L电平时产生，稳定状态的消耗电流不增加，因此与比较例的电源接通清除电路相比，能够抑制消耗电流。

如以上那样，根据本实施例的电源接通清除电路23，能够抑制消耗电流的增大，并且抑制电源接通清除信号POC的输出延迟。

【实施例3】

接下来，对本发明的实施例3进行说明。本实施例的半导体装置在电源接通清除电路的结构上与实施例1和实施例2的半导体装置不同。

图8是表示本实施例的电源接通清除电路33的结构的电路图。电源接通清除电路33由偏压电流生成电路BC3和电源接通清除信号生成部PG3构成。

电源接通清除信号生成部PG3除了图5所示的实施例1的电源接通清除信号生成部PG1的结构，还具有晶体管MP8。晶体管MP8例如由作为第二导电型的晶体管的P沟道型MOSFET构成。晶体管MP8的源极(第一端)与电源线L1连接。晶体管MP8的漏极(第二端)经由节点N1与逆变器INV2的输入端和与晶体管MN1的漏极连接。

偏压电流生成电路BC3除了图5所示的实施例1的偏压电流生成电路BC1的结构，还具有生成启动信号SET的启动信号生成电路SC。启动信号SET是用于对核心电路10内的内部逻辑电路进行复位的复位信号，具有随着高电源电压VDDHV的升高而从L电平变化为H电平的信号电平。启动信号生成电路SC将启动信号SET供给到核心电路10内的内部逻辑电路(未图示)，并且供给到晶体管MP8的栅极(控制端)。

接下来，对本实施例的电源接通清除电路33的动作与图5所示的实施例1的电源接通清除电路13A的动作进行比较并进行说明。

图9是对实施例1的电源接通清除电路13A中的电源接通清除信号POC的升高和本实施例的电源接通清除电路33中的电源接通清除信号POC的升高进行比较而表示的图。(A)的实线表示实施例1的电源接通清除信号POC的波形，(B)的实线表示本实施例的电源接通清除信号POC的波形。此外，在这里，表示了高电源电压VDDHV升高而另一方面低电源电压VDDLV还没升高的状态的期间。在期间T1中，高电源电压VDDHV升高，启动信号SET在经过期间T1移至期间T2时成为H电平。

在期间T1中，若高电源电压VDDHV升高，则在实施例1的电源接通清除电路13A中，通过偏压电流生成电路BC1的启动电流，晶体管MP6和MP7的源极电位VDD_REF降压，节点N0的电位IBIAS成为中间电位附近的电压电平。因此，节点N1的电位超过逆变器INV2的阈值需要时间，如图9的(A)中实线所示那样，电源接通清除信号POC的信号电平在期间T2成为H电平。

与此相对，在本实施例的电源接通清除电路33中，晶体管MP8以接“或”的形式连接。启动信号SET的信号电平在期间T1的中途稳定，成为L电平。因此，从期间T1的中途向晶体管MP8的栅极供给L电平的启动信号SET。晶体管MP8成为导通，在晶体管MP8流动的电流流入节点N1。由此，节点N1的电位上升，直到超过逆变器INV2的阈值为止的时间被缩短。其结果，如图9的(B)中实线所示那样，电源接通清除信号POC从期间T1的中途开始升高，在移至期间T2的时刻成为H电平的状态。即，在本实施例的电源接通清除电路33中，直到电源接通清除信号POC变成H电平为止的响应时间与实施例1的情况相比较短。

若直到电源接通清除信号POC变成H电平为止的期间较长，则会产生接受电源接通清除信号POC的一侧的I/O端子14的电位产生不定的状态，从而产生贯通电流的问题，但根据本实施例的电源接通清除电路33，电源接通清除信号POC迅速地变成H电平，因此能够抑制那样的问题的产生。

如以上那样，根据本实施例的电源接通清除电路33，能够缩短高电源电压VDDHV升高时的电源接通清除信号POC的响应时间(即，直到变成H电平为止的时间)。

【实施例4】

接下来，对本发明的实施例4进行说明。本实施例的半导体装置在电源接通清除电路的结构上与实施例1～3的半导体装置不同。

图10是表示本实施例的电源接通清除电路43的结构的电路图。电源接通清除电路43由偏压电流生成电路BC4和电源接通清除信号生成部PG4构成。

电源接通清除信号生成部PG4具有NAND栅极电路ND1，代替图5所示的实施例1的电源接通清除信号生成部PG1的逆变器INV3。NAND栅极电路ND1是双输入的NAND栅极电路，与节点N3连接，将输入到一对输入端的信号的与非作为电源接通清除信号POC从输出端输出。NAND栅极电路ND1的输入端的一端经由节点N2与逆变器INV2的输出端连接。NAND栅极电路ND1的输入端的另一端与启动信号生成电路SC连接。NAND栅极电路ND1的输出端与节点N3连接。

偏压电流生成电路BC4包括晶体管MP6、晶体管MP7、恒电流源I2以及启动信号生成电路SC。晶体管MP6、MP7以及恒电流源I2的结构与图5所示的实施例1的偏压电流生成电路BC1和图8所示的实施例3的偏压电流生成电路BC3同样。启动信号生成电路SC将启动信号SET供给到核心电路10内的内部逻辑电路(未图示)，并且供给到NAND栅极电路ND1的输入端的另一端。

接下来，对于本实施例的电源接通清除电路43的动作，一边参照图9，一边与实施例1的电源接通清除电路13A的动作进行比较并进行说明。(A)的实线表示实施例1的电源接通清除信号POC的波形，(C)的实线表示本实施例的电源接通清除信号POC的波形。

在期间T1中，若高电源电压VDDHV升高，则在实施例1的电源接通清除电路13A中，通过偏压电流生成电路BC1的启动电流，晶体管MP6和MP7的源极电位VDD_REF降压，节点N0的电位IBIAS成为中间电位附近的电压电平。因此，节点N1的电位上升至超过逆变器INV2的阈值的电平需要时间。若节点N1的电位没超过阈值，则逆变器INV2不动作，因此节点N2的电位不变化。由此，节点N2的电位超过逆变器INV3的阈值需要时间，其结果，电源接通清除信号POC的信号电平变成H电平变得延迟。例如，如图9的(A)中实线所示那样，电源接通清除信号POC的信号电平在期间T2成为H电平。

与此相对，在本实施例的电源接通清除电路43中，设置有NAND栅极电路ND1代替逆变器INV3，将逆变器INV2的输出信号和启动信号SET的与非作为电源接通清除信号POC输出。NAND栅极电路是若在一对输入端的至少一端输入有L电平的信号，则输出H电平的信号的电路。

启动信号SET的信号电平在期间T1的中途稳定，成为L电平。因此，从期间T1的中途向NAND栅极电路ND1的输入端的另一端供给L电平的启动信号SET。因此，电源接通清除信号POC的信号电平与节点N2的电位无关成为H电平。

即，在本实施例的电源接通清除电路43中，节点N2的电位成为被启动信号SET屏蔽的状态，直到电源接通清除信号POC变成H电平为止的期间与实施例1的情况相比被缩短。

如以上那样，根据本实施例的电源接通清除电路43，能够缩短高电源电压VDDHV升高时的电源接通清除信号POC的响应时间(即，直到变成H电平为止的时间)。

【实施例5】

接下来，对本发明的实施例5进行说明。本实施例的半导体装置在电源接通清除电路的结构上与实施例1～4的半导体装置不同。

图11是表示本实施例的电源接通清除电路53的结构的电路图。电源接通清除电路53由偏压电流生成电路BC5和电源接通清除信号生成部PG5构成。

电源接通清除信号生成部PG5由晶体管MP7、晶体管MN1、逆变器INV2以及逆变器INV3构成。晶体管MN1、逆变器INV2以及逆变器INV3的结构与图5所示的实施例1的电源接通清除电路13A同样。本实施例的晶体管MP7与图5、图8以及图10所示的其他的实施例的晶体管MP7不同，源极与电源线L1直接连接。晶体管MP7与晶体管MN1一起构成电源接通清除信号生成部PG5的初级逆变器电路。

偏压电流生成电路BC5包括晶体管MP6、恒电流源I2以及启动信号生成电路SC。晶体管MP6的栅极经由节点N4与晶体管MP7的栅极连接。晶体管MP6的漏极和栅极被二极管连接并与恒电流源I2的一端连接。晶体管MP6的源极经由电阻R0与电源线L1连接。恒电流源I2的另一端与接地线VSS连接。

接下来，对于本实施例的电源接通清除电路53的动作，一边参照图9，一边与实施例1的电源接通清除电路13A的动作进行比较并进行说明。(A)的实线表示实施例1的电源接通清除信号POC的波形，(D)的实线表示本实施例的电源接通清除信号POC的波形。

在期间T1中，若高电源电压VDDHV升高，则在实施例1的电源接通清除电路13A中，晶体管MP6和MP7的源极电位VDD_REF降压，节点N0的电位IBIAS成为中间电位附近的电压电平。因此，节点N1的电位上升至超过逆变器INV2的阈值的电平需要时间，作为结果，电源接通清除信号POC的信号电平变成H电平变得延迟。例如，如图9的(A)中实线所示那样，电源接通清除信号POC的信号电平在期间T2成为H电平。

与此相对，在本实施例的电源接通清除电路53中，在期间T1若高电源电压VDDHV升高，则节点N4的电位VBIAS通过启动信号被VSS牵引，晶体管MP6的源极电位VDD_REF降压。但是，在期间T1中，低电源电压VDDLV是L电平(即，接地电位VSS的电位电平)，节点N4的电位VBIAS也成为接地电位VSS的电位电平，因此，向构成电源接通清除信号生成部PG5的初级逆变器电路的晶体管MP7和NM1的栅极都施加接地电位VSS的电位电平。

因此，由晶体管MP7和MN1构成的初级的逆变器电路的输入不成为中间电位，在晶体管MP7和MN1中不产生不必要的贯通电流。节点N1的电位迅速地变化为超过逆变器INV2的阈值的H电平，节点N2的电位也迅速地变化为超过逆变器INV3的阈值的L电平。因此，如图9的(D)中实线所示那样，从逆变器INV3输出的电源接通清除信号POC的信号电平迅速地成为H电平。

如以上那样，根据本实施例的电源接通清除电路53，晶体管MP7的源极与电源线L1直接连接，节点N1的电位不成为中间电位，因此直到电源接通清除信号POC变成H电平为止的期间与实施例1的情况相比被缩短。

另外，在本实施例的电源接通清除电路53中，与实施例3、实施例4的电源接通清除电路不同，不需要元件的追加(例如，实施例3的晶体管MP8、实施例4的NAND栅极电路ND1)。因此，不用增大电路规模就能够缩短高电源电压VDDHV升高时的电源接通清除信号POC的响应时间(即，直到变成H电平为止的时间)。

此外，本发明不限定于上述实施方式。例如，在上述实施例1和实施例2中，对使用恒电流源I1构成作为初级的逆变器电路的逆变器INV1的例子进行了说明，但代替恒电流源I1，也可以使用具有规定以上的电阻值的电阻元件(即，高电阻)。即，只要能够构成为将贯通电流限速在规定的电流量即可。

另外，在上述实施例2中，对由晶体管MP4和MP5构成的电流反射镜电路将与流向晶体管MN4和MN5的电流相同的电流量的电流向节点N1发送的例子进行了说明。但是，该电流反射镜电路发送的电流量并不限定于此，只要构成为将与流向晶体管MN4和MN5的电流成比例的电流向节点N1发送即可。

另外，也可以代替上述各实施例的逆变器电路，使用NAND栅极电路、NOR栅极电路，构成进行同样的动作的电路。

另外，在上述实施例中，以晶体管MN1～MN5和MP1～MP8由MOS晶体管构成的情况为例进行了说明。但是，并不局限于此，也可以使用具有第一端、第二端以及控制端的其他种类的晶体管构成电路。

另外，在上述实施例5中，通过变更图5所示的实施例1的晶体管MP7的连接从而实现了图11所示的电源接通清除电路53的结构。但是，除此之外，例如，也可以通过变更为将图10所示的实施例4的晶体管MP7的源极与电源线L1直接连接，从而实现同样的结构。

另外，在上述实施例1～5中，以由三级的逆变器构成的电源接通清除电路为例进行了说明。但是，逆变器的级数并不局限于此，只要电源接通清除电路由多级的逆变器构成即可。即，只要多个逆变器中的初级的逆变器和其输入输出部如上述各实施例那样构成即可。

另外，在上述实施例1和实施例2中，对在晶体管MN1的栅极连接有电阻R1，经由电阻R1供给有低电源电压VDDLV的例子进行了说明。但是，也可以是不具有这样的电阻R1，不经由电阻元件直接向晶体管MN1的栅极供给低电源电压VDDLV的结构。

另外，在图5所示的实施例1的变形例、图8、图10以及图11所示的实施例3～5的电源接通清除电路中，对偏压电流生成电路经由电阻R0与电源线L1连接的例子进行了说明。但是，也可以设为不经由这样的电流限制电阻，直接与电源线L1连接的结构。

Claims (6)

1.一种电源接通清除电路，其特征在于，具有：

第一逆变器部，包括恒电流发送部和第一晶体管，所述恒电流发送部在一端与被供给第一电源电压的第一线连接，并从一端朝向另一端发送恒电流，所述第一晶体管在一端与被供给固定电位的第二线连接，在另一端与所述恒电流发送部的另一端连接，在控制端接受将所述第一电源电压降压后的第二电源电压的施加；

第二逆变器部，是利用所述第一电源电压进行动作并将连接在所述恒电流发送部的另一端与所述第一晶体管的一端之间的第一节点的电位作为输入的逆变器；以及

信号输出部，根据所述第二逆变器部的输出，来针对利用所述第二电源电压进行动作的装置的信号输入输出端子输出电源接通清除信号。

2.根据权利要求1所述的电源接通清除电路，其特征在于，

具有辅助电流发送电路，所述辅助电流发送电路根据所述第一节点的电位和连接在所述第二逆变器部的输出端与所述信号输出部的输入端之间的第二节点的电位，向所述第一节点发送辅助电流。

3.根据权利要求2所述的电源接通清除电路，其特征在于，

所述第一晶体管是第一导电型的晶体管，所述第一晶体管具有与所述第二线连接的第一端和与所述第一节点连接的第二端，

所述辅助电流发送电路具有：

所述第一导电型的第二晶体管，第一端与所述第二线连接，控制端与所述第二节点连接；

所述第一导电型的第三晶体管，第一端与所述第二晶体管的第二端连接，控制端与所述第一节点连接；以及

电流反射镜部，包括第四晶体管，并将与在所述第二晶体管和所述第三晶体管中流动的电流成比例的电流作为所述辅助电流向所述第一节点发送，所述第四晶体管的第一端与所述第一线连接，第二端与所述第三晶体管的第二端连接，且具有与所述第一导电型相反的导电型。

4.根据权利要求1～3中任一项所述的电源接通清除电路，其特征在于，

所述恒电流发送部构成为具有规定以上的电阻值的电阻元件。

5.一种半导体装置，其特征在于，包括：

调节电路，将第一电源电压降压并生成第二电源电压；

核心电路，基于所述第二电源电压进行动作；

信号输入输出端子，与所述核心电路连接；以及

电源接通清除电路，与被供给所述第一电源电压的第一线和被供给固定电位的第二线连接，并基于所述第二电源电压，生成针对所述信号输入输出端子的电源接通清除信号，

所述电源接通清除电路具有：

第一逆变器部，包括恒电流发送部和第一晶体管，所述恒电流发送部在一端与所述第一线连接，并从一端朝向另一端发送恒电流，所述第一晶体管在一端与所述第二线连接，在另一端与所述恒电流发送部的另一端连接，在控制端接受所述第二电源电压的施加；

第二逆变器部，是利用所述第一电源电压进行动作并将连接在所述恒电流发送部的另一端与所述第一晶体管的一端之间的第一节点的电位作为输入的逆变器；以及

信号输出部，根据所述第二逆变器部的输出，来输出所述电源接通清除信号。

6.根据权利要求5所述的半导体装置，其特征在于，

所述半导体装置具有辅助电流发送电路，所述辅助电流发送电路根据所述第一节点的电位和连接在所述第二逆变器部的输出端与所述信号输出部的输入端之间的第二节点的电位，向所述第一节点发送辅助电流。

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