JP4462743B2 - パワーオンリセット回路 - Google Patents
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- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Description
【０００１】
【発明の属する技術分野】
この発明はパワーオンリセット回路に関し、特に、半導体装置に内蔵され、電源投入時に半導体装置をリセットするためのリセット信号を生成するパワーオンリセット回路に関する。
【０００２】
【従来の技術】
従来より、半導体集積回路装置（たとえばＤＲＡＭ、ＳＲＡＭ）には、外部電源電圧ＶＤＤの投入時に内部回路をリセットするためのパワーオンリセット回路（以下、ＰＯＲ回路と称す）が設けられている。
【０００３】
ＰＯＲ回路の出力信号ＰＯＲ♯は、外部電源電圧ＶＤＤが０Ｖから所定の電圧Ｖｒｅｓになるまでは「Ｌ」レベルであり、外部電源電圧ＶＤＤがＶｒｅｓを越えると「Ｈ」レベルになる。電圧Ｖｒｅｓは、製品が正常に動作する電源電圧の保証範囲よりも低く設定される。たとえば製品が３．３Ｖ品であれば、電源電圧の保証範囲は通常３．０〜３．６Ｖであるので、Ｖｒｅｓは２．５Ｖ程度に設定される。電源電圧ＶＤＤがＶｒｅｓ以下で信号ＰＯＲ♯が「Ｌ」レベルの期間に、半導体集積回路装置の内部回路、具体的にはメモリデバイスの冗長回路、各種レジスタあるいは各種ステートマシンの初期化が行なわれる。
【０００４】
一方、半導体集積回路装置においては、ＭＯＳトランジスタの微細化に伴って電源電圧もスケーリングされ、当初は５Ｖであった電源電圧が３．３Ｖあるいは２．５Ｖにスケーリングされ、さらには１．８Ｖあるいは１．５Ｖにスケーリングされつつある。これに伴い、ＰＯＲ回路のＶｒｅｓもスケーリングされている。
【０００５】
図９は、そのようなＰＯＲ回路３０の構成を示す回路図である。このようなＰＯＲ回路３０は、たとえば米国特許５，７０３，５１０号に開示されている。
【０００６】
図９において、このＰＯＲ回路３０は、ＰチャネルＭＯＳトランジスタ３１、ＮチャネルＭＯＳトランジスタ３２、キャパシタ３３，３４、およびＣＭＯＳインバータ３５〜３７を含む。ＰチャネルＭＯＳトランジスタ３１は、電源電位ＶＤＤのラインとノードＮ１との間に接続され、そのゲートはノードＮ１に接続されている。ＰチャネルＭＯＳトランジスタ３１は、ダイオード素子を構成する。ＮチャネルＭＯＳトランジスタ３２は、ノードＮ１と接地電位ＧＮＤのラインとの間に接続され、そのゲートは電源電位ＶＤＤのラインに接続される。ＮチャネルＭＯＳトランジスタ３２は、高い抵抗値を有する抵抗素子を構成する。キャパシタ３３は、ノードＮ１と接地電位ＧＮＤのラインとの間に接続される。
【０００７】
インバータ３５は、ＰチャネルＭＯＳトランジスタ３８およびＮチャネルＭＯＳトランジスタ３９を含む。ＰチャネルＭＯＳトランジスタ３８は、電源電位ＶＤＤのラインとノードＮ２との間に接続され、そのゲートはノードＮ１に接続される。ＮチャネルＭＯＳトランジスタ３９は、ノードＮ２と接地電位ＧＮＤのラインとの間に接続され、そのゲートはノードＮ１に接続される。
【０００８】
インバータ３６は、ＰチャネルＭＯＳトランジスタ４０およびＮチャネルＭＯＳトランジスタ４１を含む。ＰチャネルＭＯＳトランジスタ４０は、電源電位ＶＤＤのラインとノードＮ１との間に接続され、そのゲートはノードＮ２に接続される。ＮチャネルＭＯＳトランジスタ４１は、ノードＮ１と接地電位ＧＮＤのラインとの間に接続され、そのゲートはノードＮ２に接続される。インバータ３５と３６は、ラッチ回路を構成する。
【０００９】
キャパシタ３４は、電源電位ＶＤＤのラインとノードＮ２との間に接続される。ノードＮ２は、インバータ３７の入力ノードに接続される。インバータ３７の出力信号が信号ＰＯＲ♯となる。
【００１０】
ここで、このＰＯＲ回路３０のＶｒｅｓについて説明する。このＰＯＲ回路３０では、上記米国特許５，７０３，５１０号のＰＯＲ回路よりも低いＶｒｅｓを得るため、電源電位ＶＤＤのラインとノードＮ１との間に接続されるダイオード素子（ＰチャネルＭＯＳトランジスタ３１）を２段から１段に減らすとともに、インバータ３５のしきい値電圧ＶＴＣをＮチャネルＭＯＳトランジスタ３９のしきい値電圧ＶＴＮまで下げている。
【００１１】
すなわち、ＣＭＯＳインバータ３５のしきい値電圧ＶＴＣは、次式で表わされる。
【００１２】
【数１】
【００１３】
但し、ＶＴＰはＰチャネルＭＯＳトランジスタ３８のしきい値電圧であり、βRはＮチャネルＭＯＳトランジスタ３９のβNとＰチャネルＭＯＳトランジスタ３８のβPの比βN／βPである。また、βNはＮチャネルＭＯＳトランジスタ３９のゲート幅ＷNとゲート長ＬNの比ＷN／ＬN、βPはＰチャネルＭＯＳトランジスタ３８のゲート幅ＷPとゲート長ＬPの比ＷP／ＬPである。したがって、βN＝ＷN／ＬNおよびβP＝ＷP／ＬPを調整することにより、βR＝βN／βPを１よりも十分に大きくすることができ、ＶＴＣ≒ＶＴＮとすることができる。
【００１４】
一方、ノードＮ１が「Ｌ」レベルのとき、インバータ３６のＰチャネルＭＯＳトランジスタ４０が非導通になり、ＮチャネルＭＯＳトランジスタ４１は導通している。ＮチャネルＭＯＳトランジスタ４１のβNを十分に小さくしておくと、ノードＮ１の電位Ｖ１は、Ｖ１≒ＶＤＤ−ＶＴＰとなる。但し、ＶＴＰは、ＰチャネルＭＯＳトランジスタ４１のしきい値電圧である。
【００１５】
ノードＮ１の電位Ｖ１がインバータ３５のしきい値電位ＶＴＮを越えると、ノードＮ１の電位Ｖ１が「Ｌ」レベルから「Ｈ」レベルに反転する。したがって、ノードＮ１の電位Ｖ１が「Ｌ」レベルから「Ｈ」レベルに反転するときの電源電圧ＶＤＤであるＶｒｅｓは、Ｖｒｅｓ＝ＶＴＮ＋ＶＴＰとなる。
【００１６】
図１０は、図９で示したＰＯＲ回路３０の動作を示すタイムチャートである。図１０において、初期状態では、ノードＮ１は、高抵抗の抵抗素子（ＮチャネルＭＯＳトランジスタ３２）を介して接地されているので、接地電位ＧＮＤとなっている。ある時刻ｔ０に外部電源電位ＶＤＤが投入され、電源電位ＶＤＤは１．８Ｖまで時間に比例して上昇するものとする。電源電位ＶＤＤが上昇してＶＤＤ＞ＶＴＰになると、ダイオード素子（ＮチャネルＭＯＳトランジスタ３１）がオンしてノードＮ１の電位Ｖ１はＶ１＝ＶＤＤ−ＶＴＰとなる。
【００１７】
時刻ｔ１においてノードＮ１の電位Ｖ１＝ＶＤＤ−ＶＴＰがインバータ３５のしきい値電位ＶＴＮを越えると、インバータ３５の出力レベルが「Ｈ」レベルから「Ｌ」レベルに反転してインバータ３６の出力レベルが「Ｌ」レベルから「Ｈ」レベルに反転し、ノードＮ１の電位Ｖ１がＶＤＤ−ＶＴＰからＶＤＤに立上がる。このときの電源電圧ＶＤＤがＶｒｅｓであり、このＰＯＲ回路３０ではＶｒｅｓ＝ＶＴＮ＋ＶＴＰである。したがって、信号ＰＯＲ♯は、時刻ｔ０〜ｔ１では「Ｌ」レベルであり、時刻ｔ１で「Ｈ」レベルに立上がる。この後で電源電圧ＶＤＤがＶＴＮよりも高い範囲で変動してもＶ１＝ＶＤＤとなり、信号ＰＯＲ♯は「Ｈ」レベルのまま変化しない（時刻ｔ１〜ｔ７）。電源電圧ＶＤＤが低下してＶＴＮよりも低くなると（時刻ｔ８）、ＭＯＳトランジスタ３１，３８，３９，４０，４１が非導通になり、キャパシタ３３に蓄積されていた電荷が高抵抗の抵抗素子（ＮチャネルＭＯＳトランジスタ３２）を介して放電され、ＰＯＲ回路３０は初期状態に戻る。
【００１８】
【発明が解決しようとする課題】
ところで、半導体集積回路装置の電源電圧ＶＤＤがスケーリングされて下げられると、それに伴ってＭＯＳトランジスタのしきい値電圧も下げられるべきであるが、実際には、リーク電流を抑えて低消費電力化を図るため、ＭＯＳトランジスタのしきい値電圧はスケーリングされない。すなわち５Ｖ品および３Ｖ品ではＭＯＳトランジスタのしきい値電圧は０．８Ｖであったが、１．８Ｖ品および１．５Ｖ品でもＭＯＳトランジスタのしきい値電圧は０．８Ｖのまま維持されている。したがって、図９のＰＯＲ回路３０のＶｒｅｓは、Ｖｒｅｓ＝ＶＴＮ＋ＶＴＰ＝０．８＋０．８＝１．６Ｖとなる。
【００１９】
しかし、１．８Ｖ品の電源電圧の保証範囲は１．６２〜１．９８Ｖであり、Ｖｒｅｓ＝１．６Ｖではマージンが小さすぎる。また、１．５Ｖ品には、図９のＰＯＲ回路３０は使用できない。
【００２０】
それゆえに、この発明の主たる目的は、低消費電力で低電源電圧の半導体装置でも使用可能なパワーオンリセット回路を提供することである。
【００２１】
【課題を解決するための手段】
この発明に係るパワーオンリセット回路は、半導体装置に内蔵され、電源投入時に半導体装置をリセットするためのリセット信号を生成するパワーオンリセット回路であって、電源電位および基準電位が与えられたことに応じてリセット信号を活性化レベルにし、その入力ノードの電位が予め定められたしきい値電位を越えたことに応じてリセット信号を非活性化レベルにするインバータと、その一方電極が電源電位を受け、その他方電極がインバータの入力ノードに接続された第１の抵抗素子と、その第１の電極が基準電位を受け、その第２の電極がインバータの入力ノードに接続され、リセット信号が活性化レベルにされたことに応じて導通する第１の導電形式の第１のトランジスタとを備えたものである。
【００２２】
好ましくは、第１の抵抗素子は、その第１の電極が電源電位を受け、その他方電極がインバータの入力ノードに接続され、その入力電極が基準電位を受ける第２の導電形式の第２のトランジスタを含む。
【００２３】
また好ましくは、インバータは、その第１の電極が電源電位を受け、その第２の電極がインバータの出力ノードに接続され、その入力電極がインバータの入力ノードに接続された第２の導電形式の第３のトランジスタと、その第１の電極が基準電位を受け、その第２の電極が出力ノードに接続され、その入力電極が入力ノードに接続された第１の導電形式の第４のトランジスタとを含み、予め定められたしきい値電位は、第４のトランジスタのしきい値電位に略等しくされている。
【００２４】
また好ましくは、その一方電極が基準電位を受け、その他方電極がインバータの入力ノードに接続された第１のキャパシタと、その一方電極が電源電位を受け、その他方電極がインバータの出力ノードに接続された第２のキャパシタとがさらに設けられる。
【００２５】
また好ましくは、第１のキャパシタは、その第１および第２の電極がともに基準電位を受け、その入力電極がインバータの入力ノードに接続された第１の導電形式の第５のトランジスタを含み、第２のキャパシタは、その第１および第２の電極がともに電源電位を受け、その入力電極がインバータの出力ノードに接続された第２の導電形式の第６のトランジスタを含む。
【００２６】
また好ましくは、その第１の電極および入力電極がともに基準電位を受け、その第２の電極がインバータの入力ノードに接続された第１の導電形式の第７のトランジスタと、その第１の電極および入力電極がともに電源電位を受け、その第２の電極がインバータの出力ノードに接続された第２の導電形式の第８のトランジスタとがさらに設けられる。
【００２７】
また好ましくは、その一方電極が基準電位を受け、その他方電極がインバータの入力ノードに接続された第２の抵抗素子がさらに設けられる。
【００２８】
また好ましくは、第２の抵抗素子は、その第１の電極が基準電位を受け、その第２の電極がインバータの入力ノードに接続され、その入力電極が電源電位を受ける第１の導電形式の第９のトランジスタを含む。
【００２９】
また好ましくは、その第１の電極が電源電位を受け、その第２の電極がインバータの入力ノードに接続された第１の導電形式の第１０のトランジスタと、その一方電極が電源電位を受け、その他方電極が第１０のトランジスタの入力電極に接続された第３の抵抗素子と、その一方電極が基準電位を受け、その他方電極が第１０のトランジスタの入力電極に接続された第３のキャパシタとがさらに設けられる。
【００３０】
また好ましくは、第３の抵抗素子は、その第１の電極が電源電位を受け、その第２の電極がインバータの入力ノードに接続され、その入力電極が基準電位を受ける第２の導電形式の第１１のトランジスタを含む。
【００３１】
また好ましくは、電源電位のラインとインバータの入力ノードとの間に第１の抵抗素子と直列接続され、第１の抵抗素子の抵抗値よりも十分に大きな抵抗値を有する第４の抵抗素子と、基準電位のラインとインバータの入力ノードとの間に第１のトランジスタと直列接続され、第１のトランジスタの導通抵抗値よりも十分に大きな抵抗値を有する第５の抵抗素子とがさらに設けられる。
【００３２】
また好ましくは、第４および第５の抵抗素子は、同一材質で形成されて同一幅を有し、各々の抵抗値は各々の長さで設定されている。
【００３３】
また好ましくは、第４および第５の抵抗素子の各々は、拡散抵抗層で形成されている。
【００３４】
また好ましくは、第４および第５の抵抗素子の各々は、ポリシリコン層で形成されている。
【００３５】
【発明の実施の形態】
図１は、この発明の一実施の形態によるＰＯＲ回路１の構成を示す回路図であって、図９と対比される図である。
【００３６】
図１において、このＰＯＲ回路１が図９のＰＯＲ回路３０と異なる点は、ＰチャネルＭＯＳトランジスタ３１がＰチャネルＭＯＳトランジスタ２で置換され、インバータ３６がＮチャネルＭＯＳトランジスタ３で置換されている点である。ＰチャネルＭＯＳトランジスタ２は、電源電位ＶＤＤのラインとノードＮ１との間に接続され、そのゲートは接地されている。ＰチャネルＭＯＳトランジスタ２は、抵抗素子を構成する。ＮチャネルＭＯＳトランジスタ３は、ノードＮ１と接地電位ＧＮＤのラインとの間に接続され、そのゲートはノードＮ２に接続されている。
【００３７】
ここで、このＰＯＲ回路１のＶｒｅｓについて説明する。インバータ３５のしきい値電圧ＶＴＣはＮチャネルＭＯＳトランジスタ３９のしきい値電圧ＶＴＮ＝０．８Ｖとなっている。したがって、ノードＮ１の電位Ｖ１がＶＴＮよりも低い場合は、ノードＮ２が「Ｈ」レベルとなり、ＮチャネルＭＯＳトランジスタ３が導通する。また、ＰチャネルＭＯＳトランジスタ２は、そのゲートが接地されているので、導通している。このため、ノードＮ１の電位Ｖ１は、電源電圧ＶＤＤをＰチャネルＭＯＳトランジスタ２とＮチャネルＭＯＳトランジスタ３で分圧した電位となる。すなわちＰチャネルＭＯＳトランジスタ２の導通抵抗値をＲ２とし、ＮチャネルＭＯＳトランジスタ３の導通抵抗値をＲ３とすると、ノードＮ１の電位Ｖ１は、Ｖ１＝ＶＤＤ・Ｒ３／（Ｒ２＋Ｒ３）となる。
【００３８】
ノードＮ１の電位Ｖ１がインバータ３５のしきい値電位ＶＴＮを越えると、ノードＮ１の電位Ｖ１が「Ｌ」レベルから「Ｈ」レベルに反転する。したがって、ノードＮ１の電位Ｖ１が「Ｌ」レベルから「Ｈ」レベルに反転するときの電源電圧ＶＤＤであるＶｒｅｓは、Ｖｒｅｓ＝ＶＴＮ（Ｒ２＋Ｒ３）／Ｒ３となる。たとえば、Ｒ２：Ｒ３＝２：３とすると、Ｖｒｅｓ＝０．８×５／３＝１．３３Ｖとなる。この値は、図９のＰＯＲ回路３０のＶｒｅｓ＝１．６Ｖよりも低くなっている。このＰＯＲ回路１は、１．８Ｖ品および１．５Ｖ品で使用可能である。
【００３９】
図２は、図１で示したＰＯＲ回路１の動作を示すタイムチャートであって、図１０と対比される図である。
【００４０】
図２において、初期状態では、ノードＮ１は高抵抗の抵抗素子（ＮチャネルＭＯＳトランジスタ３２）を介して接地されているので、接地電位ＧＮＤとなっている。ある時刻ｔ０において外部電源電位ＶＤＤが投入され、電源電位ＶＤＤは１．８Ｖまで時間に比例して上昇するものとする。
【００４１】
ノードＮ１の電位Ｖ１がインバータ３５のしきい値電位ＶＴＮよりも低い期間は、ノードＮ２が「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ３が導通し、ノードＮ１の電位Ｖ１は電源電位ＶＤＤをＰチャネルＭＯＳトランジスタ２とＮチャネルＭＯＳトランジスタ３で分圧した値３ＶＤＤ／５になる（時刻ｔ０〜ｔ１）。
【００４２】
時刻ｔ１においてノードＮ１の電位Ｖ１＝３ＶＤＤ／５がインバータ３５のしきい値電位ＶＴＮを越えると、インバータ３５の出力レベルが「Ｈ」レベルから「Ｌ」レベルに反転してＮチャネルＭＯＳトランジスタ３が非導通になり、ノードＮ１の電位Ｖ１が３ＶＤＤ／５＝ＶＴＮからＶＤＤに立上がる。このときの電源電圧ＶＤＤがＶｒｅｓであり、このＰＯＲ回路１ではＶｒｅｓ＝１．３３Ｖである。したがって、信号ＰＯＲ♯は、時刻ｔ０〜ｔ１では「Ｌ」レベルであり、時刻ｔ１で「Ｈ」レベルに立上がる。
【００４３】
この後、電源電圧ＶＤＤがＶＴＮよりも高い範囲で変動してもＶ１＝ＶＤＤとなり、信号ＰＯＲ♯は「Ｈ」レベルのまま変化しない（時刻ｔ１〜ｔ７）。電源電圧ＶＤＤが低下してＶＴＮよりも低くなると（時刻ｔ８）、ＭＯＳトランジスタ２，３，３８，３９が非導通になり、キャパシタ３３に蓄積されていた電荷が高抵抗の抵抗素子（ＮチャネルＭＯＳトランジスタ３２）を介して放電され、ＰＯＲ回路１は初期状態に戻る。
【００４４】
以下、この実施の形態の種々の変更例について説明する。図３の変更例では、図１のＰＯＲ回路１のＮチャネルＭＯＳトランジスタ３２およびキャパシタ３３，３４がそれぞれ抵抗素子４、ＮチャネルＭＯＳトランジスタ５およびＰチャネルＭＯＳトランジスタ６で置換される。抵抗素子４は、高い抵抗値を有し、電源電位ＶＤＤを０Ｖに下げたときにノードＮ１の電位Ｖ１を０Ｖにするために設けられている。抵抗素子４は、拡散抵抗層、ポリシリコン層などで形成される。ＮチャネルＭＯＳトランジスタ５のゲートはノードＮ１に接続され、そのソースおよびドレインは接地電位ＧＮＤのラインに接続される。ＰチャネルＭＯＳトランジスタ６のゲートはノードＮ２に接続され、そのソースおよびドレインは電源電位ＶＤＤのラインに接続される。ＮチャネルＭＯＳトランジスタ５およびＰチャネルＭＯＳトランジスタ６のゲート容量は、それぞれノードＮ１，Ｎ２の電位を安定化させるために設けられている。この変更例でも、図１のＰＯＲ回路１と同じ効果が得られる。
【００４５】
図３の変更例では、ＮチャネルＭＯＳトランジスタ５およびＰチャネルＭＯＳトランジスタ６のゲート容量が小さい場合は、電源電位ＶＤＤがスローアップするとＮチャネルＭＯＳトランジスタ３９のリーク電流によってノードＮ２がすぐに「Ｌ」レベルになるとともにＰチャネルＭＯＳトランジスタ２のリーク電流によってノードＮ１がすぐに「Ｈ」レベルになり、信号ＰＯＲ♯が「Ｌ」レベルの期間が極めて短くなって半導体集積回路装置に誤動作が生じてしまう。一方、ＮチャネルＭＯＳトランジスタ５およびＰチャネルＭＯＳトランジスタ６のゲート容量を大きくすると、レイアウト面積が大きくなってしまう。
【００４６】
そこで、図４の変更例では、図３のＰＯＲ回路のＮチャネルＭＯＳトランジスタ５およびＰチャネルＭＯＳトランジスタ６がそれぞれＮチャネルＭＯＳトランジスタ７およびＰチャネルＭＯＳトランジスタ８で置換される。ＮチャネルＭＯＳトランジスタ７のドレインはノードＮ１に接続され、そのゲートおよびソースは接地電位ＧＮＤのラインに接続される。ＰチャネルＭＯＳトランジスタ８のドレインはノードＮ２に接続され、そのゲートおよびソースは電源電位ＶＤＤのラインに接続される。電源投入直後におけるＮチャネルＭＯＳトランジスタ７のリーク電流はＰチャネルＭＯＳトランジスタ２のリーク電流よりも大きくなるようにＭＯＳトランジスタ２，７のサイズが設定されている。また、電源投入直後におけるＰチャネルＭＯＳトランジスタ８のリーク電流はＮチャネルＭＯＳトランジスタ３９のリーク電流よりも大きくなるようにＭＯＳトランジスタ８，３９のサイズが設定されている。
【００４７】
したがって、電源投入直後はノードＮ１，Ｎ２はそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになる。その後電源電位ＶＤＤが上昇するに従ってＰチャネルＭＯＳトランジスタ２のオン電流が増加し、ノードＮ１の電位Ｖ１が上昇する。ノードＮ１の電位Ｖ１がインバータ３５のしきい値電位ＶＴＮを超えるとノードＮ２の電位が「Ｈ」レベルから「Ｌ」レベルに立下げられ、信号ＰＯＲ♯が「Ｌ」レベルレベルから「Ｈ」レベルに立上げられる。つまり、ノードＮ１の電位Ｖ１は電源電位ＶＤＤの立上がり速度に関係なくＰチャネルＭＯＳトランジスタ２およびＮチャネルＭＯＳトランジスタ７の電流駆動能力で決まるので、電源電位ＶＤＤがスローアップされる場合でも信号ＰＯＲ♯が所定時間だけ「Ｌ」レベルになり、半導体集積回路装置に誤動作が生じることがない。
【００４８】
図５の変更例では、図４のＰＯＲ回路の抵抗素子４がプルダウン回路１０で置換される。プルダウン回路１０は、ＮチャネルＭＯＳトランジスタ１１、抵抗素子１２およびキャパシタ１３を含む。ＮチャネルＭＯＳトランジスタ１１は、電源電位ＶＤＤのラインとノードＮ１との間に接続され、そのゲートは抵抗素子１２を介して電源電位ＶＤＤのラインに接続されるとともにキャパシタ１３を介して接地電位ＧＮＤのラインに接続される。
【００４９】
電源電位ＶＤＤが印加されている期間はキャパシタ１３は電源電位ＶＤＤに充電されている。ノードＮ１の電位Ｖ１が「Ｈ」レベルになっている期間はＮチャネルＭＯＳトランジスタ１１にリーク電流は流れないので、抵抗素子４にリーク電流が流れていた図４のＰＯＲ回路に比べて消費電流が小さくてすむ。電源電位ＶＤＤの印加が停止されると、キャパシタ１３の電荷は抵抗素子１２を介して電源電位ＶＤＤのラインに徐々に放電され、ＮチャネルＭＯＳトランジスタ１１のゲート電位は徐々に低下する。このとき、ＮチャネルＭＯＳトランジスタ１１はオン状態になり、ノードＮ１の電荷はＮチャネルＭＯＳトランジスタ１１を介して電源電位ＶＤＤのラインに放電され、ノードＮ１の電位Ｖ１は０Ｖになる。
【００５０】
図６は、図５のＰＯＲ回路の効果を示すタイムチャートである。ある時刻に電源電位ＶＤＤの印加を停止すると、電源電位ＶＤＤのラインの電位は時間の経過に伴って低下する。プルダウン回路１０がない場合は、ノードＮ１の電位Ｖ１が０Ｖになるまで長時間を要し、電位Ｖ１が０Ｖになっていないときに電源電位ＶＤＤが再投入されると、半導体集積回路装置に誤動作が生じる。プルダウン回路１０がある場合は、ノードＮ１の電位Ｖ１は短時間で０Ｖになり、その後に電源電位ＶＤＤが再投入されても半導体集積回路装置に誤動作は生じない。
【００５１】
図７の変更例では、図５のＰＯＲ回路のプルダウン回路１０がプルダウン回路１４で置換される。プルダウン回路１４は、プルダウン回路１０の抵抗素子１２をＰチャネルＭＯＳトランジスタ１５で置換したものである。ＰチャネルＭＯＳトランジスタ１５は、電源電位ＶＤＤのラインとＮチャネルＭＯＳトランジスタ１１のゲートとの間に接続され、そのゲートが接地電位ＧＮＤを受ける。この変更例でも、図５のＰＯＲ回路と同じ効果が得られる。
【００５２】
図１〜図７で示したＰＯＲ回路では、電源電位ＶＤＤをＰチャネルＭＯＳトランジスタ２の抵抗値Ｒ２とＮチャネルＭＯＳトランジスタ３の抵抗値Ｒ３とで分圧してインバータ３５に与えていた。しかし、製造プロセスの変動によってＭＯＳトランジスタ２，３のゲート長やしきい値電圧が変動すると、ＭＯＳトランジスタ２，３の抵抗値Ｒ２，Ｒ３が変動し、ＰＯＲ回路のしきい値電圧Ｖｒｅｓが大きく変動してしまう。
【００５３】
そこで、図８の変更例では、図７で説明したＰＯＲ回路に抵抗素子１６，１７が追加される。抵抗素子１６は、ＰチャネルＭＯＳトランジスタ２のドレインとノードＮ１との間に介挿される。抵抗素子１７は、ノードＮ１とＮチャネルＭＯＳトランジスタ３のドレインとの間に介挿される。抵抗素子１６，１７は、拡散抵抗層、ポリシリコン層などで形成される。抵抗素子１６と１７は、同じ材質で同じ幅に形成され、各々の長さによって各々の抵抗値Ｒ１６，Ｒ１７が設定される。抵抗素子１６，１７の抵抗値Ｒ１６，Ｒ１７は、電源電位ＶＤＤがこのＰＯＲ回路のしきい値電位ＶｒｅｓになったときのＭＯＳトランジスタ２，３の抵抗値Ｒ２，Ｒ３よりも十分に大きく設定されている。したがって、このＰＯＲ回路のしきい値電圧Ｖｒｅｓは、Ｖｒｅｓ＝ＶＴＮ（Ｒ１６＋Ｒ１７）／Ｒ１７となる。したがって、この変更例では、抵抗素子１６，１７の抵抗値Ｒ１６，Ｒ１７はＭＯＳトランジスタ２，３の抵抗値Ｒ２，Ｒ３よりもプロセス変動の影響を受けにくいので、ＰＯＲ回路のしきい値電圧Ｖｒｅｓの安定化を図ることができる。
【００５４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５５】
【発明の効果】
以上のように、この発明に係るパワーオンリセット回路は、電源電位および基準電位が与えられたことに応じてリセット信号を活性化レベルにし、その入力ノードの電位が予め定められたしきい値電位を越えたことに応じてリセット信号を非活性化レベルにするインバータと、その一方電極が電源電位を受け、その他方電極がインバータの入力ノードに接続された第１の抵抗素子と、その第１の電極が基準電位を受け、その第２の電極がインバータの入力ノードに接続され、リセット信号が活性化レベルにされたことに応じて導通する第１の導電形式の第１のトランジスタとを備える。したがって、電源投入時は第１の抵抗素子の抵抗値と第１のトランジスタの導通抵抗値で電源電圧を分圧した電位がインバータに与えられてリセット信号が活性化レベルになり、その分圧電位がインバータのしきい値電位を越えたときにリセット信号が非活性化レベルにされる。よって、リセット信号を活性化レベルから非活性化レベルにするときの電源電圧のレベルを従来よりも低く設定することができ、低消費電力・低電源電圧の半導体装置でもリセット信号を生成することができる。
【００５６】
好ましくは、第１の抵抗素子は、その第１の電極が電源電位を受け、その他方電極がインバータの入力ノードに接続され、その入力電極が基準電位を受ける第２の導電形式の第２のトランジスタを含む。この場合は、第１および第２のトランジスタの導通抵抗値で電源電圧を分圧した電位がインバータに入力される。
【００５７】
また好ましくは、インバータは、その第１の電極が電源電位を受け、その第２の電極がインバータの出力ノードに接続され、その入力電極がインバータの入力ノードに接続された第２の導電形式の第３のトランジスタと、その第１の電極が基準電位を受け、その第２の電極が出力ノードに接続され、その入力電極が入力ノードに接続された第１の導電形式の第４のトランジスタとを含み、予め定められたしきい値電位は、第４のトランジスタのしきい値電位に略等しく設定されている。この場合は、インバータのしきい値電位を最も低くすることができる。
【００５８】
また好ましくは、その一方電極が基準電位を受け、その他方電極がインバータの入力ノードに接続された第１のキャパシタと、その一方電極が電源電位を受け、その他方電極がインバータの出力ノードに接続された第２のキャパシタとがさらに設けられる。この場合は、インバータの入力ノードおよび出力ノードの電位の安定化を図ることができる。
【００５９】
また好ましくは、第１のキャパシタは、その第１および第２の電極がともに基準電位を受け、その入力電極がインバータの入力ノードに接続された第１の導電形式の第５のトランジスタを含み、第２のキャパシタは、その第１および第２の電極がともに電源電位を受け、その入力電極がインバータの出力ノードに接続された第２の導電形式の第６のトランジスタを含む。この場合は、第１および第２のキャパシタを容易に構成できる。
【００６０】
また好ましくは、その第１の電極および入力電極がともに基準電位を受け、その第２の電極がインバータの入力ノードに接続された第１の導電形式の第７のトランジスタと、その第１の電極および入力電極がともに電源電位を受け、その第２の電極がインバータの出力ノードに接続された第２の導電形式の第８のトランジスタとがさらに設けられる。この場合は、電源電位がスローアップされた場合でもリセット信号を活性化レベルにすることができ、半導体装置の誤動作を防止することができる。
【００６１】
また好ましくは、その一方電極が基準電位を受け、その他方電極がインバータの入力ノードに接続された第２の抵抗素子が設けられる。この場合は、電源電位の印加を停止した後にインバータの入力ノードの電荷を第２の抵抗素子を介して基準電位のラインに放電させることができ、インバータの入力ノードを短時間で基準電位にすることができる。
【００６２】
また好ましくは、第２の抵抗素子は、その第１の電極が基準電位を受け、その第２の電極がインバータの入力ノードに接続され、その入力電極が電源電位を受ける第１の導電形式の第９のトランジスタを含む。この場合は、第２の抵抗素子を容易に構成できる。
【００６３】
また好ましくは、その第１の電極が電源電位を受け、その第２の電極がインバータの入力ノードに接続された第１の導電形式の第１０のトランジスタと、その一方電極が電源電位を受け、その他方電極が第１０のトランジスタの入力電極に接続された第３の抵抗素子と、その一方電極が基準電位を受け、その他方電極が第１０のトランジスタの入力電極に接続された第３のキャパシタとがさらに設けられる。この場合は、電源電位の印加を停止した後にインバータの入力ノードの電荷を第１のトランジスタを介して放電させることができ、インバータの入力ノードを短時間で基準電位にすることができる。
【００６４】
また好ましくは、第３の抵抗素子は、その第１の電極が電源電位を受け、その第２の電極がインバータの入力ノードに接続され、その入力電極が基準電位を受ける第２の導電形式の第１１のトランジスタを含む。この場合は、第３の抵抗素子を容易に構成できる。
【００６５】
また好ましくは、電源電位のラインとインバータの入力ノードとの間に第１の抵抗素子と直列接続され、第１の抵抗素子の導通抵抗値よりも十分に大きな抵抗値を有する第４の抵抗素子と、基準電位のラインとインバータの入力ノードとの間に第１のトランジスタと直列接続され、第１のトランジスタの導通抵抗値よりも十分に大きな抵抗値を有する第５の抵抗素子とがさらに設けられる。この場合は、第４および第５の抵抗素子で電源電圧を分圧した電位がインバータに与えられるので、パワーオンリセット回路のしきい値電圧の安定化を図ることができる。
【００６６】
また好ましくは、第４および第５の抵抗素子は、同一材質で形成されて同一幅を有し、各々の抵抗値は各々の長さで設定されている。この場合は、第４および第５の抵抗素子の抵抗値のばらつきを小さくすることができ、パワーオンリセット回路のしきい値電圧の一層の安定化を図ることができる。
【００６７】
また好ましくは、第４および第５の抵抗素子の各々は、拡散抵抗層で形成されている。この場合は、第４および第５の抵抗素子を容易に構成できる。
【００６８】
また好ましくは、第４および第５の抵抗素子の各々は、ポリシリコン層で形成されている。この場合も、第４および第５の抵抗素子を容易に構成できる。
【図面の簡単な説明】
【図１】 この発明の一実施の形態によるパワーオンリセット回路の構成を示す回路図である。
【図２】 図１に示したパワーオンリセット回路の動作を示すタイムチャートである。
【図３】 この実施の形態の変更例を示す回路図である。
【図４】 この実施の形態の他の変更例を示す回路図である。
【図５】 この実施の形態のさらに他の変更例を示す回路図である。
【図６】 図５に示したパワーオンリセット回路の効果を説明するためのタイムチャートである。
【図７】 この実施の形態のさらに他の変更例を示す回路図である。
【図８】 この実施の形態のさらに他の変更例を示す回路図である。
【図９】 従来のパワーオンリセット回路の構成を示す回路図である。
【図１０】 図９に示したパワーオンリセット回路の動作を示すタイムチャートである。
【符号の説明】
１，３０ パワーオンリセット回路、２，６，８，１５，３１，３８，４０ ＰチャネルＭＯＳトランジスタ、３，７，１１，３２，３９，４１ ＮチャネルＭＯＳトランジスタ、４，１２，１６，１７ 抵抗素子、１０，１４ プルダウン回路、１３，３３，３４ キャパシタ、３５〜３７ ＣＭＯＳインバータ。
【発明の属する技術分野】
この発明はパワーオンリセット回路に関し、特に、半導体装置に内蔵され、電源投入時に半導体装置をリセットするためのリセット信号を生成するパワーオンリセット回路に関する。
【０００２】
【従来の技術】
従来より、半導体集積回路装置（たとえばＤＲＡＭ、ＳＲＡＭ）には、外部電源電圧ＶＤＤの投入時に内部回路をリセットするためのパワーオンリセット回路（以下、ＰＯＲ回路と称す）が設けられている。
【０００３】
ＰＯＲ回路の出力信号ＰＯＲ♯は、外部電源電圧ＶＤＤが０Ｖから所定の電圧Ｖｒｅｓになるまでは「Ｌ」レベルであり、外部電源電圧ＶＤＤがＶｒｅｓを越えると「Ｈ」レベルになる。電圧Ｖｒｅｓは、製品が正常に動作する電源電圧の保証範囲よりも低く設定される。たとえば製品が３．３Ｖ品であれば、電源電圧の保証範囲は通常３．０〜３．６Ｖであるので、Ｖｒｅｓは２．５Ｖ程度に設定される。電源電圧ＶＤＤがＶｒｅｓ以下で信号ＰＯＲ♯が「Ｌ」レベルの期間に、半導体集積回路装置の内部回路、具体的にはメモリデバイスの冗長回路、各種レジスタあるいは各種ステートマシンの初期化が行なわれる。
【０００４】
一方、半導体集積回路装置においては、ＭＯＳトランジスタの微細化に伴って電源電圧もスケーリングされ、当初は５Ｖであった電源電圧が３．３Ｖあるいは２．５Ｖにスケーリングされ、さらには１．８Ｖあるいは１．５Ｖにスケーリングされつつある。これに伴い、ＰＯＲ回路のＶｒｅｓもスケーリングされている。
【０００５】
図９は、そのようなＰＯＲ回路３０の構成を示す回路図である。このようなＰＯＲ回路３０は、たとえば米国特許５，７０３，５１０号に開示されている。
【０００６】
図９において、このＰＯＲ回路３０は、ＰチャネルＭＯＳトランジスタ３１、ＮチャネルＭＯＳトランジスタ３２、キャパシタ３３，３４、およびＣＭＯＳインバータ３５〜３７を含む。ＰチャネルＭＯＳトランジスタ３１は、電源電位ＶＤＤのラインとノードＮ１との間に接続され、そのゲートはノードＮ１に接続されている。ＰチャネルＭＯＳトランジスタ３１は、ダイオード素子を構成する。ＮチャネルＭＯＳトランジスタ３２は、ノードＮ１と接地電位ＧＮＤのラインとの間に接続され、そのゲートは電源電位ＶＤＤのラインに接続される。ＮチャネルＭＯＳトランジスタ３２は、高い抵抗値を有する抵抗素子を構成する。キャパシタ３３は、ノードＮ１と接地電位ＧＮＤのラインとの間に接続される。
【０００７】
インバータ３５は、ＰチャネルＭＯＳトランジスタ３８およびＮチャネルＭＯＳトランジスタ３９を含む。ＰチャネルＭＯＳトランジスタ３８は、電源電位ＶＤＤのラインとノードＮ２との間に接続され、そのゲートはノードＮ１に接続される。ＮチャネルＭＯＳトランジスタ３９は、ノードＮ２と接地電位ＧＮＤのラインとの間に接続され、そのゲートはノードＮ１に接続される。
【０００８】
インバータ３６は、ＰチャネルＭＯＳトランジスタ４０およびＮチャネルＭＯＳトランジスタ４１を含む。ＰチャネルＭＯＳトランジスタ４０は、電源電位ＶＤＤのラインとノードＮ１との間に接続され、そのゲートはノードＮ２に接続される。ＮチャネルＭＯＳトランジスタ４１は、ノードＮ１と接地電位ＧＮＤのラインとの間に接続され、そのゲートはノードＮ２に接続される。インバータ３５と３６は、ラッチ回路を構成する。
【０００９】
キャパシタ３４は、電源電位ＶＤＤのラインとノードＮ２との間に接続される。ノードＮ２は、インバータ３７の入力ノードに接続される。インバータ３７の出力信号が信号ＰＯＲ♯となる。
【００１０】
ここで、このＰＯＲ回路３０のＶｒｅｓについて説明する。このＰＯＲ回路３０では、上記米国特許５，７０３，５１０号のＰＯＲ回路よりも低いＶｒｅｓを得るため、電源電位ＶＤＤのラインとノードＮ１との間に接続されるダイオード素子（ＰチャネルＭＯＳトランジスタ３１）を２段から１段に減らすとともに、インバータ３５のしきい値電圧ＶＴＣをＮチャネルＭＯＳトランジスタ３９のしきい値電圧ＶＴＮまで下げている。
【００１１】
すなわち、ＣＭＯＳインバータ３５のしきい値電圧ＶＴＣは、次式で表わされる。
【００１２】
【数１】
但し、ＶＴＰはＰチャネルＭＯＳトランジスタ３８のしきい値電圧であり、βRはＮチャネルＭＯＳトランジスタ３９のβNとＰチャネルＭＯＳトランジスタ３８のβPの比βN／βPである。また、βNはＮチャネルＭＯＳトランジスタ３９のゲート幅ＷNとゲート長ＬNの比ＷN／ＬN、βPはＰチャネルＭＯＳトランジスタ３８のゲート幅ＷPとゲート長ＬPの比ＷP／ＬPである。したがって、βN＝ＷN／ＬNおよびβP＝ＷP／ＬPを調整することにより、βR＝βN／βPを１よりも十分に大きくすることができ、ＶＴＣ≒ＶＴＮとすることができる。
【００１４】
一方、ノードＮ１が「Ｌ」レベルのとき、インバータ３６のＰチャネルＭＯＳトランジスタ４０が非導通になり、ＮチャネルＭＯＳトランジスタ４１は導通している。ＮチャネルＭＯＳトランジスタ４１のβNを十分に小さくしておくと、ノードＮ１の電位Ｖ１は、Ｖ１≒ＶＤＤ−ＶＴＰとなる。但し、ＶＴＰは、ＰチャネルＭＯＳトランジスタ４１のしきい値電圧である。
【００１５】
ノードＮ１の電位Ｖ１がインバータ３５のしきい値電位ＶＴＮを越えると、ノードＮ１の電位Ｖ１が「Ｌ」レベルから「Ｈ」レベルに反転する。したがって、ノードＮ１の電位Ｖ１が「Ｌ」レベルから「Ｈ」レベルに反転するときの電源電圧ＶＤＤであるＶｒｅｓは、Ｖｒｅｓ＝ＶＴＮ＋ＶＴＰとなる。
【００１６】
図１０は、図９で示したＰＯＲ回路３０の動作を示すタイムチャートである。図１０において、初期状態では、ノードＮ１は、高抵抗の抵抗素子（ＮチャネルＭＯＳトランジスタ３２）を介して接地されているので、接地電位ＧＮＤとなっている。ある時刻ｔ０に外部電源電位ＶＤＤが投入され、電源電位ＶＤＤは１．８Ｖまで時間に比例して上昇するものとする。電源電位ＶＤＤが上昇してＶＤＤ＞ＶＴＰになると、ダイオード素子（ＮチャネルＭＯＳトランジスタ３１）がオンしてノードＮ１の電位Ｖ１はＶ１＝ＶＤＤ−ＶＴＰとなる。
【００１７】
時刻ｔ１においてノードＮ１の電位Ｖ１＝ＶＤＤ−ＶＴＰがインバータ３５のしきい値電位ＶＴＮを越えると、インバータ３５の出力レベルが「Ｈ」レベルから「Ｌ」レベルに反転してインバータ３６の出力レベルが「Ｌ」レベルから「Ｈ」レベルに反転し、ノードＮ１の電位Ｖ１がＶＤＤ−ＶＴＰからＶＤＤに立上がる。このときの電源電圧ＶＤＤがＶｒｅｓであり、このＰＯＲ回路３０ではＶｒｅｓ＝ＶＴＮ＋ＶＴＰである。したがって、信号ＰＯＲ♯は、時刻ｔ０〜ｔ１では「Ｌ」レベルであり、時刻ｔ１で「Ｈ」レベルに立上がる。この後で電源電圧ＶＤＤがＶＴＮよりも高い範囲で変動してもＶ１＝ＶＤＤとなり、信号ＰＯＲ♯は「Ｈ」レベルのまま変化しない（時刻ｔ１〜ｔ７）。電源電圧ＶＤＤが低下してＶＴＮよりも低くなると（時刻ｔ８）、ＭＯＳトランジスタ３１，３８，３９，４０，４１が非導通になり、キャパシタ３３に蓄積されていた電荷が高抵抗の抵抗素子（ＮチャネルＭＯＳトランジスタ３２）を介して放電され、ＰＯＲ回路３０は初期状態に戻る。
【００１８】
【発明が解決しようとする課題】
ところで、半導体集積回路装置の電源電圧ＶＤＤがスケーリングされて下げられると、それに伴ってＭＯＳトランジスタのしきい値電圧も下げられるべきであるが、実際には、リーク電流を抑えて低消費電力化を図るため、ＭＯＳトランジスタのしきい値電圧はスケーリングされない。すなわち５Ｖ品および３Ｖ品ではＭＯＳトランジスタのしきい値電圧は０．８Ｖであったが、１．８Ｖ品および１．５Ｖ品でもＭＯＳトランジスタのしきい値電圧は０．８Ｖのまま維持されている。したがって、図９のＰＯＲ回路３０のＶｒｅｓは、Ｖｒｅｓ＝ＶＴＮ＋ＶＴＰ＝０．８＋０．８＝１．６Ｖとなる。
【００１９】
しかし、１．８Ｖ品の電源電圧の保証範囲は１．６２〜１．９８Ｖであり、Ｖｒｅｓ＝１．６Ｖではマージンが小さすぎる。また、１．５Ｖ品には、図９のＰＯＲ回路３０は使用できない。
【００２０】
それゆえに、この発明の主たる目的は、低消費電力で低電源電圧の半導体装置でも使用可能なパワーオンリセット回路を提供することである。
【００２１】
【課題を解決するための手段】
この発明に係るパワーオンリセット回路は、半導体装置に内蔵され、電源投入時に半導体装置をリセットするためのリセット信号を生成するパワーオンリセット回路であって、電源電位および基準電位が与えられたことに応じてリセット信号を活性化レベルにし、その入力ノードの電位が予め定められたしきい値電位を越えたことに応じてリセット信号を非活性化レベルにするインバータと、その一方電極が電源電位を受け、その他方電極がインバータの入力ノードに接続された第１の抵抗素子と、その第１の電極が基準電位を受け、その第２の電極がインバータの入力ノードに接続され、リセット信号が活性化レベルにされたことに応じて導通する第１の導電形式の第１のトランジスタとを備えたものである。
【００２２】
好ましくは、第１の抵抗素子は、その第１の電極が電源電位を受け、その他方電極がインバータの入力ノードに接続され、その入力電極が基準電位を受ける第２の導電形式の第２のトランジスタを含む。
【００２３】
また好ましくは、インバータは、その第１の電極が電源電位を受け、その第２の電極がインバータの出力ノードに接続され、その入力電極がインバータの入力ノードに接続された第２の導電形式の第３のトランジスタと、その第１の電極が基準電位を受け、その第２の電極が出力ノードに接続され、その入力電極が入力ノードに接続された第１の導電形式の第４のトランジスタとを含み、予め定められたしきい値電位は、第４のトランジスタのしきい値電位に略等しくされている。
【００２４】
また好ましくは、その一方電極が基準電位を受け、その他方電極がインバータの入力ノードに接続された第１のキャパシタと、その一方電極が電源電位を受け、その他方電極がインバータの出力ノードに接続された第２のキャパシタとがさらに設けられる。
【００２５】
また好ましくは、第１のキャパシタは、その第１および第２の電極がともに基準電位を受け、その入力電極がインバータの入力ノードに接続された第１の導電形式の第５のトランジスタを含み、第２のキャパシタは、その第１および第２の電極がともに電源電位を受け、その入力電極がインバータの出力ノードに接続された第２の導電形式の第６のトランジスタを含む。
【００２６】
また好ましくは、その第１の電極および入力電極がともに基準電位を受け、その第２の電極がインバータの入力ノードに接続された第１の導電形式の第７のトランジスタと、その第１の電極および入力電極がともに電源電位を受け、その第２の電極がインバータの出力ノードに接続された第２の導電形式の第８のトランジスタとがさらに設けられる。
【００２７】
また好ましくは、その一方電極が基準電位を受け、その他方電極がインバータの入力ノードに接続された第２の抵抗素子がさらに設けられる。
【００２８】
また好ましくは、第２の抵抗素子は、その第１の電極が基準電位を受け、その第２の電極がインバータの入力ノードに接続され、その入力電極が電源電位を受ける第１の導電形式の第９のトランジスタを含む。
【００２９】
また好ましくは、その第１の電極が電源電位を受け、その第２の電極がインバータの入力ノードに接続された第１の導電形式の第１０のトランジスタと、その一方電極が電源電位を受け、その他方電極が第１０のトランジスタの入力電極に接続された第３の抵抗素子と、その一方電極が基準電位を受け、その他方電極が第１０のトランジスタの入力電極に接続された第３のキャパシタとがさらに設けられる。
【００３０】
また好ましくは、第３の抵抗素子は、その第１の電極が電源電位を受け、その第２の電極がインバータの入力ノードに接続され、その入力電極が基準電位を受ける第２の導電形式の第１１のトランジスタを含む。
【００３１】
また好ましくは、電源電位のラインとインバータの入力ノードとの間に第１の抵抗素子と直列接続され、第１の抵抗素子の抵抗値よりも十分に大きな抵抗値を有する第４の抵抗素子と、基準電位のラインとインバータの入力ノードとの間に第１のトランジスタと直列接続され、第１のトランジスタの導通抵抗値よりも十分に大きな抵抗値を有する第５の抵抗素子とがさらに設けられる。
【００３２】
また好ましくは、第４および第５の抵抗素子は、同一材質で形成されて同一幅を有し、各々の抵抗値は各々の長さで設定されている。
【００３３】
また好ましくは、第４および第５の抵抗素子の各々は、拡散抵抗層で形成されている。
【００３４】
また好ましくは、第４および第５の抵抗素子の各々は、ポリシリコン層で形成されている。
【００３５】
【発明の実施の形態】
図１は、この発明の一実施の形態によるＰＯＲ回路１の構成を示す回路図であって、図９と対比される図である。
【００３６】
図１において、このＰＯＲ回路１が図９のＰＯＲ回路３０と異なる点は、ＰチャネルＭＯＳトランジスタ３１がＰチャネルＭＯＳトランジスタ２で置換され、インバータ３６がＮチャネルＭＯＳトランジスタ３で置換されている点である。ＰチャネルＭＯＳトランジスタ２は、電源電位ＶＤＤのラインとノードＮ１との間に接続され、そのゲートは接地されている。ＰチャネルＭＯＳトランジスタ２は、抵抗素子を構成する。ＮチャネルＭＯＳトランジスタ３は、ノードＮ１と接地電位ＧＮＤのラインとの間に接続され、そのゲートはノードＮ２に接続されている。
【００３７】
ここで、このＰＯＲ回路１のＶｒｅｓについて説明する。インバータ３５のしきい値電圧ＶＴＣはＮチャネルＭＯＳトランジスタ３９のしきい値電圧ＶＴＮ＝０．８Ｖとなっている。したがって、ノードＮ１の電位Ｖ１がＶＴＮよりも低い場合は、ノードＮ２が「Ｈ」レベルとなり、ＮチャネルＭＯＳトランジスタ３が導通する。また、ＰチャネルＭＯＳトランジスタ２は、そのゲートが接地されているので、導通している。このため、ノードＮ１の電位Ｖ１は、電源電圧ＶＤＤをＰチャネルＭＯＳトランジスタ２とＮチャネルＭＯＳトランジスタ３で分圧した電位となる。すなわちＰチャネルＭＯＳトランジスタ２の導通抵抗値をＲ２とし、ＮチャネルＭＯＳトランジスタ３の導通抵抗値をＲ３とすると、ノードＮ１の電位Ｖ１は、Ｖ１＝ＶＤＤ・Ｒ３／（Ｒ２＋Ｒ３）となる。
【００３８】
ノードＮ１の電位Ｖ１がインバータ３５のしきい値電位ＶＴＮを越えると、ノードＮ１の電位Ｖ１が「Ｌ」レベルから「Ｈ」レベルに反転する。したがって、ノードＮ１の電位Ｖ１が「Ｌ」レベルから「Ｈ」レベルに反転するときの電源電圧ＶＤＤであるＶｒｅｓは、Ｖｒｅｓ＝ＶＴＮ（Ｒ２＋Ｒ３）／Ｒ３となる。たとえば、Ｒ２：Ｒ３＝２：３とすると、Ｖｒｅｓ＝０．８×５／３＝１．３３Ｖとなる。この値は、図９のＰＯＲ回路３０のＶｒｅｓ＝１．６Ｖよりも低くなっている。このＰＯＲ回路１は、１．８Ｖ品および１．５Ｖ品で使用可能である。
【００３９】
図２は、図１で示したＰＯＲ回路１の動作を示すタイムチャートであって、図１０と対比される図である。
【００４０】
図２において、初期状態では、ノードＮ１は高抵抗の抵抗素子（ＮチャネルＭＯＳトランジスタ３２）を介して接地されているので、接地電位ＧＮＤとなっている。ある時刻ｔ０において外部電源電位ＶＤＤが投入され、電源電位ＶＤＤは１．８Ｖまで時間に比例して上昇するものとする。
【００４１】
ノードＮ１の電位Ｖ１がインバータ３５のしきい値電位ＶＴＮよりも低い期間は、ノードＮ２が「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ３が導通し、ノードＮ１の電位Ｖ１は電源電位ＶＤＤをＰチャネルＭＯＳトランジスタ２とＮチャネルＭＯＳトランジスタ３で分圧した値３ＶＤＤ／５になる（時刻ｔ０〜ｔ１）。
【００４２】
時刻ｔ１においてノードＮ１の電位Ｖ１＝３ＶＤＤ／５がインバータ３５のしきい値電位ＶＴＮを越えると、インバータ３５の出力レベルが「Ｈ」レベルから「Ｌ」レベルに反転してＮチャネルＭＯＳトランジスタ３が非導通になり、ノードＮ１の電位Ｖ１が３ＶＤＤ／５＝ＶＴＮからＶＤＤに立上がる。このときの電源電圧ＶＤＤがＶｒｅｓであり、このＰＯＲ回路１ではＶｒｅｓ＝１．３３Ｖである。したがって、信号ＰＯＲ♯は、時刻ｔ０〜ｔ１では「Ｌ」レベルであり、時刻ｔ１で「Ｈ」レベルに立上がる。
【００４３】
この後、電源電圧ＶＤＤがＶＴＮよりも高い範囲で変動してもＶ１＝ＶＤＤとなり、信号ＰＯＲ♯は「Ｈ」レベルのまま変化しない（時刻ｔ１〜ｔ７）。電源電圧ＶＤＤが低下してＶＴＮよりも低くなると（時刻ｔ８）、ＭＯＳトランジスタ２，３，３８，３９が非導通になり、キャパシタ３３に蓄積されていた電荷が高抵抗の抵抗素子（ＮチャネルＭＯＳトランジスタ３２）を介して放電され、ＰＯＲ回路１は初期状態に戻る。
【００４４】
以下、この実施の形態の種々の変更例について説明する。図３の変更例では、図１のＰＯＲ回路１のＮチャネルＭＯＳトランジスタ３２およびキャパシタ３３，３４がそれぞれ抵抗素子４、ＮチャネルＭＯＳトランジスタ５およびＰチャネルＭＯＳトランジスタ６で置換される。抵抗素子４は、高い抵抗値を有し、電源電位ＶＤＤを０Ｖに下げたときにノードＮ１の電位Ｖ１を０Ｖにするために設けられている。抵抗素子４は、拡散抵抗層、ポリシリコン層などで形成される。ＮチャネルＭＯＳトランジスタ５のゲートはノードＮ１に接続され、そのソースおよびドレインは接地電位ＧＮＤのラインに接続される。ＰチャネルＭＯＳトランジスタ６のゲートはノードＮ２に接続され、そのソースおよびドレインは電源電位ＶＤＤのラインに接続される。ＮチャネルＭＯＳトランジスタ５およびＰチャネルＭＯＳトランジスタ６のゲート容量は、それぞれノードＮ１，Ｎ２の電位を安定化させるために設けられている。この変更例でも、図１のＰＯＲ回路１と同じ効果が得られる。
【００４５】
図３の変更例では、ＮチャネルＭＯＳトランジスタ５およびＰチャネルＭＯＳトランジスタ６のゲート容量が小さい場合は、電源電位ＶＤＤがスローアップするとＮチャネルＭＯＳトランジスタ３９のリーク電流によってノードＮ２がすぐに「Ｌ」レベルになるとともにＰチャネルＭＯＳトランジスタ２のリーク電流によってノードＮ１がすぐに「Ｈ」レベルになり、信号ＰＯＲ♯が「Ｌ」レベルの期間が極めて短くなって半導体集積回路装置に誤動作が生じてしまう。一方、ＮチャネルＭＯＳトランジスタ５およびＰチャネルＭＯＳトランジスタ６のゲート容量を大きくすると、レイアウト面積が大きくなってしまう。
【００４６】
そこで、図４の変更例では、図３のＰＯＲ回路のＮチャネルＭＯＳトランジスタ５およびＰチャネルＭＯＳトランジスタ６がそれぞれＮチャネルＭＯＳトランジスタ７およびＰチャネルＭＯＳトランジスタ８で置換される。ＮチャネルＭＯＳトランジスタ７のドレインはノードＮ１に接続され、そのゲートおよびソースは接地電位ＧＮＤのラインに接続される。ＰチャネルＭＯＳトランジスタ８のドレインはノードＮ２に接続され、そのゲートおよびソースは電源電位ＶＤＤのラインに接続される。電源投入直後におけるＮチャネルＭＯＳトランジスタ７のリーク電流はＰチャネルＭＯＳトランジスタ２のリーク電流よりも大きくなるようにＭＯＳトランジスタ２，７のサイズが設定されている。また、電源投入直後におけるＰチャネルＭＯＳトランジスタ８のリーク電流はＮチャネルＭＯＳトランジスタ３９のリーク電流よりも大きくなるようにＭＯＳトランジスタ８，３９のサイズが設定されている。
【００４７】
したがって、電源投入直後はノードＮ１，Ｎ２はそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになる。その後電源電位ＶＤＤが上昇するに従ってＰチャネルＭＯＳトランジスタ２のオン電流が増加し、ノードＮ１の電位Ｖ１が上昇する。ノードＮ１の電位Ｖ１がインバータ３５のしきい値電位ＶＴＮを超えるとノードＮ２の電位が「Ｈ」レベルから「Ｌ」レベルに立下げられ、信号ＰＯＲ♯が「Ｌ」レベルレベルから「Ｈ」レベルに立上げられる。つまり、ノードＮ１の電位Ｖ１は電源電位ＶＤＤの立上がり速度に関係なくＰチャネルＭＯＳトランジスタ２およびＮチャネルＭＯＳトランジスタ７の電流駆動能力で決まるので、電源電位ＶＤＤがスローアップされる場合でも信号ＰＯＲ♯が所定時間だけ「Ｌ」レベルになり、半導体集積回路装置に誤動作が生じることがない。
【００４８】
図５の変更例では、図４のＰＯＲ回路の抵抗素子４がプルダウン回路１０で置換される。プルダウン回路１０は、ＮチャネルＭＯＳトランジスタ１１、抵抗素子１２およびキャパシタ１３を含む。ＮチャネルＭＯＳトランジスタ１１は、電源電位ＶＤＤのラインとノードＮ１との間に接続され、そのゲートは抵抗素子１２を介して電源電位ＶＤＤのラインに接続されるとともにキャパシタ１３を介して接地電位ＧＮＤのラインに接続される。
【００４９】
電源電位ＶＤＤが印加されている期間はキャパシタ１３は電源電位ＶＤＤに充電されている。ノードＮ１の電位Ｖ１が「Ｈ」レベルになっている期間はＮチャネルＭＯＳトランジスタ１１にリーク電流は流れないので、抵抗素子４にリーク電流が流れていた図４のＰＯＲ回路に比べて消費電流が小さくてすむ。電源電位ＶＤＤの印加が停止されると、キャパシタ１３の電荷は抵抗素子１２を介して電源電位ＶＤＤのラインに徐々に放電され、ＮチャネルＭＯＳトランジスタ１１のゲート電位は徐々に低下する。このとき、ＮチャネルＭＯＳトランジスタ１１はオン状態になり、ノードＮ１の電荷はＮチャネルＭＯＳトランジスタ１１を介して電源電位ＶＤＤのラインに放電され、ノードＮ１の電位Ｖ１は０Ｖになる。
【００５０】
図６は、図５のＰＯＲ回路の効果を示すタイムチャートである。ある時刻に電源電位ＶＤＤの印加を停止すると、電源電位ＶＤＤのラインの電位は時間の経過に伴って低下する。プルダウン回路１０がない場合は、ノードＮ１の電位Ｖ１が０Ｖになるまで長時間を要し、電位Ｖ１が０Ｖになっていないときに電源電位ＶＤＤが再投入されると、半導体集積回路装置に誤動作が生じる。プルダウン回路１０がある場合は、ノードＮ１の電位Ｖ１は短時間で０Ｖになり、その後に電源電位ＶＤＤが再投入されても半導体集積回路装置に誤動作は生じない。
【００５１】
図７の変更例では、図５のＰＯＲ回路のプルダウン回路１０がプルダウン回路１４で置換される。プルダウン回路１４は、プルダウン回路１０の抵抗素子１２をＰチャネルＭＯＳトランジスタ１５で置換したものである。ＰチャネルＭＯＳトランジスタ１５は、電源電位ＶＤＤのラインとＮチャネルＭＯＳトランジスタ１１のゲートとの間に接続され、そのゲートが接地電位ＧＮＤを受ける。この変更例でも、図５のＰＯＲ回路と同じ効果が得られる。
【００５２】
図１〜図７で示したＰＯＲ回路では、電源電位ＶＤＤをＰチャネルＭＯＳトランジスタ２の抵抗値Ｒ２とＮチャネルＭＯＳトランジスタ３の抵抗値Ｒ３とで分圧してインバータ３５に与えていた。しかし、製造プロセスの変動によってＭＯＳトランジスタ２，３のゲート長やしきい値電圧が変動すると、ＭＯＳトランジスタ２，３の抵抗値Ｒ２，Ｒ３が変動し、ＰＯＲ回路のしきい値電圧Ｖｒｅｓが大きく変動してしまう。
【００５３】
そこで、図８の変更例では、図７で説明したＰＯＲ回路に抵抗素子１６，１７が追加される。抵抗素子１６は、ＰチャネルＭＯＳトランジスタ２のドレインとノードＮ１との間に介挿される。抵抗素子１７は、ノードＮ１とＮチャネルＭＯＳトランジスタ３のドレインとの間に介挿される。抵抗素子１６，１７は、拡散抵抗層、ポリシリコン層などで形成される。抵抗素子１６と１７は、同じ材質で同じ幅に形成され、各々の長さによって各々の抵抗値Ｒ１６，Ｒ１７が設定される。抵抗素子１６，１７の抵抗値Ｒ１６，Ｒ１７は、電源電位ＶＤＤがこのＰＯＲ回路のしきい値電位ＶｒｅｓになったときのＭＯＳトランジスタ２，３の抵抗値Ｒ２，Ｒ３よりも十分に大きく設定されている。したがって、このＰＯＲ回路のしきい値電圧Ｖｒｅｓは、Ｖｒｅｓ＝ＶＴＮ（Ｒ１６＋Ｒ１７）／Ｒ１７となる。したがって、この変更例では、抵抗素子１６，１７の抵抗値Ｒ１６，Ｒ１７はＭＯＳトランジスタ２，３の抵抗値Ｒ２，Ｒ３よりもプロセス変動の影響を受けにくいので、ＰＯＲ回路のしきい値電圧Ｖｒｅｓの安定化を図ることができる。
【００５４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５５】
【発明の効果】
以上のように、この発明に係るパワーオンリセット回路は、電源電位および基準電位が与えられたことに応じてリセット信号を活性化レベルにし、その入力ノードの電位が予め定められたしきい値電位を越えたことに応じてリセット信号を非活性化レベルにするインバータと、その一方電極が電源電位を受け、その他方電極がインバータの入力ノードに接続された第１の抵抗素子と、その第１の電極が基準電位を受け、その第２の電極がインバータの入力ノードに接続され、リセット信号が活性化レベルにされたことに応じて導通する第１の導電形式の第１のトランジスタとを備える。したがって、電源投入時は第１の抵抗素子の抵抗値と第１のトランジスタの導通抵抗値で電源電圧を分圧した電位がインバータに与えられてリセット信号が活性化レベルになり、その分圧電位がインバータのしきい値電位を越えたときにリセット信号が非活性化レベルにされる。よって、リセット信号を活性化レベルから非活性化レベルにするときの電源電圧のレベルを従来よりも低く設定することができ、低消費電力・低電源電圧の半導体装置でもリセット信号を生成することができる。
【００５６】
好ましくは、第１の抵抗素子は、その第１の電極が電源電位を受け、その他方電極がインバータの入力ノードに接続され、その入力電極が基準電位を受ける第２の導電形式の第２のトランジスタを含む。この場合は、第１および第２のトランジスタの導通抵抗値で電源電圧を分圧した電位がインバータに入力される。
【００５７】
また好ましくは、インバータは、その第１の電極が電源電位を受け、その第２の電極がインバータの出力ノードに接続され、その入力電極がインバータの入力ノードに接続された第２の導電形式の第３のトランジスタと、その第１の電極が基準電位を受け、その第２の電極が出力ノードに接続され、その入力電極が入力ノードに接続された第１の導電形式の第４のトランジスタとを含み、予め定められたしきい値電位は、第４のトランジスタのしきい値電位に略等しく設定されている。この場合は、インバータのしきい値電位を最も低くすることができる。
【００５８】
また好ましくは、その一方電極が基準電位を受け、その他方電極がインバータの入力ノードに接続された第１のキャパシタと、その一方電極が電源電位を受け、その他方電極がインバータの出力ノードに接続された第２のキャパシタとがさらに設けられる。この場合は、インバータの入力ノードおよび出力ノードの電位の安定化を図ることができる。
【００５９】
また好ましくは、第１のキャパシタは、その第１および第２の電極がともに基準電位を受け、その入力電極がインバータの入力ノードに接続された第１の導電形式の第５のトランジスタを含み、第２のキャパシタは、その第１および第２の電極がともに電源電位を受け、その入力電極がインバータの出力ノードに接続された第２の導電形式の第６のトランジスタを含む。この場合は、第１および第２のキャパシタを容易に構成できる。
【００６０】
また好ましくは、その第１の電極および入力電極がともに基準電位を受け、その第２の電極がインバータの入力ノードに接続された第１の導電形式の第７のトランジスタと、その第１の電極および入力電極がともに電源電位を受け、その第２の電極がインバータの出力ノードに接続された第２の導電形式の第８のトランジスタとがさらに設けられる。この場合は、電源電位がスローアップされた場合でもリセット信号を活性化レベルにすることができ、半導体装置の誤動作を防止することができる。
【００６１】
また好ましくは、その一方電極が基準電位を受け、その他方電極がインバータの入力ノードに接続された第２の抵抗素子が設けられる。この場合は、電源電位の印加を停止した後にインバータの入力ノードの電荷を第２の抵抗素子を介して基準電位のラインに放電させることができ、インバータの入力ノードを短時間で基準電位にすることができる。
【００６２】
また好ましくは、第２の抵抗素子は、その第１の電極が基準電位を受け、その第２の電極がインバータの入力ノードに接続され、その入力電極が電源電位を受ける第１の導電形式の第９のトランジスタを含む。この場合は、第２の抵抗素子を容易に構成できる。
【００６３】
また好ましくは、その第１の電極が電源電位を受け、その第２の電極がインバータの入力ノードに接続された第１の導電形式の第１０のトランジスタと、その一方電極が電源電位を受け、その他方電極が第１０のトランジスタの入力電極に接続された第３の抵抗素子と、その一方電極が基準電位を受け、その他方電極が第１０のトランジスタの入力電極に接続された第３のキャパシタとがさらに設けられる。この場合は、電源電位の印加を停止した後にインバータの入力ノードの電荷を第１のトランジスタを介して放電させることができ、インバータの入力ノードを短時間で基準電位にすることができる。
【００６４】
また好ましくは、第３の抵抗素子は、その第１の電極が電源電位を受け、その第２の電極がインバータの入力ノードに接続され、その入力電極が基準電位を受ける第２の導電形式の第１１のトランジスタを含む。この場合は、第３の抵抗素子を容易に構成できる。
【００６５】
また好ましくは、電源電位のラインとインバータの入力ノードとの間に第１の抵抗素子と直列接続され、第１の抵抗素子の導通抵抗値よりも十分に大きな抵抗値を有する第４の抵抗素子と、基準電位のラインとインバータの入力ノードとの間に第１のトランジスタと直列接続され、第１のトランジスタの導通抵抗値よりも十分に大きな抵抗値を有する第５の抵抗素子とがさらに設けられる。この場合は、第４および第５の抵抗素子で電源電圧を分圧した電位がインバータに与えられるので、パワーオンリセット回路のしきい値電圧の安定化を図ることができる。
【００６６】
また好ましくは、第４および第５の抵抗素子は、同一材質で形成されて同一幅を有し、各々の抵抗値は各々の長さで設定されている。この場合は、第４および第５の抵抗素子の抵抗値のばらつきを小さくすることができ、パワーオンリセット回路のしきい値電圧の一層の安定化を図ることができる。
【００６７】
また好ましくは、第４および第５の抵抗素子の各々は、拡散抵抗層で形成されている。この場合は、第４および第５の抵抗素子を容易に構成できる。
【００６８】
また好ましくは、第４および第５の抵抗素子の各々は、ポリシリコン層で形成されている。この場合も、第４および第５の抵抗素子を容易に構成できる。
【図面の簡単な説明】
【図１】 この発明の一実施の形態によるパワーオンリセット回路の構成を示す回路図である。
【図２】 図１に示したパワーオンリセット回路の動作を示すタイムチャートである。
【図３】 この実施の形態の変更例を示す回路図である。
【図４】 この実施の形態の他の変更例を示す回路図である。
【図５】 この実施の形態のさらに他の変更例を示す回路図である。
【図６】 図５に示したパワーオンリセット回路の効果を説明するためのタイムチャートである。
【図７】 この実施の形態のさらに他の変更例を示す回路図である。
【図８】 この実施の形態のさらに他の変更例を示す回路図である。
【図９】 従来のパワーオンリセット回路の構成を示す回路図である。
【図１０】 図９に示したパワーオンリセット回路の動作を示すタイムチャートである。
【符号の説明】
１，３０ パワーオンリセット回路、２，６，８，１５，３１，３８，４０ ＰチャネルＭＯＳトランジスタ、３，７，１１，３２，３９，４１ ＮチャネルＭＯＳトランジスタ、４，１２，１６，１７ 抵抗素子、１０，１４ プルダウン回路、１３，３３，３４ キャパシタ、３５〜３７ ＣＭＯＳインバータ。
Claims (14)
- 半導体装置に内蔵され、電源投入時に前記半導体装置をリセットするためのリセット信号を生成するパワーオンリセット回路であって、
電源電位および基準電位が与えられたことに応じて前記リセット信号を活性化レベルにし、その入力ノードの電位が予め定められたしきい値電位を越えたことに応じて前記リセット信号を非活性化レベルにするインバータ、
その一方電極が前記電源電位を受け、その他方電極が前記インバータの入力ノードに接続された第１の抵抗素子、および
その第１の電極が前記基準電位を受け、その第２の電極が前記インバータの入力ノードに接続され、前記リセット信号が活性化レベルにされたことに応じて導通する第１の導電形式の第１のトランジスタを備える、パワーオンリセット回路。 - 前記第１の抵抗素子は、その第１の電極が前記電源電位を受け、その他方電極が前記インバータの入力ノードに接続され、その入力電極が前記基準電位を受ける第２の導電形式の第２のトランジスタを含む、請求項１に記載のパワーオンリセット回路。
- 前記インバータは、
その第１の電極が前記電源電位を受け、その第２の電極が前記インバータの出力ノードに接続され、その入力電極が前記インバータの入力ノードに接続された第２の導電形式の第３のトランジスタ、および
その第１の電極が前記基準電位を受け、その第２の電極が前記出力ノードに接続され、その入力電極が前記入力ノードに接続された第１の導電形式の第４のトランジスタを含み、
前記予め定められたしきい値電位は、前記第４のトランジスタのしきい値電位に略等しくされている、請求項１または請求項２に記載のパワーオンリセット回路。 - さらに、その一方電極が前記基準電位を受け、その他方電極が前記インバータの入力ノードに接続された第１のキャパシタ、および
その一方電極が前記電源電位を受け、その他方電極が前記インバータの出力ノードに接続された第２のキャパシタを備える、請求項１から請求項３のいずれかに記載のパワーオンリセット回路。 - 前記第１のキャパシタは、その第１および第２の電極がともに前記基準電位を受け、その入力電極が前記インバータの入力ノードに接続された第１の導電形式の第５のトランジスタを含み、
前記第２のキャパシタは、その第１および第２の電極がともに前記電源電位を受け、その入力電極が前記インバータの出力ノードに接続された第２の導電形式の第６のトランジスタを含む、請求項４に記載のパワーオンリセット回路。 - さらに、その第１の電極および入力電極がともに前記基準電位を受け、その第２の電極が前記インバータの入力ノードに接続された第１の導電形式の第７のトランジスタ、および
その第１の電極および入力電極がともに前記電源電位を受け、その第２の電極が前記インバータの出力ノードに接続された第２の導電形式の第８のトランジスタを備える、請求項１から請求項３のいずれかに記載のパワーオンリセット回路。 - さらに、その一方電極が前記基準電位を受け、その他方電極が前記インバータの入力ノードに接続された第２の抵抗素子を備える、請求項１から請求項６のいずれかに記載のパワーオンリセット回路。
- 前記第２の抵抗素子は、その第１の電極が前記基準電位を受け、その第２の電極が前記インバータの入力ノードに接続され、その入力電極が前記電源電位を受ける第１の導電形式の第９のトランジスタを含む、請求項７に記載のパワーオンリセット回路。
- さらに、その第１の電極が前記電源電位を受け、その第２の電極が前記インバータの入力ノードに接続された第１の導電形式の第１０のトランジスタ、
その一方電極が前記電源電位を受け、その他方電極が前記第１０のトランジスタの入力電極に接続された第３の抵抗素子、および
その一方電極が前記基準電位を受け、その他方電極が前記第１０のトランジスタの入力電極に接続された第３のキャパシタを備える、請求項１から請求項６のいずれかに記載のパワーオンリセット回路。 - 前記第３の抵抗素子は、その第１の電極が前記電源電位を受け、その第２の電極が前記インバータの入力ノードに接続され、その入力電極が前記基準電位を受ける第２の導電形式の第１１のトランジスタを含む、請求項９に記載のパワーオンリセット回路。
- さらに、前記電源電位のラインと前記インバータの入力ノードとの間に前記第１の抵抗素子と直列接続され、前記第１の抵抗素子の抵抗値よりも十分に大きな抵抗値を有する第４の抵抗素子、および
前記基準電位のラインと前記インバータの入力ノードとの間に前記第１のトランジスタと直列接続され、前記第１のトランジスタの導通抵抗値よりも十分に大きな抵抗値を有する第５の抵抗素子を備える、請求項１から請求項１０のいずれかに記載のパワーオンリセット回路。 - 前記第４および第５の抵抗素子は、同一材質で形成されて同一幅を有し、各々の抵抗値は各々の長さで設定されている、請求項１１に記載のパワーオンリセット回路。
- 前記第４および第５の抵抗素子の各々は、拡散抵抗層で形成されている、請求項１１または請求項１２に記載のパワーオンリセット回路。
- 前記第４および第５の抵抗素子の各々は、ポリシリコン層で形成されている、請求項１１または請求項１２に記載のパワーオンリセット回路。
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| US7075341B1 (en) * | 2004-04-13 | 2006-07-11 | National Semiconductor Corporation | Low area linear time-driver circuit |
| KR100614645B1 (ko) * | 2004-06-03 | 2006-08-22 | 삼성전자주식회사 | 파워-온 리셋회로 |
| DE102004049744B4 (de) * | 2004-10-13 | 2009-07-30 | Infineon Technologies Ag | Schaltungsanordnung |
| TWI241767B (en) * | 2004-11-25 | 2005-10-11 | Sunplus Technology Co Ltd | Power-low reset circuit |
| TWI244261B (en) * | 2004-11-25 | 2005-11-21 | Sunplus Technology Co Ltd | Power on reset circuit |
| CN100369378C (zh) * | 2004-12-06 | 2008-02-13 | 凌阳科技股份有限公司 | 低压重置电路 |
| JP4919704B2 (ja) * | 2006-06-01 | 2012-04-18 | オンセミコンダクター・トレーディング・リミテッド | パワーオンリセット回路 |
| JP2009152735A (ja) * | 2007-12-19 | 2009-07-09 | Seiko Instruments Inc | パワーオンクリア回路 |
| US7671643B2 (en) * | 2008-01-03 | 2010-03-02 | Memsic, Inc. | Power-on-reset circuit having zero static power consumption |
| JP5133804B2 (ja) * | 2008-07-18 | 2013-01-30 | ルネサスエレクトロニクス株式会社 | リセット信号生成回路 |
| CN101751099B (zh) * | 2008-12-18 | 2012-01-25 | 鸿富锦精密工业（深圳）有限公司 | 信号发生电路 |
| JP2010212934A (ja) * | 2009-03-10 | 2010-09-24 | Toshiba Corp | 半導体装置 |
| DE102009015840B3 (de) * | 2009-04-01 | 2010-09-02 | Austriamicrosystems Ag | Schaltungsanordnung zur Betriebsspannungsdetektion |
| JP5326830B2 (ja) * | 2009-06-04 | 2013-10-30 | 富士電機株式会社 | レベルシフト回路 |
| US8299825B2 (en) * | 2009-10-30 | 2012-10-30 | Apple Inc. | Electronic age detection circuit |
| US9239612B2 (en) * | 2010-08-25 | 2016-01-19 | Renesas Electronics Corporation | First power-on reset circuit with higher power consumption than a second power-on reset circuit |
| JP5863160B2 (ja) * | 2010-12-21 | 2016-02-16 | ローム株式会社 | 制御回路及びこれを用いたデータ保持装置 |
| TW201246788A (en) * | 2011-05-06 | 2012-11-16 | Raydium Semiconductor Corp | A power on reset circuit |
| US8878576B2 (en) | 2011-07-20 | 2014-11-04 | Rf Micro Devices, Inc. | Low current, high accuracy power-on-reset |
| TW201417497A (zh) * | 2012-10-22 | 2014-05-01 | Holtek Semiconductor Inc | 電源重置電路 |
| GB2509147A (en) * | 2012-12-21 | 2014-06-25 | Nordic Semiconductor Asa | A power-on reset circuit using current tunnelling through a thin MOSFET gate dielectric |
| TWI497267B (zh) * | 2013-09-10 | 2015-08-21 | Himax Tech Ltd | 電源開啟重置電路 |
| CN103901934B (zh) * | 2014-02-27 | 2016-01-06 | 开曼群岛威睿电通股份有限公司 | 参考电压产生装置 |
| JP6619145B2 (ja) * | 2014-11-11 | 2019-12-11 | ラピスセミコンダクタ株式会社 | 半導体回路、電圧検出回路、及び電圧判定回路 |
| US10312902B2 (en) * | 2016-10-28 | 2019-06-04 | Analog Devices Global | Low-area, low-power, power-on reset circuit |
| CN108111150B (zh) * | 2017-12-21 | 2021-08-13 | 上海贝岭股份有限公司 | 上电复位电路及集成电路和eeprom系统 |
| CN110297514B (zh) | 2018-03-22 | 2020-12-01 | 华邦电子股份有限公司 | 电源开启重置电路 |
| TWI641220B (zh) * | 2018-03-22 | 2018-11-11 | 華邦電子股份有限公司 | 電源開啟重置電路 |
| CN109257035B (zh) * | 2018-08-30 | 2022-04-05 | 龙迅半导体（合肥）股份有限公司 | 一种上电复位电路 |
| JP7240899B2 (ja) * | 2019-02-27 | 2023-03-16 | ラピスセミコンダクタ株式会社 | パワーオンクリア回路及び半導体装置 |
| US11502679B2 (en) | 2020-08-13 | 2022-11-15 | Macronix International Co., Ltd. | Robust power-on-reset circuit with body effect technique |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0496018B1 (de) * | 1991-01-23 | 1996-03-27 | Siemens Aktiengesellschaft | Integrierte Schaltung zur Erzeugung eines Reset-Signals |
| EP0575687B1 (en) * | 1992-06-26 | 1997-01-29 | STMicroelectronics S.r.l. | Power-on reset circuit having a low static consumption |
| DE59209683D1 (de) | 1992-09-30 | 1999-06-02 | Siemens Ag | Integrierte Schaltung zur Erzeugung eines Reset-Signals |
| US5323067A (en) * | 1993-04-14 | 1994-06-21 | National Semiconductor Corporation | Self-disabling power-up detection circuit |
| US6005423A (en) * | 1994-02-10 | 1999-12-21 | Xilinx, Inc. | Low current power-on reset circuit |
| EP0700159A1 (en) * | 1994-08-31 | 1996-03-06 | STMicroelectronics S.r.l. | Threshold detection circuit |
| US5552736A (en) * | 1995-04-19 | 1996-09-03 | Hewlett-Packard Company | Power supply detect circuit operable shortly after an on/off cycle of the power supply |
| FR2744303B1 (fr) * | 1996-01-31 | 1998-03-27 | Sgs Thomson Microelectronics | Dispositif pour neutraliser un circuit electronique lors de sa mise sous tension ou sa mise hors tension |
| US5703510A (en) | 1996-02-28 | 1997-12-30 | Mitsubishi Denki Kabushiki Kaisha | Power on reset circuit for generating reset signal at power on |
| US5929673A (en) * | 1996-04-08 | 1999-07-27 | Texas Instruments Incorporated | Ultra low current power-up signal switching circuit |
| US5898327A (en) * | 1996-06-11 | 1999-04-27 | Rohm Co. Ltd. | Low-power reset signal generating circuit improved in voltage rising characteristic |
| FR2753579B1 (fr) * | 1996-09-19 | 1998-10-30 | Sgs Thomson Microelectronics | Circuit electronique pourvu d'un dispositif de neutralisation |
| KR100240423B1 (ko) * | 1997-02-05 | 2000-01-15 | 윤종용 | 반도체 장치의 레벨 검출 회로 |
| US5942925A (en) * | 1997-09-30 | 1999-08-24 | Siemens Aktiengesellschaft | Power-on detection and enabling circuit with very fast detection of power-off |
| US6084446A (en) * | 1998-03-30 | 2000-07-04 | Macronix International Co., Ltd. | Power on reset circuit |
| US6198318B1 (en) * | 1999-01-28 | 2001-03-06 | Legerity, Inc. | Power-on-reset circuit |
| US6335646B1 (en) * | 1999-04-28 | 2002-01-01 | Oki Electric Industry Co., Ltd. | Power-on reset circuit for generating a reset pulse signal upon detection of a power supply voltage |
| US6259284B1 (en) * | 1999-12-22 | 2001-07-10 | Hitachi America, Ltd. | Charge free power-on-reset circuit |
| US6288584B1 (en) * | 2000-10-05 | 2001-09-11 | Pericom Semiconductor Corp. | Zero standby-current power-on reset circuit with Schmidt trigger sensing |
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