JPH0774265A - Ｎｃｍｏｓ回路 - Google Patents

Ｎｃｍｏｓ回路

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JPH0774265A
JPH0774265A JP5307471A JP30747193A JPH0774265A JP H0774265 A JPH0774265 A JP H0774265A JP 5307471 A JP5307471 A JP 5307471A JP 30747193 A JP30747193 A JP 30747193A JP H0774265 A JPH0774265 A JP H0774265A
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transistor
signal
nmos transistor
power supply
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JP5307471A
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Inventor
Rajendra Kumar
ラジェンドラ・クマール
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Hewlett Packard Co
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type

Abstract

(57)【要約】 【目的】 高性能、低消費電力で高信頼、低コストの論
理回路に適した回路。 【構成】 高濃度注入チャンネルを有する制御しきい値
ＮＭＯＳトランジスタ１０２をＮＭＯＳトランジスタ
（又は制御しきい値ＮＭＯＳトランジスタ）１０４と組
み合わせて１実施例の回路１００が得られる。入力１３
７と１２２とは相補駆動される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、半導体回路に
関するものであり、とりわけ、高性能論理回路に関する
ものである。
【０００２】
【従来の技術】コンピュータ及びデジタル電子回路の進
展により、より高い速度、より低い信号レベル、及び、
より少ない電力消費で、デジタル信号の操作が可能な論
理回路に対する要求が絶えず存在する。こうした回路の
大部分は、ゲート及びインバータのような単純な組立ブ
ロックを組み合わせることによって形成される。
【０００３】図１には、ＮＭＯＳトランジスタを利用し
たインバータが示されている。Ｆ1は、デプリーション
・モードのトランジスタで、Ｆ3は、ゼロしきい値トラ
ンジスタであり、両方とも、ゼロまたは正のゲート電圧
によって導通状態になる。Ｆ2及びＦ4は、正のゲート電
圧によって導通状態になるエンハンスメント・モードの
トランジスタである。
【０００４】Ｖiが高論理レベルの場合、Ｆ2及びＦ
4は、導通する。これによって、大地電位がＶj及びＶo
に結合され、Ｆ1及びＦ3が、両方とも導通状態になる。
４つのトランジスタが、全て、導通状態になると、かな
りの電流が、全トランジスタに流れることになる。この
結果、望ましくない量の直流電力消費が生じることにな
る。さらに、Ｖiが高論理レベルの場合、出力電圧Ｖ
oは、大地電位が望ましいが、Ｖoの実際の電圧は、Ｆ3
及びＦ4のドレイン・ソース間抵抗比によって決まる。
このタイプの回路は、比率設計回路として既知のところ
である。
【０００５】図２には、「無比率」ＣＭＯＳインバータ
回路が示されている。入力電圧Ｖiが定常状態論理レベ
ル（高または低）の場合、回路は、安定状態になり、２
つの出力トランジスタＦ5及びＦ6の一方が、非導通状態
になる。この結果、電力消費は、図１の回路に比べて大
幅に低下する。さらに、出力トランジスタの一方には、
あまり電流が流れないので、出力電圧Ｖoは、入力が高
か低かによって、それぞれ、ゼロまたはＶ1に等しくな
る。従って、出力電圧は、最低電源電圧と最高電源電圧
の間でさまざまに変動する。この回路の欠点は、ＰＭＯ
Ｓ出力トランジスタＦ5のスイッチング速度が、図１の
対応するＮＭＯＳ出力トランジスタＦ3の速度に比べて
２〜３倍遅いので、比較的低速という点である。
【０００６】図３には、図２のプルアップ及びプルダウ
ン・トランジスタＦ5及びＦ6の代わりに、バイポーラ・
トランジスタＦ7及びＦ8が用いられた、ＢｉＣＭＯＳイ
ンバータが示されている。回路の論理レベルは、やは
り、ＭＯＳトランジスタによって制御される。図２の回
路と同様、インバータが安定状態にある場合、漏れ電流
だけが、バイポーラ・トランジスタに流れる。ただし、
バイポーラ・トランジスタは、電流駆動容量がＭＯＳ出
力トランジスタに比べて大きく、従って、通常、容量負
荷ＣLを駆動する場合には、スイッチング速度がかなり
速くなる。
【０００７】ＢｉＭＯＳ回路の欠点は、出力電圧が、最
低電源電圧と最高電源電圧の間で種々の値をとることが
できないということである。これは、バイポーラ・トラ
ンジスタの最小順方向バイアス・ダイオード電圧降下
が、トランジスタの材料によって決まるためであり、シ
リコン・トランジスタの場合には、この順電圧降下は、
約０．７ボルトである。従って、図３のインバータ回路
の場合、入力電圧が低いと、出力電圧は、Ｖ1ではなく
て、（Ｖ1−０．７ボルト）になり、入力電圧が高い
と、出力電圧は、ゼロではなくて、０．７ボルトにな
る。
【０００８】図４には、バイポーラ・プルダウン・トラ
ンジスタＦ8の代わりに、ＮＭＯＳトランジスタＦ10が
用いられている点を除いて、図３に示す回路と同様のＢ
ｉＭＯＳインバータ回路が示されている。ＮＭＯＳトラ
ンジスタには、順バイアス・ダイオード電圧降下は生じ
ない。従って、図４の回路の場合、出力は、「高」入力
によってゼロになる可能性がある。しかし、「低」入力
の場合には、やはり、（Ｖ1−０．７）を超えるレベル
になることはできない。
【０００９】とりわけ、手持ち式装置及び他のバッテリ
電源式装置のための最近の回路設計の傾向は、より低い
電源電圧を目指している。バイポーラ・トランジスタに
固有の順バイアス・ダイオード電圧降下のため、図３及
び４の回路は、電源電圧によってスケーリングを施すこ
とができない。電源電圧が低下すると、順バイアス・ダ
イオード電圧降下が電源電圧において占める割合が、大
きくなる。このため、回路の出力電圧の相対的範囲が狭
くなり、相応じて、ノイズの影響をより受けやすくな
る。
【００１０】さらに、バイポーラ・トランジスタは、飽
和しやすく、これによって、回路の速度が低下する。ま
た、ＢｉＭＯＳまたはＢｉＭＯＳ回路の製造に必要なプ
ロセス・テクノロジは、ＭＯＳ回路の製造に必要なプロ
セス・テクノロジに比べて複雑であり、例えば、少なく
とも４つの追加マスクが必要になる。
【００１１】
【発明が解決しようとする課題】本発明の目的は、バイ
ポーラ・トランジスタのスイッチング速度を有し，なが
ら，前記欠点を解消した論理回路を提供することにあ
る。
【００１２】
【課題を解決するための手段】本発明によれば、ＮＣＭ
ＯＳ論理回路として知られる、新しい高性能論理回路が
提供される。該回路は、ＣＭＯＳ回路より高速であると
いうだけでなく、製造がより容易かつ安価であり、ま
た、ＢｉＣＭＯＳ及びＢｉＮＭＯＳ回路よりも信頼性が
高い。該回路は、ＢｉＣＭＯＳ及びＢｉＮＭＯＳ回路と
同様の低電力消費という利点をもたらすが、その出力に
順バイアス・ダイオード電圧降下を生じることはないの
で、電源電圧の値の変化に整合するように、スケーリン
グを施すことが可能である。
【００１３】第１の実施例の場合、制御しきい値電圧を
特徴とする第１のＮＭＯＳトランジスタが、第２のＮＭ
ＯＳトランジスタと接続される。第１のＮＭＯＳトラン
ジスタは、第１の信号に応答して、第１の信号が高論理
レベルを示せば、第１の電源端子と回路出力の間に小抵
抗電流経路を形成する。第１の信号が低論理レベルを示
せば、電流経路は、抵抗が大きくなる。
【００１４】第２のＮＭＯＳトランジスタは、第２の信
号に応答して、第２の信号が高論理レベルを示せば、第
２の電源端子と回路出力の間に小抵抗電流経路を形成す
る。第２の信号が低論理レベルを示せば、電流経路は、
抵抗が大きくなる。
【００１５】この回路の場合、第２の信号が低論理レベ
ルの場合に、第１の信号を高論理レベルに、また、この
逆にすることによって、回路出力と第１の電源端子の
間、または、回路出力と第２の電源端子の間に小抵抗の
電流経路が形成される。
【００１６】各トランジスタによって形成される大抵抗
電流経路を流れる電流は、そのトランジスタの特性漏れ
電流を超えることはない。
【００１７】本発明のもう１つの望ましい実施例では、
第２のＮＭＯＳトランジスタも制御しきい値電圧を特徴
とする。これによって、回路のスイッチング速度がさら
に増すことになる。
【００１８】追加トランジスタを組み込むことによっ
て、ＮＣＭＯＳ回路のさまざまな望ましい実施例が得ら
れる。これらには、ＮＣＭＯＳインバータ、オシレー
タ、ＮＡＮＤ論理回路、ＮＯＲ論理回路、３状態論理回
路が含まれる。
【００１９】本発明の他の態様及び利点についても、本
発明の原理を例示した添付の図面に関連して行われる、
下記の詳細な説明によって明らかになるであろう。
【００２０】
【実施例】本発明は、ＮＣＭＯＳ論理回路として知られ
る、新しい高性能論理回路を提供するものである。該回
路によって、電力消費はＣＭＯＳ回路と同様であるが、
スイッチング速度はＢｉＮＭＯＳ及びＢｉＣＭＯＳ回路
に匹敵する、無比率論理回路が得られる。本発明の回路
は、スケーリングも可能であり、ＢｉＮＭＯＳ及びＢｉ
ＣＭＯＳ回路に比べると、製造がより容易かつ安価であ
り、信頼性も高い。
【００２１】本発明では、ＢｉＮＭＯＳ及びＢｉＣＭＯ
Ｓ回路の出力におけるバイポーラ・トランジスタの代わ
りに、制御しきい値電圧を特徴とするＮＭＯＳトランジ
スタが用いられる。
【００２２】制御しきい値ＮＭＯＳトランジスタは、そ
のしきい値電圧が特定の要求に関する特定の値に合わせ
て制御されるタイプの、ＮＭＯＳトランジスタである。
しきい値電圧は、トランジスタを導通状態にするのに必
要な電圧である。それは、それ未満では漏れ電流だけし
か流れない、ゲート・ソース間電圧として定義される。
【００２３】下記の式（１）は、ＮＭＯＳトランジスタ
のドレイン電流Ｉdを表している。 Ｉd（μ＊（Ｗ／Ｌ）＊（Ｖgs−Ｖt）2）−−−（１） ここで、μ＝トランジスタのキャリヤの移動度、Ｗ＝ト
ランジスタのゲート幅、Ｌ＝トランジスタのゲート長、
Ｖgs＝トランジスタのゲート・ソース間電圧、Ｖt＝ト
ランジスタのしきい値電圧。ここで、＊は乗算記号であ
る。
【００２４】トランジスタのしきい値電圧は、そのゲー
ト・チャネルのドーピング・プロファイルによって制御
される。トランジスタのソースが接地されていなけれ
ば、しきい値電圧も、ソースに印加される電圧によって
影響される。これは、電界効果トランジスタのボディ効
果として知られている。
【００２５】図５Ａには、それぞれ、ｎ+領域１及び２
がソース及びドレインとしての働きをする、Ｐ-基板６
上のＮＭＯＳトランジスタの断面が示されている。ゲー
ト・チャネル３は２つの注入によって形成される。すな
わち、１つは、突き抜け現象の可能性を低下させるため
に、ｐ+領域４を形成する深いしきい値注入であり、も
う１つは、ｐ領域５を形成する浅いしきい値注入であ
る。ゲート・チャネル注入とボディ効果の両方によっ
て、しきい値電圧が決まる。典型的なＮＭＯＳトランジ
スタの場合、ボディ効果によるしきい値電圧は、１〜
１．５ボルトもの高さになる可能性がある。
【００２６】図５Ｂには、制御しきい値ＮＭＯＳトラン
ジスタの断面が示されている。図５Ａのコンポーネント
と同様の図５Ｂのコンポーネントには、同じ番号が割り
当てられている。図５Ｂのゲート・チャネル３は、Ｐ+
領域７を形成する１回の注入によって形成される。ｐ+
ドーパントのドーピング濃度及び打ち込み時間を制御す
ることによって、トランジスタのしきい値電圧は、特定
の値に合わせて制御される。
【００２７】図６には、第１のＮＭＯＳトランジスタ１
２と第２のＮＭＯＳトランジスタ１０の製作時における
ステップの１つが示されている。第１のＮＭＯＳトラン
ジスタ１２は、制御しきい値ＮＭＯＳトランジスタであ
る。両方のトランジスタとも、単一の基板１４に製作さ
れている。第１のトランジスタのソース及びドレイン領
域２２及び２４、第２のトランジスタ１０のソース及び
ドレイン領域１６及び１８、及び、両方のトランジスタ
の深いしきい値注入部分２６、２８が、基板１４に既に
形成されている。ゲート・チャネル３４にマスク３２を
被せ、矢印３６で示すように、第２の浅い注入を実施す
ることによって、トランジスタ１０のＰ+チャネル２６
の上にＰチャネル３８が形成される。例示のステップに
よって示されるように、第１のＮＭＯＳトランジスタだ
けしか必要でない場合には、マスキングと浅い注入ステ
ップを、両方とも、省くことが可能である。
【００２８】図７に制御しきい値ＮＭＯＳトランジスタ
の製作に利用されるドーピング・プロファイルの一例が
示されている。Ｙ軸は、原子／ｃｍ3を単位とする対数
スケールのドーピング濃度を表している。Ｘ軸は、ドー
パントが位置する、半導体表面からの距離を表してい
る。こうしたプロファイルによって、約０．２ボルトの
Ｖtが得られる。ドーピング・プロファイルを制御する
ことによって、しきい値電圧には、０ボルト〜１．５ボ
ルト以上までのスケーリングを施すことが可能になる。
【００２９】ＢｉＮＭＯＳ及びＣＭＯＳトランジスタと
同様、図７に示すドーピング・プロファイルのトランジ
スタにおける電力消費は少ない。０．８ミクロンのゲー
ト・チャネル長を有する、こうしたトランジスタに関す
る漏れ電流は、１ミクロンのゲート・チャネル幅毎に約
１０ｎＡである。チャネル幅が５０ミクロンであって、
出力電圧の振幅（出力が高論理レベルから低論理レベル
に移行する際における、出力電圧の変化）が３ボルトの
場合、直流電力消費は、次のように計算される： １０ｎＡ／μｍ＊５０μｍ＊３Ｖ＝１．５μＷ。
【００３０】こうしたトランジスタによって消費される
交流電力は、 ＣLＶ2ｆ と定義される。ここで、ＣL＝負荷容量、Ｖ＝出力電圧
の振幅、ｆ＝動作周波数。トランジスタが１００メガヘ
ルツで動作する場合、負荷容量が０．５ｐｆであれば、
交流電力消費は、０．４５ｍＷになる。従って、直流電
力は、トランジスタが消費する交流電力の０．３％にし
かならない。
【００３１】制御しきい値ＮＭＯＳトランジスタの実施
例の１つは、ゲート・チャネル長が０．８ミクロンで、
幅が５０ミクロン、ドーピング・プロファイルは図７に
示すとおりである。この開示における数値結果は、こう
したトランジスタのＰＩＳＣＥＳモデルのＳＰＩＣＥシ
ミュレーションに基づくものである。
【００３２】図８には、本発明の第１の望ましい実施例
が示されている。ＮＣＭＯＳ回路１００は、制御しきい
値ＮＭＯＳトランジスタである第１のＮＭＯＳトランジ
スタ１０２及び第２のＮＭＯＳトランジスタ１０４を備
えている。
【００３３】第１のＮＭＯＳトランジスタ１０２は、ド
レイン１３１、ゲート１３３、及び、ソース１３５を備
えている。トランジスタは、互いに接近した２つのゲー
ト・バーによって概略が示されている。ドレイン１３１
は、回路に電源電圧を供給する第１の電源端子１１２に
接続されている。ゲート１３３は、第１の信号１３７を
受信する。ソース１３５は、回路１００の出力１１６に
接続されている。第１の信号１３７が、高論理レベルを
示す場合、トランジスタ１０２は、第１の電源端子１１
２と回路出力１１６の間に小抵抗電流経路を形成し、第
１の信号１３７が、低論理レベルを示す場合、トランジ
スタ１０２は、第１の電源端子１１２と回路出力１１６
の間に大抵抗電流経路を形成する。
【００３４】第２のＮＭＯＳトランジスタ１０４は、ド
レイン１４１、ゲート１４３、及び、ソース１４５を備
えている。ドレイン１４１は、回路１００の出力１１６
に接続されている。ゲート１４３は、第２の信号１２２
を受信し、ソース１４５は、大地電位の第２の電源端子
１１８に接続されている。第２の信号１２２が、高論理
レベルを示す場合、ＮＭＯＳトランジスタ１０４は、第
２の電源端子１１８と回路出力１１６の間に小抵抗電流
経路を形成し、第２の信号１２２が、低論理レベルを示
す場合、ＮＭＯＳトランジスタ１０４は、第２の電源端
子１１８と回路出力１１６の間に大抵抗電流経路を形成
する。
【００３５】回路１００は、第１の信号１３７が高論理
レベルの場合、第２の信号１２２が低論理レベルにな
り、第１の信号１３７が低論理レベルの場合、第２の信
号１２２が高論理レベルになるように動作する。こうし
た動作によって、回路出力１１６と第１の電源端子１１
２の間、または、回路出力１１６と第２の電源端子１１
８の間に、小抵抗電流経路が形成される。
【００３６】また、各トランジスタによって形成される
抵抗の大きい電流経路に流れる電流は、そのトランジス
タの特性漏れ電流を超えることはない。前述のように、
この特性漏れ電流は、主として、物理的寸法とトランジ
スタのゲート・チャネルのドーピング・プロファイルと
の関数であり、一般に、約数百ナノアンペアほどにな
る。
【００３７】ＭＯＳトランジスタをベースにした回路
は、一般的に、ＭＯＳとバイポーラ・トランジスタの両
方を含む回路よりも４つまたは５つ少ないマスク・レベ
ルで製作することが可能であり、この結果、さらに、コ
ストが低下し、製造時間が短縮され、回路の信頼性が増
すことになる。
【００３８】図９には、ＮＣＭＯＳインバータ回路１０
６が示されている。該回路は、第１の実施例と、ＣＭＯ
Ｓデバイスであることが望ましいインバータ１３９を組
み合わせたものである。インバータ１３９は、第１の信
号１２２を受信し、第１の信号１２２の相補信号である
第２の信号１３７を送り出す。
【００３９】ＮＣＭＯＳインバータの伝搬ゲート遅延
は、ＣＭＯＳ及びＢｉＮＭＯＳインバータの伝搬ゲート
遅延と比較される。図１０Ａ、図１０Ｂ、及び、図１０
Ｃには、各種インバータ回路が示されている。図１０Ａ
には、ＰＭＯＳトランジスタ２５が、正の電源端子２６
と出力２７の間に接続され、ＮＭＯＳトランジスタ２８
が、出力２７とアース端子２９の間に接続された、先行
技術によるＣＭＯＳインバータ回路２４が示されてい
る。ＰＭＯＳトランジスタ２５は、一般に、幅約３３ミ
クロンで、長さ約０．６ミクロンのゲート・チャネルを
備えている。ＮＭＯＳトランジスタ２８は、一般に、幅
約１５ミクロンで、長さ約０．６ミクロンのゲート・チ
ャネルを備えている。
【００４０】図１０Ｂには、バイポーラ・トランジスタ
３６、出力ＮＭＯＳトランジスタ３８、及び、ＮＭＯＳ
トランジスタ３４に接続されたＰＭＯＳトランジスタ３
２であるＣＭＯＳインバータからなる、先行技術による
ＢｉＮＭＯＳインバータ回路３０が示されている。ＣＭ
ＯＳインバータは、正の電源端子３１とアース端子３５
の間に接続される。ＣＭＯＳインバータの出力は、バイ
ポーラ・トランジスタ３６のベースに接続され、ＣＭＯ
Ｓインバータの入力は、出力ＮＭＯＳトランジスタ３８
のゲートに接続されている。バイポーラ・トランジスタ
３６は、正の電源端子３１と回路出力４０の間に接続さ
れ、出力ＮＭＯＳトランジスタ３８は、回路出力４０と
アース端子３５の間に接続されている。ＰＭＯＳトラン
ジスタ３２のゲート・チャネルは、一般に、幅が約２０
ミクロンで、長さが０．６ミクロンである。ＮＭＯＳト
ランジスタ３４のゲート・チャネルは、一般に、幅が約
８ミクロンで、長さが０．６ミクロンである。出力ＮＭ
ＯＳトランジスタ３８のゲート・チャネルは、一般に、
幅が約２０ミクロンで、長さが０．６ミクロンである。
【００４１】図１０Ｃには、ＣＭＯＳインバータ５３、
制御しきい値ＮＭＯＳトランジスタである第１のＮＭＯ
Ｓトランジスタ５６、及び、第２のＮＭＯＳトランジス
タ５８からなる、本発明によるＮＣＭＯＳインバータ回
路５０が示されている。ＰＭＯＳトランジスタ５２及び
ＮＭＯＳトランジスタ５４を備えたＣＭＯＳインバータ
５３は、正の電源端子５１とアース端子５５の間に接続
されている。ＣＭＯＳインバータ５３の出力は、第１の
ＮＭＯＳトランジスタ５６のゲートに接続されており、
ＣＭＯＳインバータ５３の入力は、第２のＮＭＯＳトラ
ンジスタ５８のゲートに接続されている。第１のＮＭＯ
Ｓトランジスタ５６は、正の電源端子５１と回路出力６
０の間に接続され、第２のＮＭＯＳトランジスタ５８
は、回路出力６０とアース端子５５の間に接続されてい
る。ＰＭＯＳトランジスタ５２のゲート・チャネルは、
一般に、幅が約２０ミクロンで、長さが０．６ミクロン
である。ＣＭＯＳインバータ５３のＮＭＯＳトランジス
タ５４のゲート・チャネルは、一般に、幅が約８ミクロ
ンで、長さが０．６ミクロンである。第１のＮＭＯＳト
ランジスタ５６のゲート・チャネルは、一般に、幅が約
５０ミクロンで、長さが０．８ミクロンである。第２の
ＮＭＯＳトランジスタ５８のゲート・チャネルは、一般
に、幅が約２０ミクロンで、長さが０．６ミクロンであ
る。
【００４２】各回路のゲート遅延は、その入力における
容量、及び、その負荷容量によって大きく左右される。
入力における容量は、その入力に接続されたＭＯＳトラ
ンジスタの入力容量の和にほぼ等しい。入力端子に接続
されていないＭＯＳトランジスタには、二次的効果があ
る。例えば、図１０Ｃにおける制御しきい値ＮＭＯＳト
ランジスタ５６のゲート幅が増すと、そのトランジスタ
の入力容量が増すが、回路５０の入力容量が、比例して
増すことはない。しかし、もう１度式（１）を参照する
と、トランジスタの最大出力電流は、ゲート幅に比例し
て増加する。
【００４３】図１０Ａ〜図１０Ｃの３つの回路のゲート
遅延を比較するため、該回路には、等しい負荷容量ＣL
及びほぼ等しい全入力容量が与えられる。入力容量は、
入力に接続された全てのゲートの幅の和にほぼ比例す
る。３つの回路の全てにおいて、この和は、４８ミクロ
ンである。
【００４４】表１には、負荷容量の関数としてシミュレ
ートした、各回路の最悪の場合のゲート遅延の結果が示
されている。
【００４５】
【表１】
【００４６】回路のゲート遅延は、信号がその入力から
その出力まで伝搬する時間と定義される。この時間は、
一般に、入力波形と出力波形の間で測定され、各波形が
その最終値の５０％に達する時刻で記録される。遅延Ｌ
ｏ−ｔｏ−Ｈｉは、出力が低から高に移行する際の、ピ
コ秒単位のゲート遅延を表している。遅延Ｈｉ−ｔｏ−
Ｌｏは、出力が高から低に移行する際の、ゲート遅延を
表している。平均遅延ＡＤは、上述の２つの遅延の平均
を表している。供給電圧は、３．６Ｖであり、温度は、
８５゜Ｃである。高速比率は、ＣＭＯＳインバータ２４
に対する％で表した高速比率であり、次のように計算さ
れる。 高速比率＝１００＊［ＡＤ（ＣＭＯＳ）−ＡＤ］／ＡＤ
（ＣＭＯＳ）−−（２） ここにＡＤＣ（ＭＯＳ）はＣＭＯＳインバータのＡＤで
ある。
【００４７】表１に示すように、ＢｉＮＭＯＳ３０及び
ＮＣＭＯＳ５０インバータは、ＣＭＯＳインバータ２４
に比べてはるかに高速である。負荷容量が、例えば、
０．３ｐｆといったように、小さければ、回路に固有の
ゲート遅延は、より顕著になり、ＢｉＮＭＯＳインバー
タ３０は、ＮＣＭＯＳインバータ５０よりも高速にな
る。負荷容量が大きくなるにつれて、負荷容量を供給す
る電流による遅延が顕著になり、ＮＣＭＯＳ５０のスイ
ッチング速度が、ＢｉＮＭＯＳインバータ３０のスイッ
チング速度と同様になる。
【００４８】ＮＣＭＯＳ回路は、一般に、極めて小さい
負荷容量または論理出力が１つだけしかない（論理出力
は、信号によって駆動されるゲート数である）回路の駆
動には用いられない。表１に示すように、負荷容量が大
きい場合、ＢｉＮＭＯＳ及びＮＣＭＯＳインバータは、
ＣＭＯＳ回路に対して、速度の点で同様に優れている
が、ＮＣＭＯＳインバータは、もっと低い電源電圧に適
応するようにスケーリングを施すことが可能であり、Ｂ
ｉＮＭＯＳインバータに比べてコストが低く、信頼性が
高いという利点がある。
【００４９】制御しきい値ＮＭＯＳトランジスタは、同
様のドレイン電流が生じるバイポーラ・トランジスタに
比べて占める面積が広い。従って、図１０ＣのＮＣＭＯ
Ｓインバータ５０は、図１０ＢのＢｉＮＭＯＳインバー
タ３０に比べて約５０％広い面積を占めることになる。
多くの場合、チップ面積は、ほとんど、オン・チップ・
キャッシュ、バス、及び、Ｉ／Ｏによって使い果たされ
るので、この面積の拡大の影響は、最小限にとどまる。
【００５０】ＣＭＯＳ回路に対するＮＣＭＯＳ回路及び
ＢｉＮＭＯＳ回路のスピード・アップを比較するもう１
つの方法は、各タイプのインバータを利用したリング・
オシレータを組み立て、その発振周期を測定することで
ある。
【００５１】図１１には、３つのインバータ回路１６
０、１６２、及び、１６４を含むリング・オシレータ回
路１８０が示されている。３つのインバータ回路は、直
列リングをなすように接続されている。各回路の出力と
共通帰路の間には、コンデンサが接続されており、例え
ば、インバータ回路１６０の出力と共通帰路１１８の間
には、コンデンサ１６１が接続されている。共通帰路１
１８は、インバータ回路のアース端子または正の電源端
子とすることが可能である。一般に、全てのコンデンサ
が、例えば、０．５ｐＦといった同じ値を有している。
【００５２】ＮＣＭＯＳ、ＢｉＮＭＯＳ、及び、ＣＭＯ
Ｓという３タイプの回路の速度は、リング・オシレータ
回路を利用して比較される。オシレータ回路１８０にお
ける３つのインバータは、全て、同じタイプである。各
インバータ回路は、例えば、図１０Ｃに示す回路よう
に、本発明を具現化したＮＣＭＯＳ回路とすることもで
きるし、あるいは、図１０Ａ及び図１０Ｂに示すよう
に、先行技術によるインバータ回路とすることも可能で
ある。表２には、各タイプの振動周期が示されている。
【００５３】
【表２】
【００５４】高速比率のコラムは、やはり、式２によっ
て定義されるが、発振周期がゲート遅延に代わってい
る。コンデンサの大きさが増すと、ＮＣＭＯＳオシレー
タの高速比率は、ＢｉＮＭＯＳオシレータに匹敵するよ
うになる。
【００５５】オシレータ回路１８０は、３つのインバー
タから構成されるが、任意の奇数のインバータを利用し
て、オシレータ回路を形成することが可能である。ま
た、オシレータ回路１８０のコンデンサは、寄生コンデ
ンサとすることが可能である。
【００５６】もう１度図８を参照すると、本発明のもう
１つの望ましい実施例の場合、図７に示すようなドーピ
ング・プロファイルによって、プル・アップ・トランジ
スタ１０２だけでなくプル・ダウン・トランジスタ１０
４も製作される。従って、両方のトランジスタとも、制
御しきい値電圧を特徴とする。図６に示すように、こう
した構成によって、マスキング及び注入ステップを１つ
ずつ減少させることができる。
【００５７】
【表３】
【００５８】例えば、本実施例は、図１０Ｃに例示の種
類のＮＣＭＯＳインバータ回路によって具現化すること
ができる。ゲートの寸法は、プル・アップ・トランジス
タ５６の場合、幅５０ミクロン＊長さ０．８ミクロンで
あり、プル・ダウン・トランジスタ５８の場合、幅２０
ミクロン＊長さ０．８ミクロンである。表３では、この
回路と図１０Ａ及び図１０Ｂに示す先行技術による回路
の性能の比較が行われている。
【００５９】負荷容量が０．５ピコ・ファラッド以上の
場合には、ＮＣＭＯＳインバータは、ＢｉＮＭＯＳより
も高速である。これは、式１に定義のドレイン電流が、
（Ｖgs−Ｖt）2によって決まるためであり、しきい値電
圧が低くなると、ドレイン電流が増加し、これによっ
て、遅延時間が短縮される。しかし、直流電力の消費が
多くなるので、しきい値電圧は、ゼロにすべきではな
い。図１２には、ＣLを０．５ｐＦとした場合の、表３
の結果がグラフで示されている。
【００６０】制御しきい値ＮＭＯＳトランジスタが、低
しきい値電圧で、プル・ダウン・トランジスタとして用
いられる場合、回路は、ふとしたことで、プル・ダウン
・トランジスタを導通状態にする可能性のある、重大な
アースのはね返りを除去するように設計することが望ま
しい。
【００６１】もう１つの望ましい実施例の場合、回路内
のＮＭＯＳトランジスタは、全て、制御しきい値ＮＭＯ
Ｓトランジスタである。この実施例は、とりわけ、スプ
リアス信号及びアースのはね返りが、重大な問題になら
ない用途に適している。しかし、制御しきい値トランジ
スタは、従来のＮＭＯＳトランジスタに比べると漏れ電
流が多くなる可能性があり、回路の設計にあたっては、
このことを考慮しなければならない。
【００６２】もう１つの実施例の場合、例えば、２００
ミクロンから３００ミクロンに広げたゲートが、プル・
アップ・トランジスタ及びプル・ダウン・トランジスタ
に利用される。トランジスタは、ゲートが広くなると、
より多くのドレイン電流を流すので、比較的多量の電流
を引き出す負荷の駆動に適している。この実施例は、従
って、ドライバ回路と呼ばれる。
【００６３】本発明の原理は、多くの論理回路に用いる
ことが可能である。例えば、図１３には、本発明の原理
を用いて、論理的ＮＡＮＤ演算を実施する論理回路が示
されている。回路３００は、３つのＮＭＯＳトランジス
タとＮＡＮＤゲートから構成されている。制御しきい値
ＮＭＯＳトランジスタである、第１のＮＭＯＳトランジ
スタ２２２は、第１の信号に応答し、第１の信号が高論
理レベルの場合には、第１の電源端子２４８と回路出力
２３０の間に小抵抗電流経路を形成する。第１のＮＭＯ
Ｓトランジスタは、第１の信号が低論理レベルの場合に
は、第１の電源端子と回路出力２３０の間に大抵抗電流
経路を形成する。
【００６４】第２のＮＭＯＳトランジスタ２１０は、第
２の信号２３６に応答し、第２の信号２３６が高論理レ
ベルの場合には、回路出力２３０と第１のノードの間に
小抵抗電流経路を形成し、第２の信号が低論理レベルの
場合には、回路出力２３０と第１のノードの間に大抵抗
電流経路を形成する。
【００６５】第３のＮＭＯＳトランジスタ２１８は、第
３の信号２３４に応答し、第３の信号２３４が高論理レ
ベルの場合には、第１のノードと第２の電源端子２２０
の間に小抵抗電流経路を形成し、第３の信号が低論理レ
ベルの場合には、第１のノードと第２の電源端子２２０
の間に大抵抗電流経路を形成する。
【００６６】ＮＡＮＤゲート２４０は、第２の信号２３
６及び第３の信号２３４に関してＮＡＮＤ演算を行っ
て、その出力２４６から第１の信号を送り出すので、回
路出力２３０の論理レベルは、第２の信号と第３の信号
のＮＡＮＤ論理になる。他の回路素子についても、ＮＡ
ＮＤゲート２４０として同等の論理演算を行うように、
簡単に構成することができるのは、明らかである。
【００６７】各トランジスタによって形成される大抵抗
電流経路を流れる電流は、そのトランジスタの特性漏れ
電流を超えることはない。
【００６８】別の望ましい実施例の場合、第２と第３の
ＮＭＯＳトランジスタ２１０及び２１８は、制御しきい
値ＮＭＯＳトランジスタである。
【００６９】図１３に示すＮＡＮＤ回路は、２つの入力
だけしか備えていないが、発明の回路は、二重入力を備
えたＮＡＮＤ回路に用いられるように制限されているわ
けではない。
【００７０】図１４には、本発明の原理を用いて、ＮＯ
Ｒ演算を実施するＮＣＭＯＳ回路が示されている。回路
４００は、３つのＮＭＯＳトランジスタとＮＯＲゲート
から構成される。制御しきい値電圧トランジスタであ
る、第１のＮＭＯＳトランジスタ３２２は、第１の信号
に応答し、第１の信号が高論理レベルの場合には、第１
の電源端子３４８と回路出力３３０の間に小抵抗電流経
路を形成する。第１の信号が低論理レベルの場合には、
第１のトランジスタ３２２が、第１の電源端子３４８と
回路出力３３０の間に大抵抗電流経路を形成する。
【００７１】第２のＮＭＯＳトランジスタ３１８は、第
２の信号３３４に応答し、第２の信号が高論理レベルの
場合には、第２の電源端子３２０と回路出力３３０の間
に小抵抗電流経路を形成する。第２のＮＭＯＳトランジ
スタ３１８は、第２の信号が低論理レベルの場合には、
第２の電源端子３２０と回路出力３３０の間に大抵抗電
流経路を形成する。
【００７２】第３のＮＭＯＳトランジスタ３１０は、第
３の信号３３６に応答し、第３の信号３３６が高論理レ
ベルの場合には、第２の電源端子３２０と回路出力３３
０の間に小抵抗電流経路を形成する。第３のＮＭＯＳト
ランジスタ３１０は、第３の信号３３６が低論理レベル
の場合には、第２の電源端子３２０と回路出力３３０の
間に大抵抗電流経路を形成する。
【００７３】ＮＯＲゲート３４０は、第２の信号３３４
及び第３の信号３３６に関してＮＯＲ演算を行って、そ
の出力から第１の信号を送り出すので、回路出力の論理
レベルは、第２の信号と第３の信号のＮＯＲ論理にな
る。他の回路素子についても、ＮＯＲゲート３４０とし
て同等の論理演算を行うように、簡単に構成することが
できるのは、明らかである。
【００７４】各トランジスタによって形成される大抵抗
電流経路を流れる電流は、そのトランジスタの特性漏れ
電流を超えることはない。
【００７５】図１４に示す第２と第３のＮＭＯＳトラン
ジスタ３１０及び３１８は、制御しきい値ＮＭＯＳトラ
ンジスタであることが望ましい。
【００７６】図１４に示すＮＯＲ回路は、２つの入力だ
けしか備えていないが、発明の回路は、二重入力を備え
たＮＯＲ回路に用いられるように制限されているわけで
はない。
【００７７】図１５Ａには、本発明の原理を具現化し
た、ＮＣＭＯＳ３状態論理回路が示されている。この回
路は、４つのＮＭＯＳトランジスタとインバータから構
成される。制御しきい値ＮＭＯＳトランジスタである、
第１のＮＭＯＳトランジスタ４１２は、使用可能信号４
４４に応答し、使用可能信号４４４が低論理レベルの場
合には、第１の電源端子４０２と回路出力４２０の間に
大抵抗電流経路を形成する。
【００７８】第２のＮＭＯＳトランジスタ４２４は、使
用可能信号４４４に応答し、使用可能信号４４４が低論
理レベルの場合には、第２の電源端子４４０と回路出力
４２０の間に大抵抗電流経路を形成して、使用可能信号
が低論理レベルの場合には、回路出力４２０が、高イン
ピーダンス状態を示すようにする。
【００７９】制御しきい値ＮＭＯＳトランジスタであ
る、第３のＮＭＯＳトランジスタ４０４は、第１の信号
に応答し、第１の信号が高論理レベルの場合には、第１
の電源端子４０２と第１のＮＭＯＳトランジスタ４１２
の間に小抵抗電流経路を形成する。第３のＮＭＯＳトラ
ンジスタ４０４は、第１の信号が低論理レベルの場合に
は、第１の電源端子４０２と第１のＮＭＯＳトランジス
タ４１２の間に大抵抗電流経路を形成する。
【００８０】第４のＮＭＯＳトランジスタ４３２は、第
２の信号４４６に応答し、第２の信号４４６が高論理レ
ベルの場合には、第２の電源端子４４０と第２のＮＭＯ
Ｓトランジスタ４２４の間に小抵抗電流経路を形成す
る。第４のＮＭＯＳトランジスタ４３２は、第２の信号
が低論理レベルの場合には、第２の電源端子４４０と第
２のＮＭＯＳトランジスタ４２４の間に大抵抗電流経路
を形成する。
【００８１】インバータ４４２は、第２の信号４４６を
受信して、第１の信号を送り出し、使用可能信号４４４
が、第１の信号と第２の信号４４６にオーバライドし
て、使用可能信号４４４が低論理レベルの場合には、回
路出力４２０が高インピーダンス状態を示すようにす
る。
【００８２】回路４５０には、インバータ４４２を備え
た第３のトランジスタ４０４と第４のトランジスタ４３
２が含まれているが、他のゲートを利用して、第１のト
ランジスタ４１２及び第２のトランジスタ４２４を第１
の電源端子４０２及び第２の電源端子４４０に結合する
ことができるのは明らかである。
【００８３】各トランジスタによって形成される大抵抗
電流経路を流れる電流は、そのトランジスタの特性漏れ
電流を超えることはない。
【００８４】ＮＣＭＯＳ３状態論理回路における第２と
第４のＮＭＯＳトランジスタは、制御しきい値ＮＭＯＳ
トランジスタであることが望ましい。
【００８５】図１５Ｂには、本発明の原理を具現化し
た、異なる３状態論理回路が示されている。回路５５０
には、それぞれ、図８に示すトランジスタ１０２及び１
０４と同様のＮＣＭＯＳ出力トランジスタ５０４及び５
１２が含まれている。全体が５００で表示の入力論理回
路は、使用可能信号５４６の低論理レベルに応答し、Ｎ
ＭＯＳトランジスタ５０４と５１２の両方によって、回
路出力５５２と両方の電源端子５０２及び５２０の間に
大抵抗電流経路が形成されるようにすることによって、
出力５５２を高インピーダンス状態にする。
【００８６】入力論理回路５００には、第１の信号及び
使用可能信号について論理ＡＮＤ演算を実施する第１の
論理手段５３６と、第２の信号及び使用可能信号につい
て論理的ＡＮＤ演算を実施する第２の論理手段が含まれ
ているのが望ましい。図示の回路の場合、第２の論理手
段は、使用可能信号を受信して、使用可能信号の反転信
号を送り出すインバータ、及び、第１の信号を受信し
て、使用可能信号の反転信号を送り出すＮＯＲ回路５２
２によって形成されている。もちろん、他の回路素子
で、第１と第２の論理手段として同等の論理演算を行う
ように構成するのも簡単に実施可能である。
【００８７】各トランジスタによって形成される大抵抗
電流経路を流れる電流は、そのトランジスタの特性漏れ
電流を超えることはない。
【００８８】第２のＮＭＯＳトランジスタ５１２は、制
御しきい値ＮＭＯＳトランジスタであることが望まし
い。
【００８９】もう１つの望ましい実施例では、Ａｎｄ−
Ｏｒ−Ｉｎｖｅｒｔ（ＡＯＩ）ゲートに制御しきい値Ｎ
ＭＯＳトランジスタが用いられる。
【００９０】別の望ましい実施例では、Ｏｒ−Ａｎｄ−
Ｉｎｖｅｒｔ（ＯＡＩ）ゲートに制御しきい値ＮＭＯＳ
トランジスタが用いられる。
【００９１】本発明は、制御しきい値電圧を特徴とする
ＮＭＯＳトランジスタを利用した新しい高性能論理回路
のグループである。反転回路は、ＣＭＯＳ回路と比較す
ると、高速である。反転回路は、ＢｉＮＭＯＳ及びＢｉ
ＣＭＯＳ回路に比較すると、信頼性が高く、コストが低
く、設計が容易で、場合によっては、高速でさえある。
さらに、発明の回路は、電源電圧の値によってスケーリ
ングを施すことが可能である。
【００９２】本発明の特定の実施例について解説し、例
示してきたが、本発明は、こうして解説し、例示してき
た部分の特定の形態または構成に限定されるものではな
く、本発明の範囲及び精神を逸脱することなく、さまざ
まな修正及び変更を加えることが可能である。従って、
付属の請求項の範囲内において、特定の解説及び例示と
は別様にして、本発明を実施することが可能である。
【００９３】
【発明の効果】以上詳述したように、本発明の実施によ
り、ＮＭＯＳ回路の低消費電力特性と、ＢｉＣＭＯＳ回
路に匹敵する高速性が得られる論理回路に適した半導体
集積回路が得られる。さらに本発明を実施する回路は、
高性能でありながら、製作組立時のマスクレベルが少な
く、低製造コストおよび短製造時間である。そして、そ
のためもあり、回路の信頼性は高い。よって実用に供し
て有益である。
【図面の簡単な説明】
【図１】先行技術のＮＭＯＳインバータを示す図であ
る。
【図２】先行技術のＣＭＯＳインバータを示す図であ
る。
【図３】先行技術のＢｉＣＭＯＳインバータを示す図で
ある。
【図４】先行技術のＢｉＮＭＯＳインバータを示す図で
ある。
【図５Ａ】従来技術のＭＯＳトランジスタの断面図であ
る。
【図５Ｂ】本発明で使用するＮＭＯＳトランジスタの断
面図である。
【図６】２つのＮＭＯＳトランジスタの製作ステップを
示す図である。
【図７】本発明の第１の実施例に用いられた制御しきい
値ＮＭＯＳトランジスタのドーピング・プロファイルを
示す図である。
【図８】本発明の第１の実施例を示す図である。
【図９】本発明によるＮＣＭＯＳインバータを示す図で
ある。
【図１０Ａ】先行技術によるＣＭＯＳインバータの回路
図である。
【図１０Ｂ】先行技術によるＢｉＮＭＯＳインバータの
回路図である。
【図１０Ｃ】本発明を実施したＮＣＭＯＳインバータの
回路図である。
【図１１】本発明を用いたＮＣＭＯＳリング・オシレー
タを示す図である。
【図１２】先行技術によるＣＭＯＳインバータ、先行技
術によるＢｉＮＭＯＳインバータ、及び、本発明による
ＮＣＭＯＳインバータの電圧応答を示す図である。
【図１３】本発明によるＮＣＭＯＳ ＮＡＮＤ回路を示
す図である。
【図１４】本発明によるＮＣＭＯＳ ＮＯＲ回路を示す
図である。
【図１５Ａ】本発明によるＮＣＭＯＳ３状態論理回路の
第１の実施例の回路図である。
【図１５Ｂ】本発明によるＮＣＭＯＳ３状態論理回路の
第２の実施例を示す図である。
【符号の説明】
１０ 第２のＮＭＯＳトランジスタ １２ 第１のＮＭＯＳトランジスタ １４ 基板 ２４ ＣＭＯＳインバータ回路 ２５ ＰＭＯＳトランジスタ ２６ 電源端子 ２７ 出力 ２８ ＮＭＯＳインバータ回路 ２９ アース端子 ３１ 正の電源端子 ３２ ＰＭＯＳトランジスタ ３４ ＮＭＯＳトランジスタ ３５ アース端子 ３６ バイポーラ・トランジスタ ４０ ＮＭＯＳトランジスタ ５０ ＮＣＭＯＳインバータ回路 ５２ ＰＭＯＳトランジスタ ５３ ＣＭＯＳインバータ ５４ ＮＭＯＳトランジスタ ５５ アース端子 ５６ 第１のＮＭＯＳトランジスタ ５８ 第２のＮＭＯＳトランジスタ １００ ＮＣＭＯＳ回路 １０２ 第１のＮＭＯＳトランジスタ １０４ 第２のＮＭＯＳトランジスタ １０６ ＮＣＭＯＳ回路 １１６ 回路出力 １１８ 第２の電源端子 １３１ ドレイン １３３ ゲート １３５ ソース １３９ インバータ １４１ ドレイン １４３ ゲート １４５ ソース １６０ インバータ回路 １６２ インバータ回路 １６４ インバータ回路 １８０ オシレータ回路 ２１０ 第２のＮＭＯＳトランジスタ ２１８ 第３のＮＭＯＳトランジスタ ２２０ 第２の電源端子 ２２２ 第１のＮＭＯＳトランジスタ ２３０ 回路出力 ２４８ 第１の電源端子 ３００ 回路 ３１０ 第３のＮＭＯＳトランジスタ ３１８ 第２のＮＭＯＳトランジスタ ３２０ 第２の電源端子 ３２２ 第１のＮＭＳＯＳトランジスタ ３３０ 回路出力 ３４０ ＮＯＲゲート ３４８ 第１の電源端子 ４００ 回路 ４０２ 第１の電源端子 ４０４ 第３のＮＭＯＳトランジスタ ４１２ 第１のＮＭＯＳトランジスタ ４２０ 回路出力 ４２４ 第２のＮＭＯＳトランジスタ ４３２ 第４のＮＭＯＳトランジスタ ４４０ 第２の電源端子 ４４２ インバータ ４５０ 回路 ５００ 入力論理回路 ５０４ ＮＭＯＳトランジスタ ５１２ ＮＭＯＳトランジスタ ５２２ 第２の論理手段 ５３６ 第１の論理手段 ５５０ 回路 ５５２ 回路出力

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】制御しきい値電圧を特徴とし、第１の信号
    に応答して、第１の信号が高論理レベルを示せば、第１
    の電源端子と回路出力の間に小抵抗電流経路を形成し、
    第１の信号が低論理レベルを示せば、第１の電源端子と
    回路出力の間に大抵抗電流経路を形成する、第１のＮＭ
    ＯＳトランジスタと、第２の信号に応答して、第２の信
    号が高論理レベルを示せば、第２の電源端子と回路出力
    の間に小抵抗電流経路を形成し、第２の信号が低論理レ
    ベルを示せば、第２の電源端子と回路出力の間に大抵抗
    電流経路を形成する、第２のＮＭＯＳトランジスタと、
    第１及び第２の信号が逆の論理レベルを示すようにする
    ための手段から構成され、これによって、第１の信号が
    高論理レベルを示す場合には、回路出力と第１の電源端
    子の間に、また、第１の信号が低論理レベルを示す場合
    には、回路出力と第２の電源端子の間に、小抵抗電流経
    路が形成されるということを特徴とする、回路。
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