JP2009105848A - 論理ゲート及びこれを用いた半導体集積回路装置 - Google Patents

Abstract

【課題】本発明は、調整容易な構成で、所望のヒステリシス特性を得ることができる論理ゲートを提供することを目的とする。
【解決手段】ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ１１、ＭＰ１２、ＭＰ２１、ＭＰ２２とＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２を有するＣＭＯＳ回路１０〜１４を含んだ論理ゲートであって、
前記ＰチャネルＭＯＳトランジスタ及び／又は前記ＮチャネルＭＯＳトランジスタのソース又はドレインに直列接続された抵抗成分を有する素子Ｒ１〜Ｒ８と、
該抵抗成分を有する素子Ｒ１〜Ｒ８に並列に接続されたスイッチング素子ＭＰ３、ＭＮ３、ＭＰ４、ＭＮ４、ＭＰ１４、ＭＮ１４、ＭＰ２４、ＭＮ２４と、
前記ＣＭＯＳ回路の出力信号に応じて、前記スイッチング素子をスイッチング制御するスイッチング制御回路２０、２１、２２と、を有することを特徴とする。
【選択図】図１

Description

本発明は、論理ゲート及びこれを用いた半導体集積回路装置に関し、特に、ＣＭＯＳ回路を含んだ論理ゲート及びこれを用いた半導体集積回路装置に関する。

従来から、ＰチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとＮチャネルＭＯＳトランジスタを相補的に組み合わせ、論理回路素子のインバータを構成したＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ、相補型ＭＯＳ）インバータ回路が知られている。

図８は、従来から用いられているＣＭＯＳインバータ回路を示した図である。図８において、ＰチャネルＭＯＳトランジスタＭＰ５０とＮチャネルＭＯＳトランジスタＭＮ５０のゲート同士が接続されて共通の入力部Ａを構成しており、ドレイン同士が接続されて共通の出力部Ｙを構成している。また、ＰチャネルＭＯＳトランジスタＭＰ５０のソースは電源Ｖｄｄに接続されており、ＮチャネルＭＯＳトランジスタＭＮ５０のソースはグランドＧＮＤに接続されている。

図８に示すＣＭＯＳインバータ回路において、入力部ＡにＬ（ロー）レベルの電圧信号が入力されたときには、ＰチャネルＭＯＳトランジスタＭＰ５０がオンし、出力部Ｙには、電源電圧Ｖｄｄが出力されるので、Ｈ（ハイ）レベルの信号が出力される。一方、入力部ＡにＨレベルの電圧信号が入力されたときには、ＮチャネルＭＯＳトランジスタＭＮ５０がオンするので、出力部Ｙは接地され、Ｌレベルの信号が出力される。このように、図８に示すＣＭＯＳインバータ回路により、入力信号を反転出力することができ、論理回路のインバータ素子（ＮＯＴゲート）として機能させることができる。

図９は、図８に示した従来のＣＭＯＳインバータ回路の、入力電圧に対する出力電圧の関係特性を示した図である。図９において、横軸は入力部Ａに入力される入力電圧Ｖｉｎ〔Ｖ〕、縦軸は出力部Ｙから出力される出力電圧Ｖｏｕｔ〔Ｖ〕を示している。上述のように、入力部Ａに入力される入力電圧がＬレベルのときは、出力部Ｙから出力される出力電圧ＶｏｕｔはＨレベルの電圧が出力され、入力電圧Ｖｉｎが電源電圧Ｖｄｄの略半分の大きさを超えてＨレベルとなったときに、出力切り替わりの閾値を超え、出力電圧ＶｏｕｔはＬレベルに切り替わる電圧特性となっている。これにより、インバータとしての機能を果たすことができる。

なお、このようなインバータ回路において、第１の相補型ＭＯＳトランジスタで形成されるインバータ回路を、前記第１の相補型ＭＯＳトランジスタに夫々並列に接続された同極性の第２の相補型ＭＯＳトランジスタと前記インバータ回路の出力レベルに対応して前記第２の相補型ＭＯＳトランジスタのスイッチングを行う切換手段を備え、前記第１および第２の相補型ＭＯＳトランジスタに共通に直列に接続された同極性の第４の相補型ＭＯＳトランジスタを有し該第４の相補型ＭＯＳトランジスタを前記インバータ回路の入力レベルに対応してスイッチングするようにしたヒステリシス回路が知られている（例えば、特許文献１参照）。
特開昭５４−７４３５３号公報

しかしながら、上述の図８及び図９に示した従来技術の構成では、図９の入出力電圧特性に示したように、ヒステリシス特性が無く、閾値付近で出力電圧が急激に切り替わる特性を示しているため、切り替わり時にチャタリング等が起きるという問題があった。つまり、図９の入出力特性において、入力部Ａに入力された入力電圧Ｖｉｎが、Ｌレベルから上昇して電源電圧Ｖｄｄの略半分の大きさの閾値電圧に到達したときに、急激に出力電圧ＶｏｕｔはＨレベルからＬレベルに切り替わる急峻な入出力特性を示しており、入力電圧ＶｉｎがＨレベルからＬレベルに変化するときも同様に、出力電圧ＶｏｕｔはＬレベルから閾値電圧付近で急激にＨレベルに切り替わる電圧特性を示している。この特性によれば、ヒステリシスの無い電圧変化特性であるため、切り替わり時にチャタリング等が生じ易く、ロジック回路の誤動作を招くおそれがあった。

また、上述の特許文献１に記載の構成によれば、総ての回路素子がＭＯＳトランジスタで構成されているため、ヒステリシスの電圧幅が大きくなり、小さなヒステリシスを作るのが難しいという問題があった。また、ヒステリシスの微調整を行いたい場合にも、ＭＯＳトランジスタの特性を変える設計変更が必要とされるため、調整が難しいという問題があった。

そこで、本発明は、調整容易な構成で、所望のヒステリシス特性を得ることができる論理ゲートを提供することを目的とする。

上記目的を達成するため、第１の発明に係る論理ゲートは、ＰチャネルＭＯＳトランジスタ（ＭＰ１、ＭＰ１１、ＭＰ１２、ＭＰ２１、ＭＰ２２）とＮチャネルＭＯＳトランジスタ（ＭＮ１、ＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２）を有するＣＭＯＳ回路（１０〜１４）を含んだ論理ゲートであって、
前記ＰチャネルＭＯＳトランジスタ（ＭＰ１、ＭＰ１１、ＭＰ１２、ＭＰ２１、ＭＰ２２）及び／又は前記ＮチャネルＭＯＳトランジスタ（ＭＮ１、ＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２）のソース又はドレインに直列接続された抵抗成分を有する素子（Ｒ１〜Ｒ８）と、
該抵抗成分を有する素子（Ｒ１〜Ｒ８）に並列に接続されたスイッチング素子（ＭＰ３、ＭＮ３、ＭＰ４、ＭＮ４、ＭＰ１４、ＭＮ１４、ＭＰ２４、ＭＮ２４）と、
前記ＣＭＯＳ回路（１０〜１４）の出力信号に応じて、前記スイッチング素子（ＭＰ３、ＭＮ３、ＭＰ４、ＭＮ４、ＭＰ１４、ＭＮ１４、ＭＰ２４、ＭＮ２４）をスイッチング制御するスイッチング制御回路（２０、２１、２２）と、を有することを特徴とする。

これにより、ＣＭＯＳ回路の出力信号に応じて、論理ゲートの閾値電圧が変化する電圧特性とすることができ、チャタリング等が生じにくい論理ゲートとすることができる。

第２の発明は、第１の発明に係る論理ゲートにおいて、
前記スイッチング制御回路（２０、２１、２２）は、前記ＣＭＯＳ回路（１０〜１４）の入力信号と同相の信号で前記スイッチング素子（ＭＰ３、ＭＮ３、ＭＰ４、ＭＮ４、ＭＰ１４、ＭＮ１４、ＭＰ２４、ＭＮ２４）を制御することを特徴とする。

これにより、ＨレベルをＬレベルに反転する閾値電圧を上げ、ＬレベルをＨレベルに反転する閾値電圧を下げることができ、ヒステリシスを有する電圧特性を得ることができるので、チャタリング等が生じにくい論理ゲートとすることができる。

第３の発明は、第１又は第２の発明に係る論理ゲートにおいて、
前記抵抗成分を有する素子（Ｒ１〜Ｒ８）は、抵抗器又はＭＯＳトランジスタであることを特徴とする。

これにより、抵抗器を用いて簡素な構成でヒステリシス回路を実現することができる。また、ＭＯＳトランジスタのオン抵抗を利用することにより、抵抗器よりもＭＯＳトランジスタを利用した方がよい場合には、かかる構成と採用して容易にヒステリシス回路を実現することができる。

第４の発明は、第１〜３のいずれか一つの発明に係る論理ゲートにおいて、
ＮＯＴゲート、ＮＯＲゲート、又はＮＡＮＤゲートのいずれか１つであることを特徴とする。

これにより、ヒステリシス電圧特性を有する種々の基本論理ゲートを提供することができ、所望のロジック回路を、ヒステリシス特性を有する論理ゲートで構成することが可能となり、チャタリング等による誤動作の少ないロジック回路とすることができる。

第５の発明に係る半導体集積回路装置は、第１〜４のいずれか一つの発明に係る論理ゲートを用いてロジック回路を半導体基板に形成し、
該半導体基板をパッケージに収容したことを特徴とする。

これにより、ヒステリシス特性を有する論理ゲートで半導体集積回路装置内のロジック回路を構成することができ、チャタリング等による誤動作の少ないロジックＩＣとすることができる。

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例に過ぎず、図示の態様に限定されるものではない。

本発明によれば、論理ゲートに、調整容易なヒステリシス電圧特性を持たせることができる。

以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。

図１は、実施例１に係るＣＭＯＳインバータ回路、つまりＮＯＴゲートの回路構成を示した図である。図１において、実施例１に係るＣＭＯＳインバータ回路は、ＣＭＯＳ回路１０を構成するＰチャネルＭＯＳトランジスタＭＰ１及びＮチャネルＭＯＳトランジスタＭＮ１と、これらのソースに直列接続された抵抗Ｒ１、Ｒ２と、ＣＭＯＳ回路１０の出力部Ｙに接続されたやはりＣＭＯＳ回路を構成するＰチャネルＭＯＳトランジスタＭＰ２及びＮチャネルＭＯＳトランジスタＭＮ２と、抵抗Ｒ１に並列に接続されたＰチャネルＭＯＳトランジスタＭＰ３と、抵抗Ｒ２に並列に接続されたＮチャネルＭＯＳトランジスタＭＮ３とを有する。

ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１の組み合わせのＣＭＯＳ回路１０は、基本となる論理インバータ回路（信号反転回路）を構成し、互いのゲート同士が接続されてＣＭＯＳインバータ回路の入力部Ａを構成するとともに、互いのドレイン同士が接続されてＣＭＯＳインバータ回路の出力部Ｙを構成する。また、ＰチャネルＭＯＳトランジスタＭＰ１のソースは、抵抗Ｒ１を介して電源Ｖｄｄに接続されている。更に、ＰチャネルＭＯＳトランジスタＭＰ１のバックゲートも、電源Ｖｄｄに接続されている。一方、ＮチャネルＭＯＳトランジスタＭＮ１のソースは、抵抗Ｒ２を介してグランドＧＮＤに接続されており、バックゲートは、直接グランドＧＮＤに接続されている。

ＰチャネルＭＯＳトランジスタＭＰ１及びＮチャネルＭＯＳトランジスタＭＮ１からなるＣＭＯＳ回路１０は、インバータを構成し、入力部ＡにＬレベルの電圧信号が入力されたときには、ＰチャネルＭＯＳトランジスタＭＰ１がオンとなり、電源電圧ＶｄｄのＨレベルの電圧信号が出力部Ｙから出力される。一方、入力部ＡにＨレベルの電圧信号が入力されたときには、ＮチャネルＭＯＳトランジスタＭＮ１がオンとなり、グランドＧＮＤの０ＶのＬレベルの電圧信号が出力部Ｙから出力される。このように、ＣＭＯＳ回路１０は、ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１を相補的に組み合わせることにより、論理回路におけるＮＯＴゲートを構成し、Ｌレベルの入力信号をＨレベルに反転して出力し、Ｈレベルの入力信号をＬレベルに反転して出力する。

抵抗Ｒ１、Ｒ２は、ＣＭＯＳ回路１０の入出力特性を変化させ、ヒステリシス特性を生じさせるための抵抗器である。抵抗Ｒ１は、ＰチャネルＭＯＳトランジスタＭＰ１のソースと電源Ｖｄｄとの間に挿入接続されている。抵抗Ｒ２は、ＮチャネルＭＯＳトランジスタＭＮ１のソースとグランドＧＮＤとの間に挿入接続されている。抵抗Ｒ１、Ｒ２が、同抵抗値であり、両方とも接続された状態では、ＣＭＯＳ回路１０の入出力特性に何ら影響を及ぼさないが、抵抗Ｒ１のみがショートされたり、抵抗Ｒ２のみがショートされたりすることにより、閾値電圧を変化させることができ、ヒステリシス特性を与えることができる。

ＰチャネルＭＯＳトランジスタＭＰ３及びＮチャネルＭＯＳトランジスタＭＮ３は、各々抵抗Ｒ１、Ｒ２のショートとオープンを制御するためのスイッチング素子である。よって、ＰチャネルＭＯＳトランジスタＭＰ３は、抵抗Ｒ１に並列に、ソースが電源Ｖｄｄ、ドレインがＰチャネルＭＯＳトランジスタＭＰ１のソースに接続されており、これがオン状態のときには、抵抗Ｒ１をショートし、オフ状態のときには、抵抗Ｒ１をオープン（接続状態）とする。同様に、ＮチャネルＭＯＳトランジスタＭＮ３は、抵抗Ｒ２に並列に、ソースがグランドＧＮＤ、ドレインがＮチャネルＭＯＳトランジスタＭＮ３のソースに接続されている。そして、ＮチャネルＭＯＳトランジスタＭＮ３がオン状態のときには、抵抗Ｒ２をショートし、オフ状態のときには、抵抗Ｒ２をオープンとする。

スイッチング素子ＭＰ３、ＭＮ３は、入力信号のレベルにより片側のみがオンとなるので、オンとなったスイッチング素子ＭＰ３、ＭＮ３側の合成抵抗値のみが小さくなるように制御される。

ＰチャネルＭＯＳトランジスタＭＰ３とＮチャネルＭＯＳトランジスタＭＮ３のゲート同士は、互いに接続されて、共通にスイッチング制御回路２０の出力部Ｙ１に接続されている。従って、スイッチング素子であるＰチャネルＭＯＳトランジスタＭＰ３及びＮチャネルＭＯＳトランジスタＭＮ３は、スイッチング制御回路２０の出力により、そのオン・オフが制御される。つまり、スイッチング制御回路２０の出力部Ｙ１からＬレベルの電圧信号が出力されたときには、ＰチャネルＭＯＳトランジスタＭＰ３がオンして抵抗Ｒ１をショートし、Ｈレベルの電圧信号が出力されたときには、ＮチャネルＭＯＳトランジスタＭＮ３がオンして抵抗Ｒ２をショートする。

なお、このスイッチング動作から分かるように、ＰチャネルＭＯＳトランジスタＭＰ３及びＮチャネルＭＯＳトランジスタＭＮ３も、相補的に動作を補完し、ＣＭＯＳ回路を構成している。

スイッチング制御回路２０は、ＰチャネルＭＯＳトランジスタＭＰ２とＮチャネルＭＯＳトランジスタＭＮ２とを有するＣＭＯＳ回路で構成され、ＣＭＯＳ回路１０の出力部Ｙの出力信号に基づいて、スイッチング素子であるＰチャネルＭＯＳトランジスタＭＰ３及びＮチャネルＭＯＳトランジスタＭＮ３を制御する。

ＰチャネルＭＯＳトランジスタＭＰ２とＮチャネルＭＯＳトランジスタＭＮ２のゲート同士は、共通にＣＭＯＳ回路１０の出力部Ｙに接続されて入力部Ｙ１を構成する。また、ＰチャネルＭＯＳトランジスタＭＰ２とＮチャネルＭＯＳトランジスタＭＮ２のドレイン同士は接続され、出力部Ｙ１を構成している。ＰチャネルＭＯＳトランジスタＭＰ２のソースは、電源Ｖｄｄに接続され、ＮチャネルＭＯＳトランジスタＭＮ２のソースは、グランドＧＮＤに接続されている。また、出力部Ｙ１は、スイッチング素子であるＰチャネルＭＯＳトランジスタＭＰ３及びＮチャネルＭＯＳトランジスタＭＮ３のゲートに共通に接続され、これらを制御する。

ＣＭＯＳ回路１０に入力部Ａに入力される入力信号は、出力部Ｙで反転出力され、更にスイッチング制御回路２０の出力部Ｙ１で反転されて出力されるので、スイッチング素子ＭＰ３、ＭＮ３に入力される入力電圧は、ＣＭＯＳ回路１０の入力部Ａに入力される電圧信号レベルと同相の信号が入力される。つまり、スイッチング制御回路２０は、正帰還がかかるように、スイッチング素子ＭＰ３、ＭＮ３を制御する。このように、本実施例に係るＣＭＯＳインバータ回路においては、ＣＭＯＳ回路１０に入力された入力電圧と同相の信号により、正帰還をかけるようにスイッチング素子ＭＰ３、ＭＮ３が制御される。

次に、図１及び図２を用いて、図１に係るＣＭＯＳインバータ回路の動作について説明する。図２は、図１に示した実施例１に係るＣＭＯＳインバータ回路（ＮＯＴゲート）の入出力電圧特性を示した図である。

図２において、横軸は入力部Ａの入力電圧Ｖｉｎ〔Ｖ〕、縦軸は出力部Ｙの出力電圧Ｖｏｕｔ〔Ｖ〕を示している。なお、ＣＭＯＳインバータ回路全体（ＮＯＴゲート）の入力は、ＣＭＯＳ回路１０の入力部Ａであり、ＣＭＯＳインバータ回路全体の出力は、やはりＣＭＯＳ回路１０の出力部２０である。

図２において、入力電圧Ｖｉｎが十分に低いとき、つまり明らかなＬレベルのときには、出力電圧Ｖｏｕｔは、Ｈレベルが出力される。図１に示した回路図で動作を追うと、ＣＭＯＳ回路１０の入力部ＡにＬレベルが入力されたら、出力部ＹからはＨレベルが出力される。スイッチング制御部２０の入力部Ａ１にＨレベルの信号が入力されたら、スイッチング制御部２０の出力部Ｙ１からは、Ｌレベルが出力され、スイッチング素子であるＰチャネルＭＯＳトランジスタＭＰ３がオンとなり、抵抗Ｒ１はショートした状態となる。抵抗Ｒ１がショートし、抵抗Ｒ２がオープンであれば、ＰチャネルＭＯＳトランジスタＭＰ１側の抵抗成分は、ＮチャネルＭＯＳトランジスタＭＮ１側の抵抗成分よりも小さいので、図２における入出力特性曲線は、電源電圧Ｖｄｄ側にシフトされる。

一方、これとは逆に、図２において、入力電圧Ｖｉｎが十分に高いとき、つまり明らかなＨレベルのときには、出力電圧Ｖｏｕｔは、Ｌレベルが出力される。同様に、図１で動作を追うと、ＣＭＯＳ回路１０の入力部ＡにＨレベルの信号が入力されたら、出力部Ｙからは、Ｌレベルが出力される。スイッチング制御部２０の入力部Ａ１にＬレベルの信号が入力されると、出力部Ｙ１からは、Ｈレベルの信号が出力される。Ｈレベルの信号は、スイッチング素子であるＮチャネルＭＯＳトランジスタＭＮ３をオンとし、抵抗Ｒ２をショートする。これにより、ＮチャネルＭＯＳトランジスタＭＮ１側の抵抗成分は、ＰチャネルＭＯＳトランジスタＭＰ１よりも小さくなり、図２における入出力特性曲線は、グランド電圧側にシフトされる。

このように、ＣＭＯＳインバータ回路の基本となるＣＭＯＳ回路１０を構成するＰチャネルＭＯＳトランジスタＭＰ１及びＮチャネルＭＯＳトランジスタＭＮ１に直列に抵抗Ｒ１、Ｒ２を接続し、これと並列にスイッチング素子ＭＰ３、ＭＮ３を接続し、入力電圧Ｖｉｎと同相の電圧が供給されて正帰還がかかるようにスイッチング素子ＭＰ３、ＭＮ３をスイッチング制御することにより、抵抗器Ｒ１、Ｒ２を用いた簡素な回路でヒステリシス特性を有するＮＯＴゲートを実現することができる。これにより、チャンタリング等の少ないＮＯＴゲートとすることができる。また、ヒステリシス特性は、抵抗Ｒ１、Ｒ２の値を調整することにより容易に調整できるので、用途に応じて容易に調整可能な論理ゲートとして構成することができる。

図３は、本発明を適用した実施例２に係るＣＭＯＳインバータ回路の回路構成を示した図である。図３において、実施例２に係るＣＭＯＳインバータ回路（ＮＯＴゲート）は、ＣＭＯＳ回路１０を構成するＰチャネルＭＯＳトランジスタＭＰ１及びＮチャネルＭＯＳトランジスタＭＮ１と、ＣＭＯＳ回路１０の出力部ＹとＰチャネルＭＯＳトランジスタＭＰ１のドレイン間に直列接続された抵抗Ｒ３と、出力部ＹとＮチャネルＭＯＳトランジスタＭＮ１間に直列接続された抵抗Ｒ４と、抵抗Ｒ３に並列接続されたスイッチング素子であるＰチャネルＭＯＳトランジスタＭＰ４と、抵抗Ｒ４に並列接続されたスイッチング素子のＮチャネルＭＯＳトランジスタＭＮ４と、これらのスイッチング素子を制御するスイッチング制御回路２０を構成するＰチャネルＭＯＳトランジスタＭＰ２及びＮチャネルＭＯＳトランジスタＭＮ２とを有する。なお、図３において、図１に係るＣＭＯＳインバータ回路と同様の構成及び機能を有する構成要素については、同一の参照符号を用いている。

実施例２に係るＣＭＯＳインバータ回路は、抵抗Ｒ３、Ｒ４がＣＭＯＳ回路１０を構成するＰチャネルＭＯＳトランジスタＭＰ１及びＮチャネルＭＯＳトランジスタＭＮ１のドレインと出力部Ｙとの間に各々挿入接続されている点で、各々のＭＯＳトランジスタＭＰ１、ＭＮ１のソース側に抵抗Ｒ１、Ｒ２が挿入接続されていた実施例１と異なっている。

このように、ＣＭＯＳインバータ回路の閾値電圧を調整するための抵抗Ｒ３、Ｒ４は、ＣＭＯＳ回路１０を構成するＭＯＳトランジスタＭＰ１、ＭＮ１のドレイン側に設けられていてもよい。抵抗Ｒ３、Ｒ４は、ＣＭＯＳ回路１０を構成するＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１との分圧調整を行う機能を有するので、ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１とに対して同様な条件で接続されていれば、ソース側に接続されていても、ドレイン側に接続されていてもよい。

また、抵抗Ｒ３をショート又はオープン状態に切り替えるスイッチング素子であるＰチャネルＭＯＳトランジスタＭＰ４と、抵抗Ｒ４をショート又はオープン状態に切り替えるスイッチング素子であるＮチャネルＭＯＳトランジスタＭＮ４は、抵抗Ｒ３、Ｒ４の挿入位置の変化に伴い、その位置がＰチャネルＭＯＳトランジスタＭＰ１及びＮチャネルＭＯＳトランジスタＭＮ１のドレイン側に移動した点で、実施例１に係るＰチャネルＭＯＳトランジスタＭＰ３及びＮチャネルＭＯＳトランジスタＭＮ３と異なっているが、その機能については、何ら変化は無い。つまり、スイッチング制御回路２０の出力部Ｙ１からの制御出力信号に基づいて、ＣＭＯＳ回路１０と同位相のオン・オフ駆動がなされ、入力部ＡにＬレベルの信号が入力されたときは、ＰチャネルＭＯＳトランジスタＭＰ４がオンして抵抗Ｒ３がショートされ、入力部ＡにＨレベルの信号が入力されたときは、ＮチャネルＭＯＳトランジスタＭＮ４がオンして抵抗Ｒ４がショートされる。

なお、ＣＭＯＳ回路１０及びスイッチング制御回路２０については、実施例１における動作と全く同様であるので、各ＭＯＳトランジスタＭＰ１、ＭＮ１、ＭＰ２、ＭＮ２に実施例１と同一の参照符号を付し、その説明を省略する。

かかる実施例２に係るＭＯＳインバータ回路によっても、図２に示したヒステリシス特性が実現され、抵抗Ｒ３、Ｒ４を用いた簡素な構成で、ヒステリシス特性を有するＮＯＴゲートを実現することができ、チャタリング等の少ないＮＯＴゲートとすることができる。また、抵抗Ｒ３、Ｒ４の値を調整することにより、ヒステリシス特性を容易に調整することができる。

図４は、本発明を適用した実施例３に係るＣＭＯＳインバータ回路の回路構成を示した図である。図４において、実施例３に係るＣＭＯＳインバータ回路は、ＣＭＯＳ回路１０を構成するＰチャネルＭＯＳトランジスタＭＰ１及びＮチャネルＭＯＳトランジスタＭＮ１と、ＮチャネルＭＯＳトランジスタＭＮ１のソース側にグランドＧＮＤとの間に直列接続された抵抗Ｒ２と、抵抗Ｒ２に並列にドレイン及びソースが接続されたスイッチング素子であるＮチャネルＭＯＳトランジスタＭＮ３と、スイッチング制御回路２０を構成するＰチャネルＭＯＳトランジスタＭＰ２及びＮチャネルＭＯＳトランジスタＭＮ２とを有する。

図４において、実施例３に係るＣＭＯＳインバータ回路は、ＣＭＯＳ回路１０を構成するＰチャネルＭＯＳトランジスタＭＰ１の側には抵抗が接続されておらず、ＮチャネルＭＯＳトランジスタＭＮ１のソース側にのみ抵抗Ｒ２が接続されている点で、実施例１の図１に係るＣＭＯＳインバータ回路と異なっている。そして、これに伴い、抵抗Ｒ２のショート及びオープン状態を制御するスイッチング素子のＮチャネルＭＯＳトランジスタＭＮ３も、抵抗Ｒ２に並列に、ＮチャネルＭＯＳトランジスタＭＮ１のソース−グランドＧＮＤ間にのみ挿入接続されている。

このように、ＣＭＯＳ回路１０を構成するＰチャネルＭＯＳトランジスタＭＰ１及びＮチャネルＭＯＳトランジスタＭＮ１の双方に抵抗及びスイッチング素子を設けるのではなく、ＭＯＳトランジスタＭＰ１、ＭＮ１の片側にのみ抵抗及びスイッチング素子を設けるようにしてもよい。

図２においては、ＮチャネルＭＯＳトランジスタＭＮ１のソース−グランドＧＮＤ間に抵抗Ｒ２を挿入接続し、これに並列にスイッチング素子ＭＮ３を設けている。かかる構成により、実施例３に係るＣＭＯＳインバータ回路の入出力電圧特性は、入力部Ａに入力される信号電圧がＬレベルからＨレベルに切り替わり、これに伴い出力部Ｙから出力される信号電圧がＨレベルからＬレベルに切り替わるときには、図９に示したようなヒステリシスのかからない特性となるが、入力部Ａの入力信号電圧がＨレベルからＬレベルに切り替わり、かつ出力部Ｙの出力信号電圧がＬレベルからＨレベルに切り替わるときには、図２に示したようにヒステリシスがかかった特性となる。つまり、図２に示した入出力特性において、出力電圧ＶｏｕｔがＬレベルからＨレベルに切り替わる際の、ゼロ電位側へのシフトのみが起こった特性曲線となる。

同様に、抵抗及びスイッチング素子を、ＰチャネルＭＯＳトランジスタＭＰ１のソース−電源Ｖｄｄにのみ設けるようにすれば、逆に入力電圧ＶｉｎがＬレベルからＨレベルに切り替わり、かつ出力電圧ＶｏｕｔがＨレベルからＬレベルに切り替わる際に、図２に示した入出力特性曲線が電源電圧Ｖｄｄ側にシフトする変化のみが発生した特性曲線となり、逆側の１方向のみヒステリシス特性を有するＮＯＴゲートを実現することができる。

なお、ＣＭＯＳ回路１０及びスイッチング制御回路２０の構成及び動作は、実施例１と同様であるので、各ＭＯＳトランジスタＭＰ１、ＭＮ１、ＭＰ２、ＭＮ２に同一の参照符号を付し、その説明を省略する。

実施例３に係るＣＭＯＳインバータ回路によれば、１方向の切り替わり時のみヒステリシス特性を有するＮＯＴゲートを実現することができる。これにより、チャタリング等の少ないＮＯＴゲートとすることができる。そして、そのヒステリシス特性は、抵抗Ｒ２を調整することにより、容易に調整可能である。

図５は、本発明を適用した実施例４に係るＣＭＯＳインバータ回路の構成を示した図である。図５において、実施例４に係るＣＭＯＳインバータ回路は、ＣＭＯＳ回路１０を構成するＰチャネルＭＯＳトランジスタＭＰ１及びＮチャネルＭＯＳトランジスタＭＮ１と、スイッチング制御回路２０を構成するＰチャネルＭＯＳトランジスタＭＰ２及びＮチャネルＭＯＳトランジスタＭＮ２を有する点は、実施例１〜３と同様である。しかしながら、抵抗Ｒ４及びこれに並列に接続されたスイッチング素子のＮチャネルＭＯＳトランジスタＭＮ４が、ＮチャネルＭＯＳトランジスタＭＮ１のドレインと出力部Ｙとの間にのみ１つだけ設けられている点で、実施例１〜３とは異なっている。

このように、ＣＭＯＳ回路１０を構成するＰチャネルＭＯＳトランジスタＭＰ１及びＮチャネルＭＯＳトランジスタＭＮ１の一方のドレイン側にのみ、抵抗及びスイッチング素子を設けるようにしてもよい。図５においては、ＮチャネルＭＯＳトランジスタＭＮ１のドレインと出力部Ｙとの間にのみ、抵抗Ｒ４及びスイッチング素子ＭＮ４を設けている。

かかる構成により、実施例３と同様に、図２において、入力電圧ＶｉｎがＨレベルからＬレベル、出力電圧ＶｏｕｔがＬレベルからＨレベルに切り替わるときにのみ、入出力特性曲線が０電位（グランド）側にシフトし、ヒステリシスがかかる入出力特性を実現することができる。

また、実施例３と同様に、ＰチャネルＭＯＳトランジスタＭＰ１のドレインと出力部Ｙとの間にのみ抵抗及びスイッチング素子を設けるようにすれば、逆に出力電圧ＶｏｕｔがＨレベルからＬレベルに切り替わる際に入出力特性曲線が電源電圧Ｖｄｄ側にシフトするが、出力電圧ＶｏｕｔがＬレベルからＨレベルに切り替わる際には、ヒステリシスがかからない入出力特性を得ることができる。

なお、ＣＭＯＳ回路１０及びスイッチング制御回路２０の構成及び機能については、実施例１〜３と同様であるので、各ＭＯＳトランジスタＭＰ１、ＭＮ１、ＭＰ２、ＭＮ２に実施例１〜３と同様の参照符号を付し、その説明を省略する。

このように、実施例４に係るＣＭＯＳインバータ回路によれば、ＣＭＯＳ回路１０を構成するＰチャネルＭＯＳトランジスタＭＰ１及びＮチャネルＭＯＳトランジスタＭＮ１の一方のＭＯＳトランジスタのドレイン側にのみ抵抗Ｒ４及びスイッチング素子ＭＮ４を設けることにより、１方向の切り替え時のみヒステリシス特性を有するＮＯＴゲートを実現することができる。これにより、チャタリング等の少ないＮＯＴゲートとすることができる。そして、抵抗Ｒ４の値を調整することにより、ヒステリシス特性を容易に調整することができる。

なお、実施例１〜４において、総て抵抗器による抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４をＰチャネルＭＯＳトランジスタＭＰ１及び／又はＮチャネルＭＯＳトランジスタＭＮ１に直列に接続する例を挙げて説明したが、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の代わりに、ＭＯＳトランジスタを用い、ＭＯＳトランジスタのオン抵抗を用いてＣＭＯＳインバータ回路を構成してもよい。抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４は、抵抗成分を有する素子であれば、抵抗器以外の抵抗素子と利用することができるので、かかるＭＯＳトランジスタのオン抵抗を利用した構成によっても、同様にヒステリシス特性を有するＮＯＴゲートを実現することができる。

図６は、本発明を適用した実施例５に係る論理ゲートの回路構成を示した図である。実施例５に係る論理ゲートは、ＮＯＲゲートを構成している。図６において、実施例５に係るＮＯＲゲートは、ＣＭＯＳ回路１１を構成するＰチャネルＭＯＳトランジスタＭＰ１１及びＮチャネルＭＯＳトランジスタＭＮ１１と、ＣＭＯＳ回路１２を構成するＰチャネルＭＯＳトランジスタＭＰ１２及びＮチャネルＭＯＳトランジスタＭＮ１２と、抵抗Ｒ５、Ｒ６と、スイッチング素子ＭＰ１４、ＭＮ１４と、スイッチング制御回路２１を構成するＰチャネルＭＯＳトランジスタＭＰ１３及びＮチャネルＭＯＳトランジスタＭＮ１３とを有する。

また、実施例５に係るＮＯＲゲートは、２入力１出力であるので、入力部Ａ、Ｂと出力部ｆとを備える。出力部ｆからは、ｆ（Ａ，Ｂ）が出力されるが、ＮＯＲゲートであるので、ｆ（０，０）＝１、ｆ（０，１）＝０、ｆ（１，０）＝０、ｆ（１，１）＝０が出力される。なお、０はＬレベルの出力に対応し、１はＨレベルの出力に対応している。

図６において、実施例５に係るＮＯＲゲートは、ＡかＢの双方又はいずれか一方の入力がＨレベルとなれば、互いに並列接続されたＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２の双方又はいずれか一方が導通し、直列接続されたＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２の双方又はいずれか一方が遮断し、全体としてＮＯＲ機能を生み出す。

つまり、例えば、入力部ＡにＨレベルの信号が入力されたときには、ＣＭＯＳ回路１１のＮチャネルＭＯＳトランジスタＭＮ１１がオンして出力部ｆからはＬレベルを出力し、スイッチング制御回路２１の入力部Ａ２に入力される。スイッチング制御回路２１もインバータ回路であるから、出力部Ｙ２からは反転したＨレベル信号が出力され、スイッチング素子であるＮチャネルＭＯＳトランジスタＭＮ１４をオンにし、抵抗Ｒ６がショートされる。同様に、入力部ＢにＨレベルの信号が入力されたときも、ＮチャネルＭＯＳトランジスタＭＮ１２がオンし、出力部ｆからはＬレベル信号が出力される。そして、スイッチング制御回路２１により、スイッチング素子ＭＮ１４がオンとなり、やはり抵抗Ｒ６がショートされる。入力部Ａ及び入力部Ｂの双方にＨレベルの信号が入力されたときも、当然出力部ｆにはＬレベル信号が出力されるので、やはり同じように抵抗Ｒ６がショートされる。これにより、実施例５に係るＮＯＲゲートは、ヒステリシス特性を有する入出力特性を実現することができる。

一方、入力部Ａ及び入力部Ｂの双方にＬレベルの信号が入力されたときは、ＣＭＯＳ回路１１のＰチャネルＭＯＳトランジスタＭＰ１１及びＣＭＯＳ回路１２のＰチャネルＭＯＳトランジスタＭＰ１２の双方がオンとなり、出力部ｆからは、Ｈレベルの信号が出力される。そして、スイッチング制御回路２１の入力部Ａ２にＨレベルの信号が入力され、出力部Ｙ２からはＬレベルの信号が出力され、スイッチング素子であるＰチャネルＭＯＳトランジスタＭＰ１４をオン状態にする。これにより、抵抗Ｒ５はショートされ、やはりヒステリシス特性を有する入出力特性を実現することができる。

このように、ＮＯＲゲートにおいても、ＣＭＯＳ回路１１、１２を構成するＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＮ１１、ＭＮ１２に直列に抵抗を接続し、これに並列にスイッチング素子ＭＰ１４、ＭＮ１４を設け、これらをスイッチング制御回路２１で制御することにより、ヒステリシス特性を有するＮＯＲゲートを実現することができ、チャタリング等の少ないＮＯＲゲートとすることができる。また、ヒステリシス特性は、抵抗Ｒ５、Ｒ６を調整することにより、やはり容易に調整することができる。

図７は、本発明を適用した実施例６に係る論理ゲートの回路構成を示した図である。実施例６に係る論理ゲートは、ＮＡＮＤゲートを構成している。図７において、実施例６に係るＮＡＮＤゲートは、ＣＭＯＳ回路１３を構成するＰチャネルＭＯＳトランジスタＭＰ２１及びＮチャネルＭＯＳトランジスタＭＮ２１と、ＣＭＯＳ回路１４を構成するＰチャネルＭＯＳトランジスタＭＰ２２及びＮチャネルＭＯＳトランジスタＭＮ２２と、抵抗Ｒ７、Ｒ８と、スイッチング素子ＭＰ２４、ＭＮ２４と、スイッチング制御回路２２を構成するＰチャネルＭＯＳトランジスタＭＰ２３及びＮチャネルＭＯＳトランジスタＭＮ２３とを有する。

また、実施例６に係るＮＡＮＤゲートは、２入力１出力であり、２つの入力部Ａ、Ｂと、１つの出力部ｆ（Ａ，Ｂ）を有する。ＮＡＮＤゲートであるから、入力と出力の関係は、ｆ（０，０）＝1、ｆ（０，１）＝１、ｆ（１，０）＝１及びｆ（１，１）＝０となる。（但し、０はＬレベルの電圧信号、１はＨレベルの電圧信号を示す。）
実施例６に係るＮＡＮＤゲートは、ＣＭＯＳ回路１１、１２のＰチャネルＭＯＳトランジスタＭＰ２１、ＭＰ２２が並列に電源Ｖｄｄに接続され、ＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２２が直列にグランドＧＮＤに接続されている。従って、入力部Ａ、Ｂの双方又はいずれか一方にＬレベルの信号が入力されれば、出力部ｆはＨレベルの信号を出力し、入力部Ａ、Ｂの双方にＨレベルの信号が入力されたときのみ、出力部ｆはＬレベルの信号を出力することになり、ＮＡＮＤゲートの機能を果たす。

つまり、例えば、入力部ＡにＬレベルの信号が入力されたときには、ＰチャネルＭＯＳトランジスタＭＰ２１がオンとなり、出力部ｆはＨレベルの信号を出力する。これにより、スイッチング制御回路２２は、入力部Ａ３からＨレベルの信号が入力され、出力部Ｙ３からＬレベルの信号を出力する。これにより、スイッチング素子であるＰチャネルＭＯＳトランジスタＭＰ２４がオンし、抵抗Ｒ７はショートされる。同様に、入力部ＢにＬレベルの信号が入力されたときには、ＰチャネルＭＯＳトランジスタＭＰ２２がオンしてやはり出力部ｆからＨレベルの信号が出力される。これはスイッチング制御回路２２により反転して出力部Ｙ３からはＬレベルの信号が出力されるので、やはりスイッチング素子ＰチャネルＭＯＳトランジスタＭＰ２４がオンし、抵抗Ｒ７がショートされる。また、入力部Ａ、Ｂの双方にＬレベルの信号が入力された場合も、同様の動作をする。

一方、入力部Ａ、Ｂの双方にＨレベルの信号が入力された場合には、グランドＧＮＤに直列接続されているＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２２の双方がオン状態となるので、出力ｆからは、Ｌレベルの信号が出力される。Ｌレベルの信号が、スイッチング制御回路２２の入力部Ａ３に入力されると、ＰチャネルＭＯＳトランジスタＭＰ２３がオンとなり、出力部Ｙ３からはＨレベルの信号が出力される。このとき、スイッチング素子であるＮチャネルＭＯＳトランジスタＭＮ２４がオンするので、抵抗Ｒ８はショートされる。

このように、入力部Ａ、Ｂの入力信号の組み合わせに応じて、出力ｆの出力電圧ＶｏｕｔがＬレベルのときには、グランドＧＮＤに接続された抵抗Ｒ８のみがショートされ、出力電圧ＶｏｕｔがＨレベルのときには、電源Ｖｄｄに接続された抵抗Ｒ７のみがショートされる動作をすることにより、ＮＡＮＤゲートにおいても、ヒステリシス特性を実現させることができ、チャタリング等の少ないＮＡＮＤゲートとして構成することができる。また、抵抗Ｒ７、Ｒ８の調整により、実施例６に係るＮＡＮＤゲートにおいても、ヒステリシス特性を容易に調整することができる。

なお、実施例５及び実施例６においても、抵抗Ｒ５、Ｒ６、Ｒ７、Ｒ８は、抵抗器を適用した例を用いて説明したが、抵抗Ｒ５〜Ｒ８は、抵抗成分を有する素子であれば、種々の態様が適用できるので、例えば、ＭＯＳトランジスタのオン抵抗を利用するようにしてもよい。

また、実施例５のＮＯＲゲートと実施例１〜４のＮＯＴゲートのいずれかを組み合わせることにより、ヒステリシス特性を有するＯＲゲートを実現することができ、実施例６のＮＡＮＤゲートと実施例１〜４のいずれかを組み合わせることにより、ＡＮＤゲートを実現することができる。そして、これらを利用して、所望のロジック回路を構成することができる。例えば、実施例１〜６に係る論理ゲートを用いて半導体基板に所望のロジック回路を形成し、これをパッケージングしてパッケージに収容することにより、所望のロジック回路を搭載した半導体集積回路装置を構成することができる。本実施例に係る論理ゲートは、このようなロジックＩＣに好適に適用することができる。

以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。

実施例１に係るＣＭＯＳインバータ回路の回路構成を示した図である。 実施例１に係るＣＭＯＳインバータ回路の入出力電圧特性を示した図である。 実施例２に係るＣＭＯＳインバータ回路の回路構成を示した図である。 実施例３に係るＣＭＯＳインバータ回路の回路構成を示した図である。 実施例４に係るＣＭＯＳインバータ回路の構成を示した図である。 実施例５に係る論理ゲートの回路構成を示した図である。 実施例６に係る論理ゲートの回路構成を示した図である。 従来から用いられているＣＭＯＳインバータ回路を示した図である。 従来のＣＭＯＳインバータ回路の、入出力電圧の関係特性を示した図である。

符号の説明

１０、１１、１２、１３、１４ ＣＭＯＳ回路
２０、２１、２２ スイッチング制御回路
ＭＰ１、ＭＰ２、ＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ２１、ＭＰ２２、ＭＰ２３ ＰチャネルＭＯＳトランジスタ
ＭＮ１、ＭＮ２、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ２１、ＭＮ２２、ＭＮ２３ ＮチャネルＭＯＳトランジスタ
ＭＰ３、ＭＮ３、ＭＰ４、ＭＮ４、ＭＰ１４、ＭＮ１４、ＭＰ２４、ＭＮ２４ スイッチング素子
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８ 抵抗
Ａ、Ａ１、Ａ２、Ａ３、Ｂ 入力部
Ｙ、Ｙ１、Ｙ２、Ｙ３、ｆ 出力部

Claims (5)

1. ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを有するＣＭＯＳ回路を含んだ論理ゲートであって、
   前記ＰチャネルＭＯＳトランジスタ及び／又は前記ＮチャネルＭＯＳトランジスタのソース又はドレインに直列接続された抵抗成分を有する素子と、
   該抵抗成分を有する素子に並列に接続されたスイッチング素子と、
   前記ＣＭＯＳ回路の出力信号に応じて、前記スイッチング素子をスイッチング制御するスイッチング制御回路と、を有することを特徴とする論理ゲート。
2. 前記スイッチング制御回路は、前記ＣＭＯＳ回路の入力信号と同相の信号で前記スイッチング素子を制御することを特徴とする請求項１に記載の論理ゲート。
3. 前記抵抗成分を有する素子は、抵抗器又はＭＯＳトランジスタであることを特徴とする請求項１又は２に記載の論理ゲート。
4. ＮＯＴゲート、ＮＯＲゲート、又はＮＡＮＤゲートのいずれか１つであることを特徴とする請求項１乃至３のいずれか一項に記載の論理ゲート。
5. 請求項１乃至４のいずれか一項に記載の論理ゲートを用いてロジック回路を半導体基板に形成し、
   該半導体基板をパッケージに収容したことを特徴とする半導体集積回路装置。

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