JPH10111674A

JPH10111674A - タイミング信号発生回路およびこれを含む表示装置

Info

Publication number: JPH10111674A
Application number: JP9100478A
Authority: JP
Inventors: Yoshiaki Aoki; 木良朗青; Masaki Miyatake; 武正樹宮
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-04-17
Filing date: 1997-04-17
Publication date: 1998-04-28

Abstract

(57)【要約】【課題】一部で不良信号が発生しても、修復作業を行
うことなく継続使用が可能となって歩留り及び信頼性を
向上させることができるタイミング信号発生回路および
これを含む表示装置を提供する。【解決手段】タイミング信号発生回路は、タイミング
信号発生要素（１０１〜１０３等）が並列接続されてな
るタイミング信号発生部が複数、直列に配置され、この
直列に配置された複数のタイミング信号発生部の間に接
続部を有する。この接続部は複数のタイミング信号発生
要素の出力信号のうちの相対的に多数のものを出力する
演算回路（１０４〜１０７等）を有している。このタイ
ミング信号発生回路では、演算回路の多数決演算により
回路を構成する素子の一部に不良が発生しても修復作業
を行うことなく正常出力が取り出される。表示装置はこ
のタイミング信号発生回路（１０１３）を含むととも
に、タイミング信号発生回路の出力端子に現れる出力に
基づいて所定の駆動信号をサンプリングし、駆動配線に
出力するサンプリング部（１０１５）と、駆動配線に接
続された複数の単位画素（１００１）とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はタイミング信号発生
回路およびこれを含む表示装置に関し、特にマトリクス
駆動方式の映像表示装置とその駆動回路に好適なもので
ある。

【０００２】

【従来の技術】マトリクス駆動方式の映像表示装置、特
に広く用いられているアクティブマトリクス型液晶表示
装置は、以下のように構成されている。

【０００３】図１６は、アクティブマトリクス型液晶表
示装置の概略構成図である。

【０００４】映像表示素子である液晶表示素子１２０１
は、Ｘ配線である信号線１２０３とＹ配線であるゲート
配線１２０４との各交差部にそれぞれ配設され、Ｘ配線
１２０３及びＹ配線１２０４に接続される。Ｘ配線１２
０３、Ｙ配線１２０４はそれぞれ駆動回路１２０６、１
２０７に接続され、駆動回路１２０６、１２０７をそれ
ぞれ構成するタイミング信号発生回路１２０８、１２０
９によって電気信号を送り出すタイミングが制御され
る。

【０００５】図１７は、シフトレジスタ形式のタイミン
グ信号発生回路の一例を示す回路構成図である。

【０００６】この回路は、インバータ１３０２及び、ル
ープ接続された２つのインバータ１３０１よりなるフリ
ップフロップ回路１３０３をシフトレジスタの一構成単
位として縦続接続し、シフトレジスタへのタイミング入
力信号を各段の各クロック毎に１段ずつ移動させること
によりＸ配線１２０３、Ｙ配線１２０４のタイミング制
御を行うタイミング出力信号を発生する。

【０００７】なお、図中の記号φ及び／φは、クロック
信号を示しており、クロックφとクロック／φとは、相
互に反転の関係にある（以下、同様）。

【０００８】映像表示素子としては、液晶表示素子以外
にも、放電ガス、蛍光体、発光ダイオード、光源管、電
子線蛍光管、電磁駆動型反射表示素子等が用いられ、い
ずれもタイミングに応じてＸ、Ｙの各配線に入力された
電気信号によりその表示状態を変化させ、任意の映像を
画面に表示する。

【０００９】上述のように、マトリクス駆動方式の映像
表示装置は、Ｘ、Ｙの各配線に送り出す電気信号のタイ
ミングを制御することによって、画面上の表示状態を任
意に変化させることが出来る。

【００１０】しかし、この駆動タイミングに不良が生じ
た場合、マトリクス状に配設された表示素子の制御が不
可能となり、画面上に線状もしくは面状の表示不良が発
生する。例えば、シフトレジスタ形式のタイミング制御
回路は、次段のシフトレジスタに送り出すタイミング入
力信号に不良を生ずると、それ以降のシフトレジスタに
より制御される表示素子はすべて表示不良の状態とな
る。

【００１１】また、シフトレジスタ形式タイミング制御
回路は、クロック信号、タイミング入力信号（スタート
パルス）等の外部から供給される信号が、回路内の各素
子に対して直接に接続される構成であるため、製造工程
中の静電気破壊に対して極めて脆弱であった。特にこの
構成上の欠点は、駆動回路を表示素子と同時に形成する
駆動回路一体型の映像表示装置において問題となり、映
像表示装置の歩留りと信頼性の向上、表示装置の低コス
ト化等に対する障害となっていた。

【００１２】上記問題に対応する第１の対応策として、
Ｘ、Ｙの各配線の駆動をそれぞれの配線の両側から行う
ことにより、一方の駆動回路に不良が発生しても反対側
の駆動回路が補うという構成が採用されている。

【００１３】また、第２の対応策として、入力数値信号
に応じて選択的にタイミング出力信号を発生させるデコ
ーダ形式を、タイミング信号発生回路に採用する構成が
提案されている。

【００１４】図１８は、デコーダ形式タイミング信号発
生回路の一例を示す回路構成図である。タイミング入力
信号を各段の各クロック毎に１段ずつ移動させるシフト
レジスタ形式とは異なり、各デコーダ回路１４０１がそ
れぞれタイミング出力信号を発生するため、シフトレジ
スタ形式のように面状の表示不良を発生し難く、不良箇
所の配線をレーザで切断して修復する作業がシフトレジ
スタ形式に比較して大幅に簡略化されるという利点を有
する。

【００１５】第３の対応策として、予備のシフトレジス
タ、または予備のデコーダを予め駆動回路中に併設して
おく構成が提案されている。

【００１６】図１９は予備シフトレジスタ併設タイミン
グ信号発生回路の回路構成図、図２０は予備デコーダ併
設タイミング信号発生回路の回路構成図である。これら
の構成では、シフトレジスタ、デコーダに駆動不良が発
生した場合、駆動不良を起こしたシフトレジスタ１５０
２、デコーダ１５０５をレーザ等で配線から切り離し、
併設してある予備シフトレジスタ１５０１、予備デコー
ダ１５０４を、銀ペースト等の導電性材料やレーザ照射
等を用いて、予備シフトレジスタ接続ノード１５０３、
予備デコーダ接続ノード１５０４を接続する。

【００１７】第４の対応策として、同一タイミングで動
作する２列以上のｋ列のシフトレジスタを平行に配設
し、複数段毎にｋ入力のＮＯＲ回路を挿入する構成が提
案されている（図２１）。

【００１８】図２１は、シャープ技報、第56号、P.40、
第２図に記載されたもので、同一タイミングで動作する
平行に配設されたｋ列のシフトレジスタと、シフトレジ
スタ複数段毎にｋ入力のＮＯＲ回路を挿入した構成のタ
イミング信号発生回路の回路構成図である。この構成に
より、ｋ列のシフトレジスタ１６０１の一部に不良が発
生してもＮＯＲ回路１６０２により不良となったタイミ
ング入力信号を選択排除することが可能となり、また、
選択排除が出来ない場合であっても、不良を発生したシ
フトレジスタ列とｋ入力のＮＯＲ回路との接続を切断す
ることにより、正常な駆動動作が可能となる。

【００１９】

【発明が解決しようとする課題】しかしながら、上記対
応策の各構成には、それぞれ以下のような問題点があ
る。

【００２０】第１の対応策、すなわち、Ｘ、Ｙの各配線
の駆動をそれぞれの配線の両側から行い、一方の駆動回
路に不良が発生したときは反対側の駆動回路が補う構成
においては、駆動負荷の大きさに起因して配線を両側か
ら駆動しなければならない場合には、この構成を採用す
ることは原理的に不可能であり、また、駆動負荷が十分
小さく、片側からの駆動で間に合う場合であっても、不
良となった駆動回路部分をマトリクス配線から電気的に
切り離す必要が生ずるため、レーザ等で配線の一部を切
断する作業を行わなければならない。

【００２１】第２の対応策、すなわち、デコーダ形式タ
イミング信号発生回路においては、配線の駆動は片側か
ら可能であることが前提となり、また、不良箇所のレー
ザカットの作業が必要であることに変わりはない。

【００２２】第３の対応策、すなわち、予備のシフトレ
ジスタまたは予備のデコーダを駆動回路中に併設する構
成においても、不良箇所を切り離すための配線のレーザ
カットと予備回路の接続の作業とが必要となるため、駆
動回路の修復工程が複雑化して大量生産における現実的
な手段とはいえない。

【００２３】第４の対応策、すなわち、同一タイミング
で動作する２列以上のｋ列のシフトレジスタを平行に配
設し、複数段毎にｋ入力のＮＯＲ回路を挿入する構成に
おいては、シフトレジスタの不良が発生する場合、Ｈｉ
ｇｈ側で固定となる不良であるか、Ｌｏｗ側で固定とな
る不良であるかは、場合によって異なり、Ｈｉｇｈ側で
固定となる不良に対しては必ずレーザ等による配線の切
り離し作業が必要となる。

【００２４】さらに、上記各構成全般に関わる問題とし
て、駆動回路の信頼性の問題が挙げられる。映像表示装
置使用中にタイミング信号発生回路が不良となった場
合、従来の技術では修復作業を行うことなく継続して映
像表示装置を使用することはできない。したがって、特
に駆動回路一体型の映像表示装置においては、駆動回路
を構成する各素子の信頼性を考慮して駆動回路全体を構
成することが、表示装置の信頼性を向上させる上での重
要な問題となっている。

【００２５】本発明は上記問題点に鑑みてなされたもの
で、その目的は、回路を構成する素子の一部に不良が発
生しても修復作業を行うことなく継続使用が可能なタイ
ミング信号発生回路を提供し、結果として、タイミング
信号発生回路自体または駆動回路若しくは映像表示装置
等の全体としての歩留り及び信頼性の向上を達成するこ
とである。

【００２６】

【課題を解決するための手段】本発明にかかるタイミン
グ信号発生回路の第１の態様によれば、それぞれが各々
２値のタイミング信号を発生する３以上のタイミング信
号発生手段が並列接続されてなる、複数の直列に配置さ
れたタイミング信号発生部と、前記直列に配置された複
数の前記タイミング信号発生部の間に配置され、その前
段の前記タイミング信号発生部の各タイミング信号発生
手段の出力に基づき所定のタイミング信号を生成して後
段の前記タイミング信号発生部に出力する接続部とを備
え、前記接続部は、前段の前記タイミング信号発生部に
属する前記各タイミング信号発生手段の出力のうち相対
的に多数の前記タイミング信号発生手段が出力する信号
を選択して後段のタイミング信号発生部に出力する第１
の演算手段を備えたことを特徴とする。

【００２７】前記第１の演算手段は多数決回路であると
良く、また、後段の前記タイミング信号発生手段に対応
した数の並列出力を有するものであると良い。

【００２８】前記接続部は、後段の前記タイミング信号
発生手段に対応した数の並列出力を有する第１の演算手
段に加えて、これら並列出力が互いに相違するとき、そ
れらを出力している前段の前記タイミング信号発生手段
のうちの相対的に多数のものが出力している信号を選択
して出力する第２の演算手段を備えたものであることが
好ましい。

【００２９】前記第２の演算手段は多数決回路であると
良い。

【００３０】前記接続部は、前記直列に配置された複数
のタイミング発生部の複数個おきに配置され、これらが
直列に接続されたものであると良い。

【００３１】前記タイミング信号発生手段はシフトレジ
スタあるいは、デコーダからなるものであると良い。

【００３２】本発明にかかるタイミング信号発生回路の
第２の態様によれば、それぞれが各々２値のタイミング
信号を発生する３以上のタイミング信号発生手段が並列
接続されてなる、複数の直列に配置されたタイミング信
号発生部と、前記直列に配置された複数の前記タイミン
グ信号発生部の間に配置され、その前段の前記タイミン
グ信号発生部の各タイミング信号発生手段の出力に基づ
き所定のタイミング信号を生成して後段の前記タイミン
グ信号発生部に出力する接続部とを備え、前記接続部
は、前段の前記タイミング信号発生部に属する前記各タ
イミング信号発生手段の数と同数でかつ該タイミング信
号発生手段の出力のうち２つのタイミング信号からなる
相互に異なる組み合わせがそれぞれ入力されるｎ個の２
入力論理積回路と、前記各２入力論理積回路の出力を入
力とし、次段のタイミング信号発生部に対する出力を発
生するｎ入力論理積回路とを備えたことを特徴とする。

【００３３】本発明にかかるタイミング信号発生回路の
第３の態様によれば、それぞれが各々２値のタイミング
信号を発生する３以上のタイミング信号発生手段が並列
接続されてなる、複数の直列に配置されたタイミング信
号発生部と、前記直列に配置された複数の前記タイミン
グ信号発生部の間に配置され、その前段の前記タイミン
グ信号発生部の各タイミング信号発生手段の出力に基づ
き所定のタイミング信号を生成して後段の前記タイミン
グ信号発生部に出力する接続部とを備え、前記接続部
は、前段の前記タイミング信号発生部に属する前記各タ
イミング信号発生手段の数と同数でかつ該タイミング信
号発生手段の出力のうち２つのタイミング信号からなる
相互に異なる組み合わせがそれぞれ入力されるｎ個の２
入力論理積回路と、前記各２入力論理積回路の出力を入
力とするｎ個のｎ入力論理積回路を有し、該ｎ個のｎ入
力論理積回路の出力を並列に次段のタイミング信号発生
部に対して出力するものであることを特徴とする。

【００３４】本発明にかかるタイミング信号発生回路の
第４の態様によれば、それぞれが各々２値のタイミング
信号を発生する３以上のタイミング信号発生手段が並列
接続されてなる、複数の直列に配置されたタイミング信
号発生部と、前記直列に配置された複数の前記タイミン
グ信号発生部の間に配置され、その前段の前記タイミン
グ信号発生部の各タイミング信号発生手段の出力に基づ
き所定のタイミング信号を生成して後段の前記タイミン
グ信号発生部に出力する接続部とを備え、前記接続部
は、前段の前記タイミング信号発生部に属する前記各タ
イミング信号発生手段の数と同数でかつ該タイミング信
号発生手段の出力のうち２つのタイミング信号からなる
相互に異なる組み合わせがそれぞれ入力されるｎ個の２
入力論理積回路と、前記各２入力論理積回路の出力を入
力とするｎ個のｎ入力論理積回路を有し、該ｎ個のｎ入
力論理積回路の出力を次段のタイミング信号発生部及び
これと並行に出力端子にむけて出力するとともに、前記
ｎ個のｎ入力論理積回路と出力端子との間に配置され、
該ｎ個の出力のうち２つの出力からなる相互に異なる組
み合わせがそれぞれ入力されるｎ個の２入力論理和回路
と、前記ｎ個の２入力論理回路の各出力がそれぞれ入力
されるｎ入力論理和回路を有することを特徴とするタイ
ミング信号発生回路。

【００３５】また、本発明にかかる表示装置によれば、
それぞれが各々２値のタイミング信号を発生する３以上
のタイミング信号発生手段が並列接続されてなる、複数
の直列に配置されたタイミング信号発生部と、前記直列
に配置された複数の前記タイミング信号発生部の間に配
置され、その前段の前記タイミング信号発生部の各タイ
ミング信号発生手段の出力に基づき所定のタイミング信
号を生成して後段の前記タイミング信号発生部に出力す
る接続部であって、前段の前記タイミング信号発生部に
属する前記各タイミング信号発生手段の出力のうち相対
的に多数の前記タイミング信号発生手段が出力する信号
を選択して後段のタイミング信号発生部及びこれと並行
に出力端子にむけて出力する演算手段を備えた接続部と
を備えたタイミング信号発生回路と、前記タイミング信
号発生回路の出力端子に現れる出力に基づいて所定の駆
動信号をサンプリングし、駆動配線に出力する駆動部
と、前記駆動配線に接続された複数の単位画素とを備え
たことを特徴とする。

【００３６】前記タイミング信号発生手段は、シフトレ
ジスタあるいはデコーダからなることが好ましい。

【００３７】前記複数の単位画素は、Ｘ方向の第１の駆
動配線およびＹ方向の第２の駆動配線の交差部に設けら
れて前記第１および第２の駆動配線によって駆動される
トランジスタの出力に接続されるとともに前記シフトレ
ジスタ及び演算手段はトランジスタより構成され、該単
位画素に接続されたトランジスタと前記シフトレジスタ
及び演算手段を構成するトランジスタは同一工程で形成
されたものであることが好ましい。

【００３８】また、前記複数の単位画素は、Ｘ方向の第
１の駆動配線およびＹ方向の第２の駆動配線の交差部に
設けられて前記第１および第２の駆動配線によって駆動
されるトランジスタの出力に接続されるとともに前記デ
コーダ及び演算手段はトランジスタより構成され、該単
位画素に接続されたトランジスタと前記デコーダ及び演
算手段を構成するトランジスタは同一工程で作製された
ものであることが好ましい。

【００３９】本発明に係るタイミング信号発生回路によ
れば、複数のタイミング信号発生手段で発生した信号の
うち、相対的に多数のものを演算回路により取り出すよ
うにしているので、一部のタイミング信号発生手段で不
良信号が発生しても、修復作業を行うことなく継続使用
が可能となり、タイミング信号発生回路自体またはこれ
を用いた駆動回路若しくは映像表示装置等の全体として
の歩留り及び信頼性を向上させることができる。

【００４０】

【発明の実施の形態】以下、本発明に係るタイミング信
号発生回路の実施の形態について、図面を参照しながら
詳細に説明する。

【００４１】図１は、本発明の第１の実施の形態に係る
タイミング信号発生回路の回路構成図である。

【００４２】第１の実施の形態に係るタイミング信号発
生回路は、同一のクロック信号及び正論理のタイミング
入力信号によって同時に同一の動作をする３列のシフト
レジスタ１０１、１０２、１０３からなるシフトレジス
タ列と、シフトレジスタ列の出力側に配設され、３つの
シフトレジスタ１０１、１０２、１０３の各出力のうち
２つの出力からなる相互に異なる組合せがそれぞれ入力
された３個の２入力ＮＡＮＤ回路１０４、１０５、１０
６と、３個の２入力ＮＡＮＤ回路１０４、１０５、１０
６の各出力が入力される１個の３入力ＮＡＮＤ回路１０
７とから回路の一単位が構成されている。

【００４３】各シフトレジスタ１０１、１０２、１０３
がインバータ及びフリップフロップ回路から構成され、
タイミング入力信号を各段の各クロック毎に１段ずつ移
動させる点は、従来の構成と同様である。なお、これら
のシフトレジスタはタイミング信号発生部として動作す
る。

【００４４】３入力ＮＡＮＤ回路１０７の出力はその出
力端子でのタイミング出力信号及び次段への出力となっ
ている。映像表示装置の場合は、このタイミング出力信
号が駆動信号発生回路に入力され、表示部のマトリクス
配線が駆動される。これらの４つのＮＡＮＤ回路は接続
部を構成する。

【００４５】このように、構成単位はタイミング信号発
生部と接続部よりなっており、この構成単位が複数段縦
続接続された構成となっている。

【００４６】第１の実施の形態を採用することにより、
３列のシフトレジスタ１０１、１０２、１０３のうちい
ずれか１個が不良となって正常な信号を出力しなくなっ
た場合には、３個の２入力ＮＡＮＤ回路１０４、１０
５、１０６と３入力ＮＡＮＤ回路１０７とからなる演算
回路によって相対的に多数の真の信号を取り出し、その
結果として異常信号を除去する。したがって次段のシフ
トレジスタ列への信号の出力及びタイミング出力信号は
正常な状態で行われる。また、この際の不良信号はどの
ような信号であるかにかかわらず、配線不良によってシ
フトレジスタと演算回路との間が開放状態となった場合
であっても、次段のシフトレジスタ列への信号の出力及
びタイミング出力信号の正常な状態を維持することがで
きる。さらに、２個のシフトレジスタが同時に不良とな
った場合であっても、一方がＨｉｇｈ信号を出力し続け
る不良で、他方がＬｏｗ信号を出力し続ける不良である
ときは、正常な動作を維持することができる。

【００４７】以上のように、本発明に係る第１の実施の
形態においては、３列のシフトレジスタ列と演算回路が
組み合わされ、不良信号を選択排除する演算回路を組み
合わされ、演算回路が相対的に多数の真の信号を取り出
すので、タイミング信号発生回路は一部のシフトレジス
タの不良信号が発生したときでも修復作業を行うことな
く継続使用が可能となる。その結果、駆動回路または映
像表示装置等の全体としての歩留り及び信頼性を向上さ
せることができる。

【００４８】図２（ａ）、３（ａ）、４（ａ）は、シフ
トレジスタを構成する各論理回路部分の等価回路構成を
示し、図２（ｂ）、３（ｂ）、４（ｂ）はそれらの回路
図である。ここに図示されたように、図２（ａ）はクロ
ックトインバータ、図３（ａ）は２入力ＮＡＮＤ、図４
（ａ）は２入力ＮＯＲ回路であり、それぞれ周知のＣＭ
ＯＳ回路を組み合わせることによって構成されている。

【００４９】図５は、これらの論理回路を含む駆動回路
部および表示部を有する液晶パネルの要部断面図であ
る。表示部に配置された薄膜トランジスタ（ＴＦＴ）７
１はｎチャネル型ＴＦＴにより構成されており、該ＴＦ
Ｔ７１のソース電極７７は透明電極からなる画素電極３
８に接続されている。またゲート電極６８は図示しない
ゲート線に接続され、ドレイン線７６は図示しない信号
線に接続されている。

【００５０】一方、駆動回路部は、ｎチャネル型ＴＦＴ
７１ｂおよびｐチャネル型ＴＦＴ７４によって構成され
ており、表示部のＴＦＴ７１と同一工程により作製され
る。すなわち、基板６１上にアモルファスシリコン膜を
成膜後、レーザ照射して多結晶化を行い、所望形状にパ
ターニングすることにより、多結晶シリコン層８０、８
１、８２を形成する。この上にゲート絶縁膜６７を形成
後、ゲート電極６８を選択的に形成する。そして多結晶
シリコン層８０、８１、８２にイオンドープを施し、ソ
ース領域７２、８４、８６およびドレイン領域６４、８
３、８５に不純物を導入する。なお、ｎチャネルＴＦＴ
とｐチャネルＴＦＴでは異なる導電型の不純物をドープ
するため、イオンドープを２工程に分けて行う。そし
て、層間絶縁膜７５を形成し、ソース・ドレイン領域に
対応したコンタクトホールを形成後、ドレイン電極およ
びソース電極を形成する。以上の工程により表示部のＴ
ＦＴおよび駆動回路部のＴＦＴが完成する。

【００５１】また、この液晶表示パネルでは、基板６１
に対向して基板６２が配置され、基板６２の内面には対
向電極４が形成されている。また基板６１と基板６２と
の間の空間には液晶４４が封入されている。

【００５２】図６は、本発明の第２の実施の形態に係る
タイミング信号発生回路の回路構成図である。

【００５３】第２の実施の形態に係るタイミング信号発
生回路は、同一のクロック信号及び正論理のタイミング
入力信号によって同時に同一の動作をする３列のシフト
レジスタ２０１、２０２、２０３からなるシフトレジス
タ列と、シフトレジスタ列の出力側に配設され、３つの
シフトレジスタ２０１、２０２、２０３の各出力のうち
２つの出力からなる相互に異なる組合せがそれぞれ入力
された３個の２入力ＮＡＮＤ回路２０４、２０５、２０
６と、３個の２入力ＮＡＮＤ回路２０４、２０５、２０
６の各出力がそれぞれ入力される３個の３入力ＮＡＮＤ
回路２０７、２０８、２０９と、３個の３入力ＮＡＮＤ
回路２０７、２０８、２０９の各出力が入力される１個
の３入力ＮＯＲ回路２１０とから回路の一単位が構成さ
れている。３個の３入力ＮＡＮＤ回路２０７、２０８、
２０９の各出力はそれぞれ次段のシフトレジスタ列を構
成する各シフトレジスタへの出力となり、３入力ＮＯＲ
回路２１０の出力はタイミング出力信号となり、この構
成単位が複数段縦続接続された構成となっている。映像
表示装置の場合は、このタイミング出力信号が駆動信号
発生回路に入力され、表示部のマトリクス配線が駆動さ
れる。

【００５４】第２の実施の形態を採用することにより、
第１の実施の形態と同様に、シフトレジスタの出力側に
不良信号が発生した場合において正常に各信号を出力す
ることができるのみならず、さらにいずれか１個のシフ
トレジスタの入力側に不良信号が発生した場合において
も、３入力ＮＯＲ回路２１０の多数決信号取り出し機能
によりシフトレジスタ列のタイミング入力信号を最終段
まで正常に送り出すことが可能となる。その結果、第１
の実施の形態に比較してさらに演算回路の正常信号の取
り出し能力を向上させることができる。

【００５５】図７は、本発明の第３の実施の形態に係る
タイミング信号発生回路の回路構成図である。

【００５６】第３の実施の形態に係るタイミング信号発
生回路は、第２の実施の形態に係るタイミング信号発生
回路とほぼ同様の回路構成であるが、各構成単位の出力
段に３入力ＮＯＲ回路の替わりに３入力ＮＡＮＤ回路３
１０が配設されている点で異なる。

【００５７】第３の実施の形態を採用することにより、
第２の実施の形態と同様に、シフトレジスタの出力側に
不良信号が発生した場合において正常に各信号を出力す
ることができるのみならず、さらにいずれか１個のシフ
トレジスタの入力側に不良信号が発生した場合において
も、３入力ＮＡＮＤ回路３１０の多数決信号選択機能に
よりシフトレジスタ列のタイミング入力信号を最終段ま
で正常に送り出すことが可能となる。また、映像表示装
置等のマトリクス配線を駆動するタイミング出力信号
は、３入力ＮＡＮＤ回路３１０を介して発生されるた
め、シフトレジスタの入力側に不良信号が発生した場
合、タイミング出力信号は常にオフの方向に収束され
る。その結果、タイミング出力信号が入力される駆動信
号発生回路がアナログスイッチ等で構成され、タイミン
グ出力信号がアナログスイッチのゲートを開閉動作させ
る構成をとる場合には、タイミング出力信号がオフに収
束されることにより、アナログスイッチをハイインピー
ダンス状態に収束させるため、事実上レーザで切断した
場合と同様の効果を得ることができる。したがって、特
に駆動信号発生回路がアナログスイッチ等によって構成
されている場合には、第２の実施の形態に比較してさら
に演算回路の正常不良選択能力を向上させることができ
る。

【００５８】なお、必要とされるタイミング出力信号、
すなわち、駆動信号発生回路の構成によっては、第２の
実施の形態と第３の実施の形態とを組み合わせ、出力段
ごとに３入力ＮＯＲ回路、３入力ＮＡＮＤ回路のいずれ
かを選択して配設し、タイミング信号発生回路を構成す
ることも可能である。

【００５９】図８は、本発明の第４の実施の形態に係る
タイミング信号発生回路の回路構成図である。

【００６０】第４の実施の形態に係るタイミング信号発
生回路は、各構成単位の出力段に配設され、駆動信号発
生回路に接続される論理回路を除き、第２または第３の
実施の形態に係るタイミング信号発生回路とほぼ同様の
回路構成である。

【００６１】各構成単位の出力段に配設される論理回路
は、３つのＮＡＮＤ回路４０７、４０８、４０９の各出
力のうち２つの出力からなる相互に異なる組合せがそれ
ぞれ入力された３個の２入力ＮＡＮＤ回路４１０、４１
１、４１２と、３個の３入力ＮＡＮＤ回路４１０、４１
１、４１２の各出力が入力される１個の３入力ＮＡＮＤ
回路４１３とから構成されている。この論理回路を介し
て、駆動信号発生回路へのタイミング出力信号が出力さ
れる。

【００６２】第４の実施の形態を採用することにより、
３列のシフトレジスタのうちいずれか１個が動作不良と
なり、シフトレジスタの入力側または出力側にどのよう
な不良信号が供給される場合であっても、ＮＡＮＤ回路
４０４、４０５、４０６及びＮＡＮＤ回路４０７、４０
８、４０９からなる論理回路、またはＮＡＮＤ回路４１
０、４１１、４１２及び４１３からなる論理回路による
多数決演算により正常信号を選択することができ、修復
作業を行うことなく正常にタイミング出力信号を発生さ
せることができる。したがって、第３の実施の形態に比
較してさらに演算回路の正常信号選択能力を向上させる
ことができ、その結果、駆動回路の歩留りと信頼性もさ
らに向上させることができる。

【００６３】図９は、本発明の第５の実施の形態に係る
タイミング信号発生回路の回路構成図である。

【００６４】第５の実施の形態に係るタイミング信号発
生回路は、第４の実施の形態に係るタイミング信号発生
回路の構成から、ＮＡＮＤ回路５０４、５０５、５０６
及びＮＡＮＤ回路５０７、５０８、５０９からなる多数
決の演算回路を１段おきに除去して直接接続した構成と
なっている。

【００６５】現状における各素子の信頼性の水準、不良
信号の発生確率等に鑑みると、第４の実施の形態に係る
タイミング信号発生回路の構成のように、各段ごとに多
数決演算の演算回路を配設することは必ずしも必要では
ないと考えられ、回路の集積化の効率等を考慮すると、
多数決演算の演算回路の配設箇所を適当に省略した方が
実用化に適する場合もあり得る。

【００６６】第５の実施の形態を採用することにより、
多数決演算の演算回路を除去した部分において、異なっ
た列に属するシフトレジスタの出力側及び入力側に同時
に不良信号が発生した場合を除き、第４の実施の形態と
同様に不良信号の選択排除を行うことができ、かつ、タ
イミング信号発生回路の回路規模を縮小することができ
る。

【００６７】なお、多数決演算回路の配設は、１段おき
に限らず、２段おき以上であっても良く、また、必ずし
も規則的でなくても良い。

【００６８】図１０は、本発明の第６の実施の形態に係
るタイミング信号発生回路の回路構成図である。

【００６９】第６の実施の形態に係るタイミング信号発
生回路は、タイミング入力信号が負論理の信号である場
合における、第１の実施の形態に対応した回路構成であ
る。第１の実施の形態に係るタイミング信号発生回路に
おける３個の２入力ＮＡＮＤ回路１０４、１０５、１０
６が３個の２入力ＮＯＲ回路６０４、６０５、６０６
に、１個の３入力ＮＡＮＤ回路６０７が１個の３入力Ｎ
ＯＲ回路に、それぞれ置き換えられている。

【００７０】第６の実施の形態を採用することにより、
シフトレジスタの動作が負論理のタイミング入力信号で
制御される場合においても、第１の実施の形態と同様
に、不良信号を選択排除し、同等の歩留り及び信頼性の
水準を達成することができる。また、第２ないし第５の
実施の形態についても、同様にＮＡＮＤ回路をＮＯＲ回
路に置き換えることにより、タイミング入力信号が負論
理の場合に、各実施の形態と同等の正常信号選択機能、
歩留り及び信頼性の水準を達成することができる。

【００７１】図１１は、本発明の第７の実施の形態に係
るタイミング信号発生回路の回路構成図である。

【００７２】第７の実施の形態に係るタイミング信号発
生回路におけるシフトレジスタ列は、同一のクロック信
号及びタイミング入力信号によって同時に同一の動作を
する３列のシフトレジスタ７０１、７０２、７０３から
構成される。各シフトレジスタの出力側に配設される演
算回路は、正論理のタイミング入力信号が供給される段
においては、３つのシフトレジスタ７０１、７０２、７
０３の各出力のうち２つの出力からなる相互に異なる組
合せがそれぞれ入力された３個の２入力ＮＡＮＤ回路７
０４、７０５、７０６と、３個の２入力ＮＡＮＤ回路７
０４、７０５、７０６の各出力が入力される１個の３入
力ＮＡＮＤ回路７０７とから構成され、負論理のタイミ
ング入力信号が供給される段においては、３つのシフト
レジスタの各出力のうち２つの出力からなる相互に異な
る組合せがそれぞれ入力された３個の２入力ＮＯＲ回路
７０８、７０９、７１０と、３個の２入力ＮＯＲ回路７
０８、７０９、７１０の各出力が入力される１個の３入
力ＮＯＲ回路７１１とから構成されている。

【００７３】第７の実施の形態を採用することにより、
タイミング信号発生回路のシフトレジスタの出力の論理
が１段毎に反転する場合であっても、第１の実施の形態
と同様に、多数決演算により正常信号を選択し、同等の
歩留り及び信頼性の水準を達成することができる。

【００７４】図１２は、本発明の第８の実施の形態に係
るタイミング信号発生回路の回路構成図である。

【００７５】第８の実施の形態に係るタイミング信号発
生回路は、第１の実施の形態における３列のシフトレジ
スタ列を、４列として構成したものである。同一のクロ
ック信号及び正論理のタイミング入力信号によって同時
に同一の動作をする４列のシフトレジスタ８０１、８０
２、８０３、８０４からなるシフトレジスタ列と、シフ
トレジスタ列の出力側に配設され、４つのシフトレジス
タ８０１、８０２、８０３、８０４の各出力のうち２つ
の出力からなる相互に異なる組合せがそれぞれ入力され
た４個の２入力ＮＡＮＤ回路８０５、８０６、８０７、
８０８と、４個の２入力ＮＡＮＤ回路８０５、８０６、
８０７、８０８の各出力が入力される１個の４入力ＮＡ
ＮＤ回路８０９とから回路の一単位が構成されている。

【００７６】第８の実施の形態を採用することにより、
第１の実施の形態に係るタイミング信号発生回路に比較
して、さらに駆動回路の歩留り及び信頼性を向上させる
ことができる。

【００７７】本発明に係るタイミング信号発生回路は、
以上説明した各実施の形態の他、３列以上のシフトレジ
スタ列の出力側に不良信号を選択排除する演算回路を配
設した構成を有するものであれば、シフトレジスタの形
式、個数、駆動論理信号の正負にかかわらず、同様の効
果を得ることができ、また、駆動信号発生回路へのタイ
ミング出力信号がシフトレジスタの出力から直接取り出
したものであっても良い。

【００７８】図１３は、本発明の第９の実施の形態に係
るタイミング信号発生回路の回路構成図である。

【００７９】第９の実施の形態に係るタイミング信号発
生回路は、入力された数値信号に応じて選択的に信号を
出力するデコーダ型の構成である。各構成単位は、入力
数値信号に応じて同一のタイミングで選択的に負論理の
信号を出力する３個のデコーダ回路９０１、９０２、９
０３からなる１個のデコーダ回路群と、各デコーダ回路
群の３つのデコーダ回路の各出力のうち２つの出力から
なる相互に異なる組合せがそれぞれ入力された３個の２
入力ＮＯＲ回路９０４、９０５、９０６と、３個の２入
力ＮＯＲ回路９０４、９０５、９０６の各出力が入力さ
れる１個の３入力ＮＯＲ回路９０７とから構成されてい
る。駆動信号発生回路へ供給される信号は、３入力ＮＯ
Ｒ回路９０７の出力信号である。

【００８０】第９の実施の形態を採用することにより、
デコーダ回路の駆動不良に起因する不良信号が、３個の
２入力ＮＯＲ回路９０４、９０５、９０６及び１個の３
入力ＮＯＲ回路９０７とから構成される演算回路によっ
て選択排除され、一部のデコーダ回路の不良信号に対し
ては修復作業を行うことなく継続使用が可能となる。そ
の結果、従来のデコーダ型のタイミング信号発生回路に
比較して、歩留り及び信頼性を向上させることができ
る。

【００８１】なお、デコーダ回路が正論理の信号を出力
するものである場合には、ＮＯＲ回路をＮＡＮＤ回路に
置き換えることによって同様の効果を得ることができ
る。その他、同一のタイミングで信号を出力する３個以
上のデコーダ回路群の出力側に正常信号を選択する演算
回路を配設した構成であれば、デコーダ回路の形式、個
数、デコーダ回路群に対する数値信号の内容等は変更す
ることが可能である。

【００８２】図１４は、図１に示した本発明の第１の実
施の形態に係るタイミング信号発生回路を、駆動回路一
体型の液晶表示装置に適用した場合の回路構成図であ
る。

【００８３】第１の実施の形態に係るタイミング発生回
路１０１３から取り出されたタイミング出力信号によっ
てＸ配線１００３がＭＯＳトランジスタ１００５を介し
て制御され、第１の実施の形態に係るタイミング発生回
路１０１４から取り出されたタイミング出力信号によっ
てＹ配線１００４が２個のインバータ１００６を介して
制御され、さらに、Ｘ配線１００３及びＹ配線１００４
によってＭＯＳトランジスタ１００２を介して液晶表示
素子１００１が制御される。

【００８４】液晶表示装置に、本発明に係るタイミング
信号発生回路を適用することにより、歩留り及び信頼性
を大幅に向上させることができる。

【００８５】図１５は、図１３に示した本発明の第９の
実施の形態に係るデコーダ型タイミング信号発生回路
を、駆動回路一体型の液晶表示装置に適用した場合の回
路構成図である。

【００８６】第９の実施の形態に係るタイミング発生回
路１１１４から取り出されたタイミング出力信号によっ
てＸ配線１１０３がインバータ１１０６及びＭＯＳトラ
ンジスタ１１０５を介して制御され、第９の実施の形態
に係るタイミング発生回路１１１５から取り出されたタ
イミング出力信号によってＹ配線１１０４がインバータ
１１０７を介して制御され、さらに、Ｘ配線１１０３及
びＹ配線１１０４によってＭＯＳトランジスタ１１０２
を介して液晶表示素子１１０１が制御される。この場合
においても、本発明に係るタイミング信号発生回路を液
晶表示装置に適用することにより、歩留り及び信頼性を
大幅に向上させることができる。

【００８７】以上、本発明の各実施の形態についてそれ
ぞれ説明したが、同様の基本構成を有するものであれ
ば、その他の変形例においても同様の効果を得ることが
できる。すなわち、同一のタイミングで信号を出力する
３個以上の回路の出力側に、当該回路を動作させる信号
の論理の正負に適合した、不良信号の選択排除を行う演
算回路を配設した回路構成を有するものであれば、タイ
ミング信号発生回路がシフトレジスタを基本に構成され
たものであっても、デコーダを基本に構成されたもので
あっても良く、１個の不良信号選択排除演算回路に対す
る回路構成単位数も、場合に応じて適当に設定すること
ができる。また、本発明に係るタイミング信号発生回路
が適用される映像表示装置は、マトリクス駆動形式の映
像装置である限り、どのような形式のものであっても同
様の効果を得ることができる。

【００８８】

【発明の効果】本発明に係るタイミング信号発生回路に
よれば、複数のタイミング信号発生手段で発生した信号
のうち、相対的に多数のものを演算回路により取り出す
ようにしているので、一部のタイミング信号発生手段で
不良信号が発生しても、修復作業を行うことなく継続使
用が可能となり、歩留り及び信頼性を向上させることが
できる。

【００８９】また、本発明にかかる表示装置によれば、
複数のタイミング信号発生手段で発生した信号のうち、
相対的に多数のものを演算回路により取り出すようにし
たタイミング信号発生回路と、タイミング信号発生回路
の出力端子に現れる出力に基づいて所定の駆動信号をサ
ンプリングし、駆動配線に出力するサンプリング部と、
この駆動配線に接続された複数の単位画素とを備えてい
るので、一部のタイミング信号発生手段で不良信号が発
生しても、修復作業を行うことなく継続使用が可能とな
って歩留り及び信頼性を向上させることができる表示装
置が提供される。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るタイミング信
号発生回路の回路構成図。

【図２】（ａ）はシフトレジスタに含まれる論理回路の
第１の例としてのクロックトインバータの等価回路シン
ボルを示す図。（ｂ）は実際のＣＭＯＳ構成のクロック
トインバータの回路図。

【図３】（ａ）はシフトレジスタに含まれる論理回路の
第２の例としてのＮＡＮＤゲートの等価回路シンボルを
示す図。（ｂ）は実際のＣＭＯＳ構成のＮＡＮＤゲート
の回路図。

【図４】（ａ）はシフトレジスタに含まれる論理回路の
第３の例としてのＮＯＲゲートの等価回路シンボルを示
す図。（ｂ）は実際のＣＭＯＳ構成のＮＯＲゲートの回
路図。

【図５】駆動回路を内蔵した液晶表示パネルの主要部の
断面を示す断面図。

【図６】本発明の第２の実施の形態に係るタイミング信
号発生回路の回路構成図。

【図７】本発明の第３の実施の形態に係るタイミング信
号発生回路の回路構成図。

【図８】本発明の第４の実施の形態に係るタイミング信
号発生回路の回路構成図。

【図９】本発明の第５の実施の形態に係るタイミング信
号発生回路の回路構成図。

【図１０】本発明の第６の実施の形態に係るタイミング
信号発生回路の回路構成図。

【図１１】本発明の第７の実施の形態に係るタイミング
信号発生回路の回路構成図。

【図１２】本発明の第８の実施の形態に係るタイミング
信号発生回路の回路構成図。

【図１３】本発明の第９の実施の形態に係るタイミング
信号発生回路の回路構成図。

【図１４】本発明の第１の実施の形態に係るタイミング
信号発生回路を、駆動回路一体型の液晶表示装置に適用
した場合の回路構成図。

【図１５】本発明の第９の実施の形態に係るタイミング
信号発生回路を、駆動回路一体型の液晶表示装置に適用
した場合の回路構成図。

【図１６】アクティブマトリクス型液晶表示装置の概略
構成図。

【図１７】シフトレジスタ形式タイミング信号発生回路
の一例を示す回路構成図。

【図１８】デコーダ形式タイミング信号発生回路の一例
を示す回路構成図。

【図１９】予備シフトレジスタに併設されたタイミング
信号発生回路の回路構成図、

【図２０】予備デコーダ併設タイミング信号発生回路の
回路構成図。

【図２１】同一タイミングで動作する平行に配設された
ｋ列のシフトレジスタと、シフトレジスタ複数段毎にｋ
入力のＮＯＲ回路を挿入した構成のタイミング信号発生
回路の回路構成図。

【符号の説明】

４対向電極３８画素電極４４液晶６１，６２基板６４，８３，８５ドレイン領域６７ゲート絶縁膜６８ゲート電極７１薄膜トランジスタ（ＴＦＴ）７１ｂｎチャネル型ＴＦＴ７２，８４，８６ソース領域７４ｐチャネル型ＴＦＴ７７ソース電極７６ドレイン線８１，８２多結晶シリコン層１０１，１０２，１０３，２０１，２０２，２０３，３
０１，３０２，３０３，４０１，４０２，４０３，５０
１，５０２，５０３，６０１，６０２，６０３，７０
１，７０２，７０２，８０１，８０２，８０３，８０４
シフトレジスタ１０４，１０５，１０６，２０４，２０５，２０６，３
０４，３０５，３０６，４０４，４０５，４０６，４１
０，４１１，４１２，５０４，５０５，５０６，５１
０，５１１，５１２，７０４，７０５，７０６，８０
５，８０６，８０７，８０８２入力ＮＡＮＤ回路１０７，２０７，２０８，２０９，３０７，３０８，３
０９，３１０，４０７，４０８，４０９，４１３，５０
７，５０８，５０９，５１３，７０７，１６０３３入力ＮＡＮＤ回路２１０，６０７，７１１，９０７，１６０２３入力Ｎ
ＯＲ回路６０４，６０５，６０６，７０８，７０９，７１０，９
０４，９０５，９０６２入力ＮＯＲ回路８０９４入力ＮＡＮＤ回路９０１，９０２，９０３，１４０１デコーダ回路１００１，１１０１，１２０１液晶層１００２，１１０２，１２０２画素スイッチングＴＦ
Ｔ１００３，１１０３，１２０３信号線１００４，１１０４，１２０４ゲート線１００５，１１０５アナログスイッチ１００６，１１０６，１１０７バッファ１００７，１００９タイミング信号（スタートパル
ス）９０８，１１０８，１１１０，１４０２，１５０７デ
コーダ回路駆動用入力数値信号１００８，１１０９ビデオ信号１０１０，１１１１，１２０５表示領域１０１１，１１１２，１２０６Ｘ側駆動回路１０１２，１１１３，１２０７Ｙ側駆動回路１０１３，１１１４，１２０８Ｘ側タイミング信号発
生回路１０１４，１１１５，１２０９Ｙ側タイミング信号発
生回路１０１５，１１１６，１２１０Ｘ側配線駆動信号発生
回路１０１６，１１１７，１２１１Ｙ側配線駆動信号発生
回路１０１７，１１１８，１２１２マトリクス駆動型映像
表示装置１３０１，１３０２クロックドインバータ１３０３フリップフロップ回路１５０１リペア用予備シフトレジスタ１５０４リペア用予備デコーダ１５０２，１５０５リペア作業時の切断箇所１５０３，１５０６リペア作業時の接続箇所

Claims

【特許請求の範囲】

【請求項１】それぞれが各々２値のタイミング信号を発
生する３以上のタイミング信号発生手段が並列接続され
てなる、複数の直列に配置されたタイミング信号発生部
と、前記直列に配置された複数の前記タイミング信号発生部
の間に配置され、その前段の前記タイミング信号発生部
の各タイミング信号発生手段の出力に基づき所定のタイ
ミング信号を生成して後段の前記タイミング信号発生部
に出力する接続部とを備え、前記接続部は、前段の前記タイミング信号発生部に属す
る前記各タイミング信号発生手段の出力のうち相対的に
多数の前記タイミング信号発生手段が出力する信号を選
択して後段のタイミング信号発生部に出力する第１の演
算手段を備えたことを特徴とするタイミング信号発生回
路。
【請求項２】前記第１の演算手段は多数決回路であるこ
とを特徴とする請求項１に記載のタイミング信号発生回
路。
【請求項３】前記第１の演算手段は、後段の前記タイミ
ング信号発生手段に対応した数の並列出力を有するもの
であることを特徴とする請求項１記載のタイミング信号
発生回路。
【請求項４】前記接続部は、後段の前記タイミング信号
発生手段に対応した数の並列出力を有する第１の演算手
段と、これら並列出力が互いに相違するとき、それらを
出力している前段の前記タイミング信号発生手段のうち
の相対的に多数のものが出力している信号を選択して出
力する第２の演算手段を備えたことを特徴とする請求項
１記載のタイミング信号発生回路。
【請求項５】前記第２の演算手段は多数決回路であるこ
とを特徴とする請求項４に記載のタイミング発生回路。
【請求項６】前記接続部は、前記直列に配置された複数
のタイミング発生部の複数個おきに配置され、これらが
直列に接続されたことを特徴とする請求項１に記載のタ
イミング発生回路。
【請求項７】前記タイミング信号発生手段はシフトレジ
スタからなることを特徴とする請求項１記載のタイミン
グ信号発生回路。
【請求項８】前記タイミング信号発生手段はデコーダか
らなることを特徴とする請求項１記載のタイミング信号
発生回路。
【請求項９】それぞれが各々２値のタイミング信号を発
生する３以上のタイミング信号発生手段が並列接続され
てなる、複数の直列に配置されたタイミング信号発生部
と、前記直列に配置された複数の前記タイミング信号発生部
の間に配置され、その前段の前記タイミング信号発生部
の各タイミング信号発生手段の出力に基づき所定のタイ
ミング信号を生成して後段の前記タイミング信号発生部
に出力する接続部とを備え、前記接続部は、前段の前記タイミング信号発生部に属す
る前記各タイミング信号発生手段の数と同数でかつ該タ
イミング信号発生手段の出力のうち２つのタイミング信
号からなる相互に異なる組み合わせがそれぞれ入力され
るｎ個の２入力論理積回路と、前記各２入力論理積回路
の出力を入力とし、次段のタイミング信号発生部に対す
る出力を発生するｎ入力論理積回路とを備えたことを特
徴とするタイミング信号発生回路。
【請求項１０】それぞれが各々２値のタイミング信号を
発生する３以上のタイミング信号発生手段が並列接続さ
れてなる、複数の直列に配置されたタイミング信号発生
部と、前記直列に配置された複数の前記タイミング信号発生部
の間に配置され、その前段の前記タイミング信号発生部
の各タイミング信号発生手段の出力に基づき所定のタイ
ミング信号を生成して後段の前記タイミング信号発生部
に出力する接続部とを備え、前記接続部は、前段の前記タイミング信号発生部に属す
る前記各タイミング信号発生手段の数と同数でかつ該タ
イミング信号発生手段の出力のうち２つのタイミング信
号からなる相互に異なる組み合わせがそれぞれ入力され
るｎ個の２入力論理積回路と、前記各２入力論理積回路
の出力を入力とするｎ個のｎ入力論理積回路を有し、該
ｎ個のｎ入力論理積回路の出力を並列に次段のタイミン
グ信号発生部に対して出力するものであることを特徴と
するタイミング信号発生回路。
【請求項１１】それぞれが各々２値のタイミング信号を
発生する３以上のタイミング信号発生手段が並列接続さ
れてなる、複数の直列に配置されたタイミング信号発生
部と、前記直列に配置された複数の前記タイミング信号発生部
の間に配置され、その前段の前記タイミング信号発生部
の各タイミング信号発生手段の出力に基づき所定のタイ
ミング信号を生成して後段の前記タイミング信号発生部
に出力する接続部とを備え、前記接続部は、前段の前記タイミング信号発生部に属す
る前記各タイミング信号発生手段の数と同数でかつ該タ
イミング信号発生手段の出力のうち２つのタイミング信
号からなる相互に異なる組み合わせがそれぞれ入力され
るｎ個の２入力論理積回路と、前記各２入力論理積回路
の出力を入力とするｎ個のｎ入力論理積回路を有し、該
ｎ個のｎ入力論理積回路の出力を次段のタイミング信号
発生部及びこれと並行に出力端子にむけて出力するとと
もに、前記ｎ個のｎ入力論理積回路と出力端子との間に配置さ
れ、該ｎ個の出力のうち２つの出力からなる相互に異な
る組み合わせがそれぞれ入力されるｎ個の２入力論理和
回路と、前記ｎ個の２入力論理回路の各出力がそれぞれ
入力されるｎ入力論理和回路を有することを特徴とする
タイミング信号発生回路。
【請求項１２】それぞれが各々２値のタイミング信号を
発生する３以上のタイミング信号発生手段が並列接続さ
れてなる、複数の直列に配置されたタイミング信号発生
部と、前記直列に配置された複数の前記タイミング信号
発生部の間に配置され、その前段の前記タイミング信号
発生部の各タイミング信号発生手段の出力に基づき所定
のタイミング信号を生成して後段の前記タイミング信号
発生部に出力する接続部であって、前段の前記タイミン
グ信号発生部に属する前記各タイミング信号発生手段の
出力のうち相対的に多数の前記タイミング信号発生手段
が出力する信号を選択して後段のタイミング信号発生部
及びこれと並行に出力端子にむけて出力する演算手段を
備えた接続部とを備えたタイミング信号発生回路と、前記タイミング信号発生回路の出力端子に現れる出力に
基づいて所定の駆動信号をサンプリングし、駆動配線に
出力するサンプリング部と、前記駆動配線に接続された複数の単位画素とを備えた表
示装置。
【請求項１３】前記タイミング信号発生手段は、シフト
レジスタからなることを特徴とする請求項１２記載の表
示装置。
【請求項１４】前記タイミング信号発生手段は、デコー
ダからなることを特徴とする請求項１２記載の表示装
置。
【請求項１５】前記複数の単位画素は、Ｘ方向の第１の
駆動配線およびＹ方向の第２の駆動配線の交差部に設け
られて前記第１および第２の駆動配線によって駆動され
るトランジスタの出力に接続されるとともに前記シフト
レジスタ及び演算手段はトランジスタより構成され、該単位画素に接続されたトランジスタと前記シフトレジ
スタ及び演算手段を構成するトランジスタは同一工程で
形成されたものであることを特徴とする請求項１３記載
の表示装置。
【請求項１６】前記複数の単位画素は、Ｘ方向の第１の
駆動配線およびＹ方向の第２の駆動配線の交差部に設け
られて前記第１および第２の駆動配線によって駆動され
るトランジスタの出力に接続されるとともに前記デコー
ダ及び演算手段はトランジスタより構成され、該単位画素に接続されたトランジスタと前記デコーダ及
び演算手段を構成するトランジスタは同一工程で作製さ
れたものであることを特徴とする請求項１４記載の表示
装置。