JPH10319862A - フォールトトレラント回路構成及びそれが組み込まれたアクティブマトリクス装置 - Google Patents
フォールトトレラント回路構成及びそれが組み込まれたアクティブマトリクス装置Info
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Abstract
(57)【要約】
【課題】 非常にロバストで且つフォールト（欠陥）に
対する許容性が高く、レーザリペアの必要なしに高いフ
ォールトトレランス性を提供することができる、フォー
ルトトレラント回路構成を得る。 【解決手段】 フォールトトレラント回路構成は、入力
及び出力と、第１〜第４の回路素子と、制御素子と、を
備える。第１〜第４の回路素子は、第１及び第２の回路
素子が入出力間に直列に接続されて第１の直列接続体を
構成し、第３及び第４の回路素子が入出力間に直列に接
続されて第２の直列接続体を構成し、且つ第１及び第２
の直列接続体が入出力間でお互いに並列に接続されるよ
うに、設けられる。一方、制御素子は、第１及び第２の
回路素子の接続点と第３及び第４の回路素子の接続点と
の間に接続される。制御素子は、接続点の間での電流の
流れが許容される導通状態と、接続点の間での電流の流
れが妨げられる非導通モードとの間を、制御信号によっ
て切り替え可能である。
対する許容性が高く、レーザリペアの必要なしに高いフ
ォールトトレランス性を提供することができる、フォー
ルトトレラント回路構成を得る。 【解決手段】 フォールトトレラント回路構成は、入力
及び出力と、第１〜第４の回路素子と、制御素子と、を
備える。第１〜第４の回路素子は、第１及び第２の回路
素子が入出力間に直列に接続されて第１の直列接続体を
構成し、第３及び第４の回路素子が入出力間に直列に接
続されて第２の直列接続体を構成し、且つ第１及び第２
の直列接続体が入出力間でお互いに並列に接続されるよ
うに、設けられる。一方、制御素子は、第１及び第２の
回路素子の接続点と第３及び第４の回路素子の接続点と
の間に接続される。制御素子は、接続点の間での電流の
流れが許容される導通状態と、接続点の間での電流の流
れが妨げられる非導通モードとの間を、制御信号によっ
て切り替え可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、フォールトトレラ
ント（欠陥許容性）回路構成に関し、より詳細には、例
えばアクティブマトリクス液晶ディスプレイ（AMLCD）
用の駆動回路及び制御回路に用いられ得る、フォールト
トレラント薄膜トランジスタ（TFT）回路に関する（但
し、これに限定されるわけではない）。
ント（欠陥許容性）回路構成に関し、より詳細には、例
えばアクティブマトリクス液晶ディスプレイ（AMLCD）
用の駆動回路及び制御回路に用いられ得る、フォールト
トレラント薄膜トランジスタ（TFT）回路に関する（但
し、これに限定されるわけではない）。
【０００２】
【従来の技術】典型的なアクティブマトリクス表示装置
は、駆動回路及び制御回路を表示領域の周辺部に有して
いる。これら駆動回路及び制御回路は、入力情報を処理
してアクティブディスプレイマトリクスに供給する。典
型的には、ディスプレイマトリクスはDRAM構造に類似し
ており、電圧の形でデータを運ぶ列配線、及び、タイミ
ング信号が印加されることにより列配線と行配線との交
差部に位置する画素スイッチング素子のスイッチングを
制御するための行配線を有する。画素スイッチング素子
の機能は、データ電圧を画素容量に伝達することによ
り、表示材料の特性の一部を変調することである。
は、駆動回路及び制御回路を表示領域の周辺部に有して
いる。これら駆動回路及び制御回路は、入力情報を処理
してアクティブディスプレイマトリクスに供給する。典
型的には、ディスプレイマトリクスはDRAM構造に類似し
ており、電圧の形でデータを運ぶ列配線、及び、タイミ
ング信号が印加されることにより列配線と行配線との交
差部に位置する画素スイッチング素子のスイッチングを
制御するための行配線を有する。画素スイッチング素子
の機能は、データ電圧を画素容量に伝達することによ
り、表示材料の特性の一部を変調することである。
【０００３】最も一般的な形態のアクティブマトリクス
ディスプレイは、AMLCDである。この形態のディスプレ
イにおいては、画素に蓄えられた電圧を用いて、液晶材
料の薄層の光学的特性を変調する。
ディスプレイは、AMLCDである。この形態のディスプレ
イにおいては、画素に蓄えられた電圧を用いて、液晶材
料の薄層の光学的特性を変調する。
【０００４】従来、このようなディスプレイにおける画
素スイッチング素子は、アモルファスシリコン薄膜トラ
ンジスタ（aSi-TFT）である。また、周辺部の駆動回路
及び制御回路は、単結晶シリコンから製造されたカスタ
ム集積回路であって、ディスプレイの端部周囲に接合さ
れ、アクティブマトリクスのデータ配線及び走査配線
（それぞれ上述の列配線及び行配線に対応する）に接続
されている。しかし、最近では、ディスプレイに用いら
れるガラス基板との一体化を可能にするような低温で製
造される、ポリシリコン薄膜トランジスタの使用に興味
がもたれている。ポリシリコン薄膜トランジスタは、周
辺部の駆動回路及び制御回路を基板上に製造することを
可能にするのに十分な性能を有し、製造コスト及び画素
ピッチの観点での利点を有する。
素スイッチング素子は、アモルファスシリコン薄膜トラ
ンジスタ（aSi-TFT）である。また、周辺部の駆動回路
及び制御回路は、単結晶シリコンから製造されたカスタ
ム集積回路であって、ディスプレイの端部周囲に接合さ
れ、アクティブマトリクスのデータ配線及び走査配線
（それぞれ上述の列配線及び行配線に対応する）に接続
されている。しかし、最近では、ディスプレイに用いら
れるガラス基板との一体化を可能にするような低温で製
造される、ポリシリコン薄膜トランジスタの使用に興味
がもたれている。ポリシリコン薄膜トランジスタは、周
辺部の駆動回路及び制御回路を基板上に製造することを
可能にするのに十分な性能を有し、製造コスト及び画素
ピッチの観点での利点を有する。
【０００５】
【発明が解決しようとする課題】しかし、そのような駆
動回路及び制御回路の一体化は、一体型駆動回路及び制
御回路の内部でのフォールト（欠陥）に起因した製造歩
留まりの低下をもたらし得る。さらに、そのような回路
は、大面積化及び薄膜トランジスタの性能に特有のばら
つきのために故障し易く、また、１つのトランジスタに
おけるフォールト（欠陥）が、パネル全体の致命的な欠
陥を引き起こしてしまうことがある。スレッショルド電
圧やトランジスタ移動度などのパラメータのばらつき
は、特定のトランジスタが同一回路内の隣接するトラン
ジスタの性能とマッチしないことによるソフトエラーと
して現れることがある。
動回路及び制御回路の一体化は、一体型駆動回路及び制
御回路の内部でのフォールト（欠陥）に起因した製造歩
留まりの低下をもたらし得る。さらに、そのような回路
は、大面積化及び薄膜トランジスタの性能に特有のばら
つきのために故障し易く、また、１つのトランジスタに
おけるフォールト（欠陥）が、パネル全体の致命的な欠
陥を引き起こしてしまうことがある。スレッショルド電
圧やトランジスタ移動度などのパラメータのばらつき
は、特定のトランジスタが同一回路内の隣接するトラン
ジスタの性能とマッチしないことによるソフトエラーと
して現れることがある。
【０００６】これらの理由から、AMLCDアプリケーショ
ンにおいて一体型駆動回路を備えたディスプレイの歩留
まりを上げるために、また、薄膜エレクトロニクスを用
いた他の大面積アプリケーションにおいても、フォール
トトレラント回路設計が、ますます重要になってきてい
る。
ンにおいて一体型駆動回路を備えたディスプレイの歩留
まりを上げるために、また、薄膜エレクトロニクスを用
いた他の大面積アプリケーションにおいても、フォール
トトレラント回路設計が、ますます重要になってきてい
る。
【０００７】いくつかのフォールトトレラント設計技術
が、すでに公知である。
が、すでに公知である。
【０００８】リダンダンシー・ウィズ・リペア（リペア
を伴う冗長性；RWR）技術では、基本機能回路を２重に
複製し、製造後に機能回路の１つが欠陥を有することが
発見された場合に、所定の手段を用いてリペア作業を行
う。RWR技術をAMLCDに応用した例が、例えば米国特許第
5,111,060号、及びY. TakefujiらによりSID'93 Digest
の第383〜386頁に、開示されている。
を伴う冗長性；RWR）技術では、基本機能回路を２重に
複製し、製造後に機能回路の１つが欠陥を有することが
発見された場合に、所定の手段を用いてリペア作業を行
う。RWR技術をAMLCDに応用した例が、例えば米国特許第
5,111,060号、及びY. TakefujiらによりSID'93 Digest
の第383〜386頁に、開示されている。
【０００９】さらに図１に、AMLCDの周辺回路のためのR
WR回路構成を示す。この構成において、複数の基本機能
回路を２重に複製して、シフトレジスタ素子対（１、１
a）、（２、２a）、（３、３a）、etc.を形成してい
る。すなわち、図１のRWR回路構成において、シフトレ
ジスタ素子１ａ、２ａ、３ａ、etc.が、切断パッド６及
び７によって対応する回路の入力及び出力間に接続され
ている。また、スペアのシフトレジスタ１、２、３、et
c.が、溶接パッド４及び５によって、対応する回路の入
力及び出力間に、シフトレジスタ素子１ａ、２ａ、３
ａ、etc.と並列に接続されている。このため、切断パッ
ド６及び７にレーザ照射することによって、欠陥を有す
るシフトレジスタ素子（例えば素子１a）を完全に回路
から除去するとともに、交換用シフトレジスタ素子（例
えば１）を、溶接パッド４及び５によって接続すること
が可能な構成となっている。
WR回路構成を示す。この構成において、複数の基本機能
回路を２重に複製して、シフトレジスタ素子対（１、１
a）、（２、２a）、（３、３a）、etc.を形成してい
る。すなわち、図１のRWR回路構成において、シフトレ
ジスタ素子１ａ、２ａ、３ａ、etc.が、切断パッド６及
び７によって対応する回路の入力及び出力間に接続され
ている。また、スペアのシフトレジスタ１、２、３、et
c.が、溶接パッド４及び５によって、対応する回路の入
力及び出力間に、シフトレジスタ素子１ａ、２ａ、３
ａ、etc.と並列に接続されている。このため、切断パッ
ド６及び７にレーザ照射することによって、欠陥を有す
るシフトレジスタ素子（例えば素子１a）を完全に回路
から除去するとともに、交換用シフトレジスタ素子（例
えば１）を、溶接パッド４及び５によって接続すること
が可能な構成となっている。
【００１０】RWR技術によれば、容認し得る程度のオー
バーヘッド（overhead）で且つ回路性能に対して無視し
得る程度の副作用で、大きなフォールトトレランス性が
提供される。しかし、その一方で、この技術における低
レベル試験及びリペア工程を製造プロセスに組み込むこ
とが、コストの点で（すなわち、高価になり過ぎるため
に）困難であるようなアプリケーションも、また多く存
在する。また、回路のリペアを必要とせずにフォールト
トレランス性が提供される方が好ましい。
バーヘッド（overhead）で且つ回路性能に対して無視し
得る程度の副作用で、大きなフォールトトレランス性が
提供される。しかし、その一方で、この技術における低
レベル試験及びリペア工程を製造プロセスに組み込むこ
とが、コストの点で（すなわち、高価になり過ぎるため
に）困難であるようなアプリケーションも、また多く存
在する。また、回路のリペアを必要とせずにフォールト
トレランス性が提供される方が好ましい。
【００１１】図２に概略図を示すトリプル・モジュラー
・リダンダンス（３重モジュール式冗長性；TMR）技術
では、基本機能回路を３重に複製し、回路１０、１１及
び１２の出力を共通多数決回路１３に接続することによ
って、回路１０、１１及び１２の出力の多数決に対応す
る出力を生成する。このような技術は、例えば、C. Bol
chiniらによるIEEE International Symposium on Circu
its and Systems 1994の第83〜86頁に、及び、A. A. So
rensonによる"Digital circuit reliability through r
edundancy"、Electro-Technology、vol.67、No.7、第11
8〜125頁（1961年７月）から、公知である。
・リダンダンス（３重モジュール式冗長性；TMR）技術
では、基本機能回路を３重に複製し、回路１０、１１及
び１２の出力を共通多数決回路１３に接続することによ
って、回路１０、１１及び１２の出力の多数決に対応す
る出力を生成する。このような技術は、例えば、C. Bol
chiniらによるIEEE International Symposium on Circu
its and Systems 1994の第83〜86頁に、及び、A. A. So
rensonによる"Digital circuit reliability through r
edundancy"、Electro-Technology、vol.67、No.7、第11
8〜125頁（1961年７月）から、公知である。
【００１２】上述の技術は、回路１０、１１及び１２の
出力を、共通のＯＲゲートを駆動する３つのＡＮＤゲー
トに接続することによって実現可能であることが、理解
されるであろう。このような構成は、３つの回路１０、
１１及び１２のいずれにおけるフォールトに対しても、
許容性を有する。
出力を、共通のＯＲゲートを駆動する３つのＡＮＤゲー
トに接続することによって実現可能であることが、理解
されるであろう。このような構成は、３つの回路１０、
１１及び１２のいずれにおけるフォールトに対しても、
許容性を有する。
【００１３】しかし、このような構成が追加的なフォー
ルトに対して許容性を有する可能性は、限られている。
さらに、回路を３重に設けること、並びに関連する（多
数決回路のような）決定ロジックを設けることにより、
この技術はコストがかかる。また、上記の構成は、３つ
の並列回路によって構成される追加的な負荷、及び決定
ロジックを通過することに伴う遅延のために、非冗長性
回路が正しく機能している場合に比べて、電力消費及び
速度の面において性能がかなり劣る。これらの理由のた
めに、TMR技術は、高速動作が要求される単純な繰返し
回路であるAMLCDの決定回路に対しては、実用的ではな
い。
ルトに対して許容性を有する可能性は、限られている。
さらに、回路を３重に設けること、並びに関連する（多
数決回路のような）決定ロジックを設けることにより、
この技術はコストがかかる。また、上記の構成は、３つ
の並列回路によって構成される追加的な負荷、及び決定
ロジックを通過することに伴う遅延のために、非冗長性
回路が正しく機能している場合に比べて、電力消費及び
速度の面において性能がかなり劣る。これらの理由のた
めに、TMR技術は、高速動作が要求される単純な繰返し
回路であるAMLCDの決定回路に対しては、実用的ではな
い。
【００１４】文献での記載が少ない別の技術として、R.
Kuenの"Computer redundancy: design, performance an
d future"、IEEE Transactions on Reliability、Vol.
R-18、No.1、第３〜11頁に言及されている、クオード・
マスキング（４角形状マスキング；QM）技術と呼ばれる
ものがある。
Kuenの"Computer redundancy: design, performance an
d future"、IEEE Transactions on Reliability、Vol.
R-18、No.1、第３〜11頁に言及されている、クオード・
マスキング（４角形状マスキング；QM）技術と呼ばれる
ものがある。
【００１５】図３の概略図に示されるように、QM技術で
は、４つの基本機能回路１５、１６、１７及び１８を、
回路１５と１６とが直列になり、且つ回路１７と１８と
が直列になるように、接続する。回路１５及び１６のペ
アと回路１７及び１８のペアとは、共通の入力及び出力
の間に、２つの並列パスで接続される。このような技術
は、TMR技術よりもずっとロバストであり、回路のうち
少なくとも２つが故障しないかぎり、回路構成全体とし
ての故障は起こらない。
は、４つの基本機能回路１５、１６、１７及び１８を、
回路１５と１６とが直列になり、且つ回路１７と１８と
が直列になるように、接続する。回路１５及び１６のペ
アと回路１７及び１８のペアとは、共通の入力及び出力
の間に、２つの並列パスで接続される。このような技術
は、TMR技術よりもずっとロバストであり、回路のうち
少なくとも２つが故障しないかぎり、回路構成全体とし
ての故障は起こらない。
【００１６】図３における接続１９（点線）は、スタッ
クオープン（非導通）フォールト及びスタッククローズ
ド（導通）フォールトの発生の相対確率に基づいて、形
成される。もし、スタックオープン（非導通）フォール
トの方が発生しやすければ、接続１９を形成することに
より、回路構成中に別のパスを設ける。一方、もしスタ
ッククローズド（導通）フォールトの方が発生しやすけ
れば、接続１９を形成しない。両タイプのフォールトが
同じ程度に起こりやすい場合には、接続１９を形成して
もしなくても構わない。
クオープン（非導通）フォールト及びスタッククローズ
ド（導通）フォールトの発生の相対確率に基づいて、形
成される。もし、スタックオープン（非導通）フォール
トの方が発生しやすければ、接続１９を形成することに
より、回路構成中に別のパスを設ける。一方、もしスタ
ッククローズド（導通）フォールトの方が発生しやすけ
れば、接続１９を形成しない。両タイプのフォールトが
同じ程度に起こりやすい場合には、接続１９を形成して
もしなくても構わない。
【００１７】この技術は非常にロバストであり、薄膜MO
Sの実現のための若干の面積を必要とするだけである
が、このタイプのロジックによって構成される回路構成
は、同様な非冗長回路に比較して、動作が遅く且つ電力
消費が大きくなる。
Sの実現のための若干の面積を必要とするだけである
が、このタイプのロジックによって構成される回路構成
は、同様な非冗長回路に比較して、動作が遅く且つ電力
消費が大きくなる。
【００１８】本発明は、上記のような課題を解決するた
めになされたものであり、その目的は、（１）非常にロ
バストで且つフォールト（欠陥）に対する許容性が高
く、AMLCDの駆動回路及び制御回路などのような、多く
のトランジスタが用いられていてフォールトトレランス
性が重要になる集積回路において特に有用である、フォ
ールトトレラント回路構成を提供すること、及び、
（２）上述のフォールトトレラント回路構成を有するア
クティブマトリクス装置を提供すること、を目的とす
る。
めになされたものであり、その目的は、（１）非常にロ
バストで且つフォールト（欠陥）に対する許容性が高
く、AMLCDの駆動回路及び制御回路などのような、多く
のトランジスタが用いられていてフォールトトレランス
性が重要になる集積回路において特に有用である、フォ
ールトトレラント回路構成を提供すること、及び、
（２）上述のフォールトトレラント回路構成を有するア
クティブマトリクス装置を提供すること、を目的とす
る。
【００１９】
【課題を解決するための手段】本発明により、４重冗長
性を有するフォールトトレラントな回路構成が提供され
る。本回路構成は、入力及び出力と、４重に繰り返され
た複数の回路素子と、制御素子と、を有している。複数
の回路素子は、入力と出力との間に直列に接続された第
１及び第２の回路素子と、入力と出力との間に直列に接
続された第３及び第４の回路素子と、を有しており、直
列接続された第１及び第２の回路素子が、入力と出力と
の間において、直列接続された第３及び第４の回路素子
と、並列に接続されている。制御素子は、第１及び第２
の回路素子の接続点と、第３及び第４の回路素子の接続
点との間に、接続されている。制御素子は、導通モード
（接続点の間で電流が流れることが可能である）と非導
通モード（接続点の間で電流が流れることが禁止され
る）との間を、制御信号によって切り替え可能である。
このような特徴によって、上記の目的が達成される。
性を有するフォールトトレラントな回路構成が提供され
る。本回路構成は、入力及び出力と、４重に繰り返され
た複数の回路素子と、制御素子と、を有している。複数
の回路素子は、入力と出力との間に直列に接続された第
１及び第２の回路素子と、入力と出力との間に直列に接
続された第３及び第４の回路素子と、を有しており、直
列接続された第１及び第２の回路素子が、入力と出力と
の間において、直列接続された第３及び第４の回路素子
と、並列に接続されている。制御素子は、第１及び第２
の回路素子の接続点と、第３及び第４の回路素子の接続
点との間に、接続されている。制御素子は、導通モード
（接続点の間で電流が流れることが可能である）と非導
通モード（接続点の間で電流が流れることが禁止され
る）との間を、制御信号によって切り替え可能である。
このような特徴によって、上記の目的が達成される。
【００２０】このような回路構成は、薄膜トランジスタ
（TFT）構造に特に適用可能であり、他の形態のフォー
ルトトレラント冗長回路に比べて、面積オーバーヘッド
が少ない。この構成により、レーザリペアの必要なしに
高いフォールトトレランス性が提供され、従来のクオー
ドマスキング回路と比較して、より高い信頼性が提供さ
れる。このことから、本構成は、AMLCDなどのアクティ
ブマトリクス装置の駆動回路及び制御回路に特に適して
いることが明らかである。
（TFT）構造に特に適用可能であり、他の形態のフォー
ルトトレラント冗長回路に比べて、面積オーバーヘッド
が少ない。この構成により、レーザリペアの必要なしに
高いフォールトトレランス性が提供され、従来のクオー
ドマスキング回路と比較して、より高い信頼性が提供さ
れる。このことから、本構成は、AMLCDなどのアクティ
ブマトリクス装置の駆動回路及び制御回路に特に適して
いることが明らかである。
【００２１】好ましくは、第１〜第４の回路素子及び／
或いは制御素子は、例えばMOSFETなどのスイッチング素
子である。
或いは制御素子は、例えばMOSFETなどのスイッチング素
子である。
【００２２】全ての素子は、薄膜トランジスタ（TFT）
構造（例えばアモルファスシリコン薄膜トランジスタ構
造或いはポリシリコン薄膜トランジスタ構造）の一部を
なし得る。
構造（例えばアモルファスシリコン薄膜トランジスタ構
造或いはポリシリコン薄膜トランジスタ構造）の一部を
なし得る。
【００２３】具体的には、第１、第２、第３、及び第４
の回路素子並びに制御素子の各々は、単一の薄膜トラン
ジスタ構造（例えばアモルファスシリコン薄膜トランジ
スタ構造或いはポリシリコン薄膜トランジスタ構造）を
有し得る。
の回路素子並びに制御素子の各々は、単一の薄膜トラン
ジスタ構造（例えばアモルファスシリコン薄膜トランジ
スタ構造或いはポリシリコン薄膜トランジスタ構造）を
有し得る。
【００２４】或いは、第１、第２、第３、及び第４の回
路素子並びに制御素子を互いに一体的に形成して、複合
トランジスタ構造を構成し得る（例えばアモルファスシ
リコントランジスタ構造或いはポリシリコントランジス
タ構造）。この場合、複合トランジスタ構造は、全ての
回路素子に共通なゲート電極と、ソース電極と、ドレイ
ン電極と、を有し得る。
路素子並びに制御素子を互いに一体的に形成して、複合
トランジスタ構造を構成し得る（例えばアモルファスシ
リコントランジスタ構造或いはポリシリコントランジス
タ構造）。この場合、複合トランジスタ構造は、全ての
回路素子に共通なゲート電極と、ソース電極と、ドレイ
ン電極と、を有し得る。
【００２５】本発明のフォールトトレラント回路構成
は、アクティブマトリクス装置の制御回路を形成し得
る。
は、アクティブマトリクス装置の制御回路を形成し得
る。
【００２６】本発明の別の局面によれば、上述のフォー
ルトトレラント回路構成を有するアクティブマトリクス
装置が提供され、これによって、上記の目的が達成され
る。
ルトトレラント回路構成を有するアクティブマトリクス
装置が提供され、これによって、上記の目的が達成され
る。
【００２７】アクティブマトリクス装置は、ディスプレ
イ基板と、ディスプレイ基板上に作成された駆動回路に
含まれたフォールトトレラント回路と、を有するディス
プレイ装置であり得る。
イ基板と、ディスプレイ基板上に作成された駆動回路に
含まれたフォールトトレラント回路と、を有するディス
プレイ装置であり得る。
【００２８】アクティブマトリクス装置は、アクティブ
マトリクス液晶表示装置であり得る。
マトリクス液晶表示装置であり得る。
【００２９】
【発明の実施の形態】図４は、本発明による好適なQM直
列／並列回路構成（フォールトトレラント回路構成）を
示している。本構成は、入力２５と出力２６との間に接
続された４重に繰り返された回路素子２０、２１、２２
及び２３（例えばMOSFETなどの形態である）を有してい
る。
列／並列回路構成（フォールトトレラント回路構成）を
示している。本構成は、入力２５と出力２６との間に接
続された４重に繰り返された回路素子２０、２１、２２
及び２３（例えばMOSFETなどの形態である）を有してい
る。
【００３０】具体的には、第１及び第２の回路素子２
０、２１は、入力２５と出力２６との間に直列に接続さ
れている。同様に、第３及び第４の回路素子２２、２３
は、入力２５と出力２６との間に直列に接続されてい
る。さらに、直列に接続された第１及び第２の回路素子
２０及び２１（第１及び第２の回路素子２０及び２１の
直列接続体）は、入力２５と出力２６との間において、
直列に接続された第３及び第４の回路素子２２及び２３
（第３及び第４の回路素子２２及び２３の直列接続体）
と、並列に接続されている。
０、２１は、入力２５と出力２６との間に直列に接続さ
れている。同様に、第３及び第４の回路素子２２、２３
は、入力２５と出力２６との間に直列に接続されてい
る。さらに、直列に接続された第１及び第２の回路素子
２０及び２１（第１及び第２の回路素子２０及び２１の
直列接続体）は、入力２５と出力２６との間において、
直列に接続された第３及び第４の回路素子２２及び２３
（第３及び第４の回路素子２２及び２３の直列接続体）
と、並列に接続されている。
【００３１】例えばMOSFETの形態である制御素子２４
は、第１及び第２の回路素子２０及び２１の間の接続点
Ａと、第３及び第４の回路素子２２及び２３の間の接続
点Ｂとの間に、接続されている。制御素子２４は、制御
入力２７に印加される制御信号によって、導通モード
（接続点Ａ−Ｂ間で電流が流れることが可能である）
と、非導通モード（接続点Ａ−Ｂ間で電流が流れること
が禁止される）との間を、切り替えることが可能である
ように構成されている。
は、第１及び第２の回路素子２０及び２１の間の接続点
Ａと、第３及び第４の回路素子２２及び２３の間の接続
点Ｂとの間に、接続されている。制御素子２４は、制御
入力２７に印加される制御信号によって、導通モード
（接続点Ａ−Ｂ間で電流が流れることが可能である）
と、非導通モード（接続点Ａ−Ｂ間で電流が流れること
が禁止される）との間を、切り替えることが可能である
ように構成されている。
【００３２】制御入力２７は、５つの素子２０〜２４の
各々のゲートに接続されており、制御入力２７に印加さ
れた制御信号が、素子２０〜２４の各々のソース−ドレ
イン間パスの導通を、同時に制御する。
各々のゲートに接続されており、制御入力２７に印加さ
れた制御信号が、素子２０〜２４の各々のソース−ドレ
イン間パスの導通を、同時に制御する。
【００３３】制御信号がLOWのとき、制御素子２４が非
導通状態にされるため、接続点Ａ−Ｂ間に実質的に電流
パスは存在しない。このような非道通モードは、回路素
子２０、２１、２２及び２３のうちの１つ或いはそれ以
上の回路素子におけるスタッククローズドフォールトに
対するロバスト性を増加させるために、望ましい。逆
に、制御信号がHIGHであるとき、制御素子２４は、通常
は導通状態にされる。このため、接続点Ａ−Ｂ間に電流
パスが存在する可能性が高い。これは、回路素子２０、
２１、２２及び２３におけるスタックオープンフォール
トに対するロバスト性を増加させるために望ましい。
導通状態にされるため、接続点Ａ−Ｂ間に実質的に電流
パスは存在しない。このような非道通モードは、回路素
子２０、２１、２２及び２３のうちの１つ或いはそれ以
上の回路素子におけるスタッククローズドフォールトに
対するロバスト性を増加させるために、望ましい。逆
に、制御信号がHIGHであるとき、制御素子２４は、通常
は導通状態にされる。このため、接続点Ａ−Ｂ間に電流
パスが存在する可能性が高い。これは、回路素子２０、
２１、２２及び２３におけるスタックオープンフォール
トに対するロバスト性を増加させるために望ましい。
【００３４】当然のことながら、制御素子２４自体も、
スタックオープンフォールト或いはスタッククローズド
フォールトを起こし得る。このために、制御素子２４が
本来は非導通状態であることが期待される場合に、制御
素子２４を通じて導通してしまう状態が起こる可能性が
ある。或いは逆に、制御素子２４が本来は導通状態であ
ることが期待される場合に、制御素子２４を通じての導
通が生じない可能性もある。
スタックオープンフォールト或いはスタッククローズド
フォールトを起こし得る。このために、制御素子２４が
本来は非導通状態であることが期待される場合に、制御
素子２４を通じて導通してしまう状態が起こる可能性が
ある。或いは逆に、制御素子２４が本来は導通状態であ
ることが期待される場合に、制御素子２４を通じての導
通が生じない可能性もある。
【００３５】次に、フォールトトレラント回路構成にお
けるフォールトの発生確率を説明する。
けるフォールトの発生確率を説明する。
【００３６】フォールトトレラント回路構成に含まれる
各トランジスタをゲートによる制御下にある単純なデジ
タルスイッチと見なせば、一般に、各トランジスタ
（「M」と記す）は、「欠陥を有さない」（フォールト
なし、「OK」と示す）か、「永久的に非導通状態」（ス
タックオープン、「SO」と示す）であるか、或いは、
「永久的に導通状態」（スタッククローズド、「SC」と
示す）であるか、である。１個のトランジスタMにおけ
る各状態の相対確率は、 スタックオープンフォールトの確率 ；P(MSO)＝ ｐ スタッククローズドフォールトの確率；P(MSC)＝ ｑ 欠陥を有さない確率（フォールトが無く、正しく動作す
る確率）； P(MOK)＝ １−ｐ−ｑ となると考えられる。
各トランジスタをゲートによる制御下にある単純なデジ
タルスイッチと見なせば、一般に、各トランジスタ
（「M」と記す）は、「欠陥を有さない」（フォールト
なし、「OK」と示す）か、「永久的に非導通状態」（ス
タックオープン、「SO」と示す）であるか、或いは、
「永久的に導通状態」（スタッククローズド、「SC」と
示す）であるか、である。１個のトランジスタMにおけ
る各状態の相対確率は、 スタックオープンフォールトの確率 ；P(MSO)＝ ｐ スタッククローズドフォールトの確率；P(MSC)＝ ｑ 欠陥を有さない確率（フォールトが無く、正しく動作す
る確率）； P(MOK)＝ １−ｐ−ｑ となると考えられる。
【００３７】図３に示す従来のQM回路構成において接続
１９が形成されていない場合、スタックオープン確率P
(MPSSO)、スタッククローズド確率P(MPSSC)、フォール
ト無しの確率P(MPSOK)は、それぞれ、 P(MPSSO)＝ ４ｐ2 P(MPSSC)＝ ２ｑ2 P(MPSOK)＝ １−（４ｐ2＋２ｑ2） と計算される。但し、上式における「MPS」は、「並列
接続された直列複合トランジスタ構成」を表している。
１９が形成されていない場合、スタックオープン確率P
(MPSSO)、スタッククローズド確率P(MPSSC)、フォール
ト無しの確率P(MPSOK)は、それぞれ、 P(MPSSO)＝ ４ｐ2 P(MPSSC)＝ ２ｑ2 P(MPSOK)＝ １−（４ｐ2＋２ｑ2） と計算される。但し、上式における「MPS」は、「並列
接続された直列複合トランジスタ構成」を表している。
【００３８】同様に、図３に示す従来のQM回路構成にお
いて接続１９が形成されている場合、対応するスタック
オープン確率P(MSPSO)、スタッククローズド確率P(MSP
SC)、フォールト無しの確率P(MSPOK)は、それぞれ、 P(MSPSO)＝ ２ｐ2 P(MSPSC)＝ ４ｑ2 P(MSPOK)＝ １−（２ｐ2＋４ｑ2） と計算される。但し、上式における「MSP」は、「直列
接続された並列複合トランジスタ構成」を表している。
いて接続１９が形成されている場合、対応するスタック
オープン確率P(MSPSO)、スタッククローズド確率P(MSP
SC)、フォールト無しの確率P(MSPOK)は、それぞれ、 P(MSPSO)＝ ２ｐ2 P(MSPSC)＝ ４ｑ2 P(MSPOK)＝ １−（２ｐ2＋４ｑ2） と計算される。但し、上式における「MSP」は、「直列
接続された並列複合トランジスタ構成」を表している。
【００３９】比較として、図４に示すような５つのトラ
ンジスタ２０〜２４を有する本発明のQM回路構成におい
て、対応するスタックオープン確率P(MNSO)、スタック
クローズド確率P(MNSC)、フォールト無しの確率P(MNOK)
は、それぞれ、 P(MNSO)＝ ２ｐ2 P(MNSC)＝ ２ｑ2 P(MNOK)＝ １−（２ｐ2＋２ｑ2） と計算される。但し、上式における「MN」は、本発明に
よる複合トランジスタ構成を表している。
ンジスタ２０〜２４を有する本発明のQM回路構成におい
て、対応するスタックオープン確率P(MNSO)、スタック
クローズド確率P(MNSC)、フォールト無しの確率P(MNOK)
は、それぞれ、 P(MNSO)＝ ２ｐ2 P(MNSC)＝ ２ｑ2 P(MNOK)＝ １−（２ｐ2＋２ｑ2） と計算される。但し、上式における「MN」は、本発明に
よる複合トランジスタ構成を表している。
【００４０】上述の確率P(MNOK)、すなわち図４に示す
本発明のQM回路構成においてフォールトが存在しないこ
とを示す確率は、全てのｐ及びｑの値について、従来の
QM回路構成においてフォールトが存在しないことを示す
対応する確率P(MPSOK)及び確率P(MSPOK)よりも、常に大
きいことが示される。
本発明のQM回路構成においてフォールトが存在しないこ
とを示す確率は、全てのｐ及びｑの値について、従来の
QM回路構成においてフォールトが存在しないことを示す
対応する確率P(MPSOK)及び確率P(MSPOK)よりも、常に大
きいことが示される。
【００４１】従って、本発明に基づいて図４のQM回路構
成中に制御素子２４を設けることにより、回路構成のフ
ォールトトレランス性が、従来のQM回路構成に比べて増
大することが理解される。これは、許容され得る素子の
故障の組合せ（すなわち、構成全体が故障していること
にはならない範囲の故障組合せ）の数を、増やしている
ことによる。特に、２つ以上の素子がスタックオープン
或いはスタッククローズド状態になる故障に対する、構
成全体の許容性を高めている。
成中に制御素子２４を設けることにより、回路構成のフ
ォールトトレランス性が、従来のQM回路構成に比べて増
大することが理解される。これは、許容され得る素子の
故障の組合せ（すなわち、構成全体が故障していること
にはならない範囲の故障組合せ）の数を、増やしている
ことによる。特に、２つ以上の素子がスタックオープン
或いはスタッククローズド状態になる故障に対する、構
成全体の許容性を高めている。
【００４２】また、図４のQM回路構成の特別な効果とし
て、薄膜トランジスタ（TFT）と一般に同様な方法によ
り、トランジスタ、さらには複合トランジスタとして製
造することが可能であることが、挙げられる。
て、薄膜トランジスタ（TFT）と一般に同様な方法によ
り、トランジスタ、さらには複合トランジスタとして製
造することが可能であることが、挙げられる。
【００４３】図５（ａ）〜（ｅ）は、図４に示す回路構
成中の各素子を実現するために用いられ得る、単一のTF
T構造（その平面図は図５（ｆ）に示されている）の連
続製造工程の一例を示す。以下の説明において、ポリシ
リコンを用いてTFT構造をガラス基板３０の上に作成し
ているが、同様なTFT構造をアモルファスシリコンを用
いて作成し得ることが、理解されるであろう。
成中の各素子を実現するために用いられ得る、単一のTF
T構造（その平面図は図５（ｆ）に示されている）の連
続製造工程の一例を示す。以下の説明において、ポリシ
リコンを用いてTFT構造をガラス基板３０の上に作成し
ているが、同様なTFT構造をアモルファスシリコンを用
いて作成し得ることが、理解されるであろう。
【００４４】まず、図５（ａ）に示すように、二酸化シ
リコン（SiO2）層３１を、例えばプラズマエンハンスト
化学的気相蒸着法（PECVD）などの公知の方法により、
ガラス基板３０の上に堆積する。この層３１は、作成す
るトランジスタをガラス基板３０の内部の不純物から保
護する。
リコン（SiO2）層３１を、例えばプラズマエンハンスト
化学的気相蒸着法（PECVD）などの公知の方法により、
ガラス基板３０の上に堆積する。この層３１は、作成す
るトランジスタをガラス基板３０の内部の不純物から保
護する。
【００４５】次に、図５（ｂ）に示すように、アモルフ
ァスシリコン層３２を二酸化シリコン層３１の上に堆積
する。図５（ｃ）に示す次の工程では、基板３０を600
℃未満の温度に保ちながら、アモルファスシリコン層３
２をエキシマレーザ３３で照射してアニールすることに
より、ポリシリコン層３４を形成する。
ァスシリコン層３２を二酸化シリコン層３１の上に堆積
する。図５（ｃ）に示す次の工程では、基板３０を600
℃未満の温度に保ちながら、アモルファスシリコン層３
２をエキシマレーザ３３で照射してアニールすることに
より、ポリシリコン層３４を形成する。
【００４６】次に、ポリシリコン層３４を、例えばCF4
プラズマエッチングなどの公知の方法でエッチングする
ことにより、トランジスタ本体を構成するポリシリコン
島を形成する。次に、図５（ｄ）に示すように、二酸化
シリコン（SiO2）層３６をポリシリコン島の上に堆積す
ることにより、ゲート絶縁体（ゲート酸化層）３６を形
成する。
プラズマエッチングなどの公知の方法でエッチングする
ことにより、トランジスタ本体を構成するポリシリコン
島を形成する。次に、図５（ｄ）に示すように、二酸化
シリコン（SiO2）層３６をポリシリコン島の上に堆積す
ることにより、ゲート絶縁体（ゲート酸化層）３６を形
成する。
【００４７】次に、アルミニウム層をゲート酸化層３６
の上に所定のパターンでスパッタリングすることによ
り、ゲート電極３７を形成する。次に、ゲート酸化層３
６を、ゲート電極３７をマスクとして用いてエッチング
することにより、パターニングする（図５（ｄ）参
照）。ポリシリコン層３４は、このエッチングプロセス
においてエッチングされない。
の上に所定のパターンでスパッタリングすることによ
り、ゲート電極３７を形成する。次に、ゲート酸化層３
６を、ゲート電極３７をマスクとして用いてエッチング
することにより、パターニングする（図５（ｄ）参
照）。ポリシリコン層３４は、このエッチングプロセス
においてエッチングされない。
【００４８】次に、ｎ型或いはｐ型ドーパント３５を用
いてポリシリコン層３４にイオン注入工程を行うことに
より、マスク４７（図５（ｆ）の平面図を参照）及びゲ
ート電極３７によって規定される領域に、ドーピングを
施す。このドーピング工程においては、ポリシリコン層
３４の領域３４ｄ（得られるトランジスタのソース／ド
レイン領域３４ｄとなる）にドーパント３５がドープさ
れる一方で、ゲート電極３７の下の領域３４ｕ（得られ
るトランジスタのチャネル領域３４ｕとなる）は、ドー
プされない。ドープされたドーパント３５を次にエキシ
マレーザアニーリングで活性化することにより、トラン
ジスタのソース／ドレイン領域３４ｄを形成する。
いてポリシリコン層３４にイオン注入工程を行うことに
より、マスク４７（図５（ｆ）の平面図を参照）及びゲ
ート電極３７によって規定される領域に、ドーピングを
施す。このドーピング工程においては、ポリシリコン層
３４の領域３４ｄ（得られるトランジスタのソース／ド
レイン領域３４ｄとなる）にドーパント３５がドープさ
れる一方で、ゲート電極３７の下の領域３４ｕ（得られ
るトランジスタのチャネル領域３４ｕとなる）は、ドー
プされない。ドープされたドーパント３５を次にエキシ
マレーザアニーリングで活性化することにより、トラン
ジスタのソース／ドレイン領域３４ｄを形成する。
【００４９】次に、二酸化シリコン絶縁層４６をトラン
ジスタ構成の全体の上に堆積し、図５（ｅ）及び図５
（ｆ）に示すように、アルミニウムのソース電極３８及
びドレイン電極３９をソース／ドレイン領域３４ｄに接
続するためのコンタクトホール４５を開口する。
ジスタ構成の全体の上に堆積し、図５（ｅ）及び図５
（ｆ）に示すように、アルミニウムのソース電極３８及
びドレイン電極３９をソース／ドレイン領域３４ｄに接
続するためのコンタクトホール４５を開口する。
【００５０】図４の回路構成中の各素子２０〜２４は、
図５（ｆ）に示すような独立した単一のTFT構造として
実現され得る。すなわち、図４に示す回路構成は、単一
のTFT構造を５つ用いることによって、構成し得る。或
いは、図４の回路構成中の各素子２０〜２４を、例えば
図５（ｇ）に示すような１個の複合TFT構造として一体
に構成してもよい。
図５（ｆ）に示すような独立した単一のTFT構造として
実現され得る。すなわち、図４に示す回路構成は、単一
のTFT構造を５つ用いることによって、構成し得る。或
いは、図４の回路構成中の各素子２０〜２４を、例えば
図５（ｇ）に示すような１個の複合TFT構造として一体
に構成してもよい。
【００５１】図５（ｇ）は、図４に示す本発明の回路構
成が組み込まれた一体型４重ロジックTFT構造を示す平
面図である。図５（ｇ）の構造は、図５（ｆ）の単一TF
T構造を作成するための前記工程と同様な一連の製造工
程を用いて、形成され得る。図５（ｇ）の中で、図５
（ｆ）と同様の部分は、同様の参照符号にダッシ
ュ（’）を付して示している。
成が組み込まれた一体型４重ロジックTFT構造を示す平
面図である。図５（ｇ）の構造は、図５（ｆ）の単一TF
T構造を作成するための前記工程と同様な一連の製造工
程を用いて、形成され得る。図５（ｇ）の中で、図５
（ｆ）と同様の部分は、同様の参照符号にダッシ
ュ（’）を付して示している。
【００５２】この場合、重複ゲート及びドレイン拡散領
域を用いて、５つのMOSFETを形成し、共通の入力、出
力、及び制御線を、ソース電極３８’、ドレイン電極３
９’、及びゲート電極３７’に対して、それぞれ接続す
る。
域を用いて、５つのMOSFETを形成し、共通の入力、出
力、及び制御線を、ソース電極３８’、ドレイン電極３
９’、及びゲート電極３７’に対して、それぞれ接続す
る。
【００５３】図５（ｇ）に示すこのような複合TFT構造
が必要とする面積は、図５（ｆ）に示す単一TFT構造に
必要な面積の約2.5倍である。しかし、総占有面積を考
えれば、図５（ｇ）の複合TFT構造を用いて図４の回路
構成を構成する方が、図５（ｆ）に示す単一のTFT構造
を５つ組み合わせた場合に比べて、総占有面積が大きく
減少される。
が必要とする面積は、図５（ｆ）に示す単一TFT構造に
必要な面積の約2.5倍である。しかし、総占有面積を考
えれば、図５（ｇ）の複合TFT構造を用いて図４の回路
構成を構成する方が、図５（ｆ）に示す単一のTFT構造
を５つ組み合わせた場合に比べて、総占有面積が大きく
減少される。
【００５４】このように面積オーバーヘッドが比較的小
さいのは、TFTサイズの大部分が、大きなコンタクト領
域（典型的には大きなサイズを有する基板に対して、正
確な位置合わせを行うために必須である）で占められる
ためである。複合TFT構造は大面積を必要としないた
め、このような構造をAMLCDの周辺駆動回路及び制御回
路に適用することができる。このような構造はまた、ロ
バスト性や小さいサイズが望まれる場合に、軽ドープの
ドレイン拡散を用いる形態で、AMLCDの画素に用いるこ
とができる。
さいのは、TFTサイズの大部分が、大きなコンタクト領
域（典型的には大きなサイズを有する基板に対して、正
確な位置合わせを行うために必須である）で占められる
ためである。複合TFT構造は大面積を必要としないた
め、このような構造をAMLCDの周辺駆動回路及び制御回
路に適用することができる。このような構造はまた、ロ
バスト性や小さいサイズが望まれる場合に、軽ドープの
ドレイン拡散を用いる形態で、AMLCDの画素に用いるこ
とができる。
【００５５】図６は、そのようなQM回路構成をAMLCDに
適用した例を示す概略図である。
適用した例を示す概略図である。
【００５６】図６のAMLCDが有するアクティブマトリク
ス４０は、マトリクス４０の各行にサンプル信号を供給
し、画像データのシリアル−パラレル変換用のタイミン
グ信号を供給するための、一体型の走査線駆動回路４１
及びデータ線駆動回路４２（ディスプレイの周辺部に設
けられたシフトレジスタの形態である）を備えている。
詳細図４３は、マトリクス４０の各画素用の典型的なア
クティブ回路４３を示している。
ス４０は、マトリクス４０の各行にサンプル信号を供給
し、画像データのシリアル−パラレル変換用のタイミン
グ信号を供給するための、一体型の走査線駆動回路４１
及びデータ線駆動回路４２（ディスプレイの周辺部に設
けられたシフトレジスタの形態である）を備えている。
詳細図４３は、マトリクス４０の各画素用の典型的なア
クティブ回路４３を示している。
【００５７】さらに、詳細図４４は、必要なフォールト
トレランス性を得るために、図４に示す本発明のQM回路
構成４４が、周辺部の走査線駆動回路４１及びデータ線
駆動回路４２のキーとなる素子として用いられている様
子を示している。このような素子からなるQM回路構成４
４は、使用時において大きなロバスト性が得られるだけ
でなく、一体型制御回路を備えたそのようなAMLCDを製
造する際において、正しく動作するディスプレイが得ら
れる可能性を増大させる。
トレランス性を得るために、図４に示す本発明のQM回路
構成４４が、周辺部の走査線駆動回路４１及びデータ線
駆動回路４２のキーとなる素子として用いられている様
子を示している。このような素子からなるQM回路構成４
４は、使用時において大きなロバスト性が得られるだけ
でなく、一体型制御回路を備えたそのようなAMLCDを製
造する際において、正しく動作するディスプレイが得ら
れる可能性を増大させる。
【００５８】本発明のフォールトトレラント回路構成
は、アナログ入力信号を受け取る場合にもデジタル入力
信号を受け取る場合にも、動作し得る。
は、アナログ入力信号を受け取る場合にもデジタル入力
信号を受け取る場合にも、動作し得る。
【００５９】
【発明の効果】以上のように、本発明によれば、非常に
ロバストで且つフォールト（欠陥）に対する許容性が高
く、AMLCDの駆動回路及び制御回路などのような、多く
のトランジスタが用いられていてフォールトトレランス
性が重要になる集積回路において特に有用である、フォ
ールトトレラント回路構成が提供される。
ロバストで且つフォールト（欠陥）に対する許容性が高
く、AMLCDの駆動回路及び制御回路などのような、多く
のトランジスタが用いられていてフォールトトレランス
性が重要になる集積回路において特に有用である、フォ
ールトトレラント回路構成が提供される。
【００６０】このような回路構成は、薄膜トランジスタ
（TFT）構造に特に適用可能であり、他の形態のフォー
ルトトレラント冗長回路に比べて、面積オーバーヘッド
が少ない。この構成により、レーザリペアの必要なしに
高いフォールトトレランス性が提供され、従来のクオー
ドマスキング回路と比較して、より高い信頼性が提供さ
れる。このことから、本発明のフォールトトレラント回
路構成は、AMLCDなどのアクティブマトリクス装置の駆
動回路及び制御回路に特に適している。
（TFT）構造に特に適用可能であり、他の形態のフォー
ルトトレラント冗長回路に比べて、面積オーバーヘッド
が少ない。この構成により、レーザリペアの必要なしに
高いフォールトトレランス性が提供され、従来のクオー
ドマスキング回路と比較して、より高い信頼性が提供さ
れる。このことから、本発明のフォールトトレラント回
路構成は、AMLCDなどのアクティブマトリクス装置の駆
動回路及び制御回路に特に適している。
【００６１】さらに、本発明によれば、上述のようなフ
ォールトトレラント回路構成を有するアクティブマトリ
クス装置が提供される。
ォールトトレラント回路構成を有するアクティブマトリ
クス装置が提供される。
【図１】図１は、AMLCD制御回路のための従来のRWR回路
構成を示す図である。
構成を示す図である。
【図２】図２は、従来のTMR回路構成の図である。
【図３】図３は、従来のQM回路構成の図である。
【図４】図４は、本発明による、QM回路の実現例を示
す。
す。
【図５】（ａ）〜（ｅ）は、図４に示す本発明のQM回路
を作成するための各製造工程の例をそれぞれ示す概略図
であり、（ｆ）は、図４に示す本発明のQM回路を実現す
るために用いられ得る単一薄膜トランジスタ（TFT）構
造の例を示す概略平面図であり、（ｇ）は、図４に示す
本発明のQM回路が組み込まれている一体型４重ロジック
TFT構造の例を示す概略平面図である。
を作成するための各製造工程の例をそれぞれ示す概略図
であり、（ｆ）は、図４に示す本発明のQM回路を実現す
るために用いられ得る単一薄膜トランジスタ（TFT）構
造の例を示す概略平面図であり、（ｇ）は、図４に示す
本発明のQM回路が組み込まれている一体型４重ロジック
TFT構造の例を示す概略平面図である。
【図６】本発明のQM回路を一体型周辺回路を有するAMLC
Dに用いた例を示す概略図である。
Dに用いた例を示す概略図である。
２０、２１、２２、２３ 回路素子（ＭＯＳＦＥＴ） ２４ 制御素子（ＭＯＳＦＥＴ） ２５ 入力 ２６ 出力 ２７ 制御入力 ３０、３０’ ガラス基板 ３１ 二酸化シリコン層 ３２ アモルファスシリコン層 ３３ エキシマレーザ ３４ ポリシリコン層 ３４ｄ ソース／ドレイン領域（ドープされる領域） ３４ｕ チャネル領域（ドープされない領域） ３５ ドーパント ３６ ゲート絶縁体（ゲート酸化層） ３７、３７’ ゲート電極 ３８、３８’ ソース電極 ３９、３９’ ドレイン電極 ４０ アクティブマトリクス ４１ 走査線駆動回路 ４２ データ線駆動回路 ４３ 画素用アクティブ回路 ４４ ＱＭ回路構成 ４５、４５’ コンタクトホール ４６ 二酸化シリコン絶縁層 ４７、４７’ マスク
フロントページの続き (72)発明者 グラハム アンドリュー カーンズ イギリス国 オーエックス２ ８エヌエイ チ オックスフォード， カットレスロ ウ， バーン クローズ 22
Claims (14)
- 【請求項１】 入力と、 出力と、 第１の回路素子、第２の回路素子、第３の回路素子、及
び第４の回路素子と、 制御素子と、を備えており、 該第１〜第４の回路素子は、該第１及び第２の回路素子
が、該入力及び出力の間に直列に接続されて第１の直列
接続体を構成し、該第３及び第４の回路素子が、該入力
及び出力の間に直列に接続されて第２の直列接続体を構
成し、該第１の直列接続体が、該入力及び出力の間にお
いて、該第２の直列接続体と並列に接続されるように、
設けられており、 該制御素子は、該第１及び第２の回路素子の接続点と該
第３及び第４の回路素子の接続点との間に接続されてい
て、該制御素子は、該接続点の間での電流の流れが許容
される導通状態と、該接続点の間での電流の流れが妨げ
られる非導通モードとの間を、制御信号によって切り替
え可能である、フォールトトレラント回路構成。 - 【請求項２】 前記第１、第２、第３、及び第４の回路
素子の各々はスイッチング素子である、請求項１に記載
のフォールトトレラント回路構成。 - 【請求項３】 前記第１、第２、第３、及び第４の回路
素子の各々はMOSFETである、請求項２に記載のフォール
トトレラント回路構成。 - 【請求項４】 前記制御素子はスイッチング素子であ
る、請求項１に記載のフォールトトレラント回路構成。 - 【請求項５】 前記制御素子はMOSFETである、請求項４
に記載のフォールトトレラント回路構成。 - 【請求項６】 前記第１、第２、第３、及び第４の回路
素子並びに前記制御素子の各々は、単一薄膜トランジス
タ構造を有している、請求項１に記載のフォールトトレ
ラント回路構成。 - 【請求項７】 前記各々の薄膜トランジスタ構造は、ア
モルファスシリコン薄膜トランジスタ構造或いはポリシ
リコン薄膜トランジスタ構造である、請求項６に記載の
フォールトトレラント回路構成。 - 【請求項８】 前記第１、第２、第３、及び第４の回路
素子並びに前記制御素子がお互いに一体的に形成され
て、複合トランジスタ構造を構成している、請求項１に
記載のフォールトトレラント回路構成。 - 【請求項９】 前記複合トランジスタ構造は、アモルフ
ァスシリコン薄膜トランジスタ構造或いはポリシリコン
薄膜トランジスタ構造である、請求項８に記載のフォー
ルトトレラント回路構成。 - 【請求項１０】 前記複合トランジスタ構造は、 前記第１、第２、第３、及び第４の回路素子並びに前記
制御素子の全てに共通なゲート電極と、 ソース電極と、 ドレイン電極と、を備える、請求項８に記載のフォール
トトレラント回路構成。 - 【請求項１１】 アクティブマトリクス装置の制御回路
を形成している、請求項１に記載のフォールトトレラン
ト回路構成。 - 【請求項１２】 請求項１に記載のフォールトトレラン
ト回路構成が組み込まれている、アクティブマトリクス
装置。 - 【請求項１３】 前記アクティブマトリクス装置は、デ
ィスプレイ基板を有するディスプレイ装置であって、前
記フォールトトレラント回路は、該ディスプレイ基板の
上に作成された駆動回路に含まれている、請求項１１に
記載のアクティブマトリクス装置。 - 【請求項１４】 アクティブマトリクス液晶表示装置で
ある、請求項１１に記載のアクティブマトリクス装置。
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| GB9219836D0 (en) * | 1992-09-18 | 1992-10-28 | Philips Electronics Uk Ltd | Electronic drive circuits for active matrix devices,and a method of self-tasting and programming such circuits |
-
1997
- 1997-03-15 GB GBGB9705417.5A patent/GB9705417D0/en active Pending
-
1998
- 1998-03-10 US US09/037,909 patent/US6060941A/en not_active Expired - Fee Related
- 1998-03-11 JP JP05966798A patent/JP3558257B2/ja not_active Expired - Fee Related
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