JP3483608B2 - 液晶表示素子 - Google Patents
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
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-
- G—PHYSICS
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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Description
【０００１】
【産業上の利用分野】本発明は、液晶表示素子に係り、
特に、静電気等による絶縁破損を防止することができる
液晶表示素子に関するものである。
特に、静電気等による絶縁破損を防止することができる
液晶表示素子に関するものである。
【０００２】
【従来の技術】一般に、液晶表示素子（ＬＣＤ）は、ガ
ラスのような透明絶縁基板上にポリシリコン薄膜トラン
ジスタ（Poly Si TFT ）またはＣＤＳe（セレン化カド
ミウム） TFTを形成し、アクティブマトリクス（ＡＭ）
状の配列を有する構造からなる。
ラスのような透明絶縁基板上にポリシリコン薄膜トラン
ジスタ（Poly Si TFT ）またはＣＤＳe（セレン化カド
ミウム） TFTを形成し、アクティブマトリクス（ＡＭ）
状の配列を有する構造からなる。
【０００３】このようなアクティブマトリクス状の液晶
表示素子（AM LCD）は、高い電荷移動路を有するPoly S
i TFT の特性を用いて、複数のＴＦＴと、このＴＦＴの
ゲートを駆動するゲート駆動回路と、入力されるビデオ
データを該ＴＦＴを通じて任意の順序にピクセルに供給
するビデオデータ駆動回路をガラス基板のような透明絶
縁基板上に共に製作する。これにより、製造費用及び配
線費用を低減することができ、かつ素子の信頼度を改善
させることができることになる。
表示素子（AM LCD）は、高い電荷移動路を有するPoly S
i TFT の特性を用いて、複数のＴＦＴと、このＴＦＴの
ゲートを駆動するゲート駆動回路と、入力されるビデオ
データを該ＴＦＴを通じて任意の順序にピクセルに供給
するビデオデータ駆動回路をガラス基板のような透明絶
縁基板上に共に製作する。これにより、製造費用及び配
線費用を低減することができ、かつ素子の信頼度を改善
させることができることになる。
【０００４】このようなアクティブマトリクス状の液晶
表示素子は、図１に示すように、ガラス基板１と、ガラ
ス基板１上に一定間隔をおいて形成される複数のゲート
バスライン２と、ゲートバスライン２と交差するように
一定間隔をおいてガラス基板１上に形成されるデータバ
スライン３と、与えられるスタートパルス（ＳＰ）とク
ロック信号（ＣＫ）によって、ゲートバスライン２にゲ
ート駆動信号を供給するゲート駆動回路４と、ゲートバ
スライン２とデータバスライン３との間に位置されて規
則的に配列される複数のピクセル５と、ゲートバスライ
ン２とデータバスライン３及びピクセル５に接続されて
ゲート駆動信号によりデータバスライン３を介して伝送
されるビデオデータをピクセル５に供給する複数の薄膜
トランジスタ６と、入力されるビデオデータに応答して
データバスライン３に任意の順序でデータ信号を供給す
るデータ駆動回路７及びゲート絶縁膜８とからなる。
表示素子は、図１に示すように、ガラス基板１と、ガラ
ス基板１上に一定間隔をおいて形成される複数のゲート
バスライン２と、ゲートバスライン２と交差するように
一定間隔をおいてガラス基板１上に形成されるデータバ
スライン３と、与えられるスタートパルス（ＳＰ）とク
ロック信号（ＣＫ）によって、ゲートバスライン２にゲ
ート駆動信号を供給するゲート駆動回路４と、ゲートバ
スライン２とデータバスライン３との間に位置されて規
則的に配列される複数のピクセル５と、ゲートバスライ
ン２とデータバスライン３及びピクセル５に接続されて
ゲート駆動信号によりデータバスライン３を介して伝送
されるビデオデータをピクセル５に供給する複数の薄膜
トランジスタ６と、入力されるビデオデータに応答して
データバスライン３に任意の順序でデータ信号を供給す
るデータ駆動回路７及びゲート絶縁膜８とからなる。
【０００５】ここで、図１に示すように、上記のゲート
駆動回路４は、一般に入力されるスタートパルス（Ｓ
Ｐ）とクロック信号（ＣＫ）とに応答してシーケンシャ
ル信号を出力する複数のシフトレジスタＳＲ1 ，ＳＲ1
…と、印加される高電位電源（ＶDD）と低電位電源（Ｖ
SS）とにより駆動され、シフトレジスタＳＲ1 ，ＳＲ1
…から出力されるシーケンシャル信号を反転させてゲー
ト駆動信号を出力する複数のインバータＩ1 ，Ｉ2 ，Ｉ
3 …とからなる。
駆動回路４は、一般に入力されるスタートパルス（Ｓ
Ｐ）とクロック信号（ＣＫ）とに応答してシーケンシャ
ル信号を出力する複数のシフトレジスタＳＲ1 ，ＳＲ1
…と、印加される高電位電源（ＶDD）と低電位電源（Ｖ
SS）とにより駆動され、シフトレジスタＳＲ1 ，ＳＲ1
…から出力されるシーケンシャル信号を反転させてゲー
ト駆動信号を出力する複数のインバータＩ1 ，Ｉ2 ，Ｉ
3 …とからなる。
【０００６】図２は、図１におけるインバータＩ1 、Ｉ
2 、Ｉ3 …の詳細構成図を示すもので、一般的に各イン
バータはＰチャネルＭＯＳ（Metal Oxide Semiconducto
r （ＰＭＯＳ））とＮチャネルＭＯＳ（Metal Oxide Se
miconductor （ＮＭＯＳ））とからなる相補型ＭＯＳ
（ＣＭＯＳ）構造を有する。
2 、Ｉ3 …の詳細構成図を示すもので、一般的に各イン
バータはＰチャネルＭＯＳ（Metal Oxide Semiconducto
r （ＰＭＯＳ））とＮチャネルＭＯＳ（Metal Oxide Se
miconductor （ＮＭＯＳ））とからなる相補型ＭＯＳ
（ＣＭＯＳ）構造を有する。
【０００７】図１に示すＬＣＤ素子の動作を簡単に説明
する。図１において、ゲート駆動回路４の各インバータ
Ｉ1 ，Ｉ2 ，Ｉ3 …は、最上側から順次にゲートバスラ
イン２にゲート駆動信号を出力し、データ駆動回路７は
最左側のデータバスライン３から順次にビデオデータを
出力する。したがって、ビデオデータは、最左側ピクセ
ルＰから最右側のピクセルＰ方向に、そして、最上側の
ピクセルＰから最下側のピクセルＰ方向に順次的に表示
される。
する。図１において、ゲート駆動回路４の各インバータ
Ｉ1 ，Ｉ2 ，Ｉ3 …は、最上側から順次にゲートバスラ
イン２にゲート駆動信号を出力し、データ駆動回路７は
最左側のデータバスライン３から順次にビデオデータを
出力する。したがって、ビデオデータは、最左側ピクセ
ルＰから最右側のピクセルＰ方向に、そして、最上側の
ピクセルＰから最下側のピクセルＰ方向に順次的に表示
される。
【０００８】ここで、図１は、平面回路図であるため、
図１には正確に示すことが出来ないが、ゲートバスライ
ン２とデータバスライン３（または、ドレインバスライ
ン）は、必ず電気的に分離されなければならないし、こ
れらを電気的に分離するためには、通常、これらの間に
シリコン窒化膜（ＳｉＮｘ）のようなゲート絶縁膜８が
ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposit
ion ）法のような蒸着法により形成される。
図１には正確に示すことが出来ないが、ゲートバスライ
ン２とデータバスライン３（または、ドレインバスライ
ン）は、必ず電気的に分離されなければならないし、こ
れらを電気的に分離するためには、通常、これらの間に
シリコン窒化膜（ＳｉＮｘ）のようなゲート絶縁膜８が
ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposit
ion ）法のような蒸着法により形成される。
【０００９】このゲート絶縁膜は、ＴＦＴの正常動作の
ために非常に重要な役割を果たす。しかし、これはかな
り薄く形成されるため、その形成時、またはその前後工
程時に非常に留意しなければならない。
ために非常に重要な役割を果たす。しかし、これはかな
り薄く形成されるため、その形成時、またはその前後工
程時に非常に留意しなければならない。
【００１０】その一例として、透明絶縁基板であるガラ
ス基板１上にPoly Si TFT のアレイを形成する工程や、
この工程に続けて行われる液晶注入工程時に静電気が発
生する可能性があり、この静電気は周囲環境や基板移動
状態に因ってゲート絶縁膜８を破壊させることもある。
ス基板１上にPoly Si TFT のアレイを形成する工程や、
この工程に続けて行われる液晶注入工程時に静電気が発
生する可能性があり、この静電気は周囲環境や基板移動
状態に因ってゲート絶縁膜８を破壊させることもある。
【００１１】即ち、ゲートバスライン２とデータバスラ
イン３との間に形成されたゲート絶縁膜８は、ステップ
された部分において他の部分よりも相対的に不完全にな
ったり、薄く形成されることもあるから、静電気の放電
が起こると、その衝撃によりゲート絶縁膜８が破壊しや
すく、さらにはゲート絶縁膜８の破断部分を通じてＴＦ
Ｔのゲート電極とドレイン電極との間に短絡が生じるこ
とになる。これは、ＬＣＤの製造時に致命的な欠陥とし
て働くこととなる。
イン３との間に形成されたゲート絶縁膜８は、ステップ
された部分において他の部分よりも相対的に不完全にな
ったり、薄く形成されることもあるから、静電気の放電
が起こると、その衝撃によりゲート絶縁膜８が破壊しや
すく、さらにはゲート絶縁膜８の破断部分を通じてＴＦ
Ｔのゲート電極とドレイン電極との間に短絡が生じるこ
とになる。これは、ＬＣＤの製造時に致命的な欠陥とし
て働くこととなる。
【００１２】静電気による両電極の間の短絡を防止する
ための方法として、従来に別の２つの電源（ＶDD10，Ｖ
SS10）を有する短絡線を用いた。即ち、図３に示すよう
に、データバスライン３とゲートバスライン２とを共に
短絡させるために、別の短絡線９がＬＣＤ内に設けられ
る。
ための方法として、従来に別の２つの電源（ＶDD10，Ｖ
SS10）を有する短絡線を用いた。即ち、図３に示すよう
に、データバスライン３とゲートバスライン２とを共に
短絡させるために、別の短絡線９がＬＣＤ内に設けられ
る。
【００１３】そのため、ＴＦＴ製造の際に、静電気が発
生されても該短絡線９により、ゲートバスライン２とデ
ータバスライン３は、常に同一の電位を保持することに
なるので、ＴＦＴ製造工程時にゲート絶縁膜が破壊さ
れ、ゲート電極とドレイン電極との間の短絡現象を防止
できる。
生されても該短絡線９により、ゲートバスライン２とデ
ータバスライン３は、常に同一の電位を保持することに
なるので、ＴＦＴ製造工程時にゲート絶縁膜が破壊さ
れ、ゲート電極とドレイン電極との間の短絡現象を防止
できる。
【００１４】このように、ガラス基板１上にＴＦＴを形
成する工程が完了すると、別のホトリソグラフィーエッ
チング工程を行い、図４に示すように、ゲートバスライ
ン２間でその短絡線９を切断させる。
成する工程が完了すると、別のホトリソグラフィーエッ
チング工程を行い、図４に示すように、ゲートバスライ
ン２間でその短絡線９を切断させる。
【００１５】その後、液晶注入のために、ＴＦＴアレイ
が形成されたガラス基板１と他の対向基板とを合着して
液晶注入を行い、液晶注入工程が完了すると、図４に示
すように、各ＬＣＤ別に分けるためのガラス基板１の切
断作業により、データバスライン３は該短絡線９から分
離される。上述したように、ＴＦＴ−ＬＣＤパネルの製
造工程は行われる。
が形成されたガラス基板１と他の対向基板とを合着して
液晶注入を行い、液晶注入工程が完了すると、図４に示
すように、各ＬＣＤ別に分けるためのガラス基板１の切
断作業により、データバスライン３は該短絡線９から分
離される。上述したように、ＴＦＴ−ＬＣＤパネルの製
造工程は行われる。
【００１６】図４は、図３における領域Ｋを詳細に示す
もので、インバータＩ2 はＰＭＯＳとＮＭＯＳとからな
り、このＰＭＯＳとＮＭＯＳのドレインは該当ゲートバ
スライン２に共に接続され、このゲートバスライン２は
短絡線９に接続されていることがわかる。
もので、インバータＩ2 はＰＭＯＳとＮＭＯＳとからな
り、このＰＭＯＳとＮＭＯＳのドレインは該当ゲートバ
スライン２に共に接続され、このゲートバスライン２は
短絡線９に接続されていることがわかる。
【００１７】図３および図４において、もし短絡線９が
なければ、各ＴＦＴ６のゲート電極が静電気が発生する
とき、ＬＣＤにはその静電気の電荷を周辺に放出するこ
とができる電流通路がないから、ゲート絶縁膜８はその
静電気により破壊されることもある。しかし、短絡線９
が設けられると、ゲート電極に発生される静電気は、そ
の短絡線９を通じて自由に放出することができるので、
ゲートバスライン２とデータバスライン３との間の電位
差をなくすことができ、さらにはゲート絶縁膜の破壊を
防止することもできる。
なければ、各ＴＦＴ６のゲート電極が静電気が発生する
とき、ＬＣＤにはその静電気の電荷を周辺に放出するこ
とができる電流通路がないから、ゲート絶縁膜８はその
静電気により破壊されることもある。しかし、短絡線９
が設けられると、ゲート電極に発生される静電気は、そ
の短絡線９を通じて自由に放出することができるので、
ゲートバスライン２とデータバスライン３との間の電位
差をなくすことができ、さらにはゲート絶縁膜の破壊を
防止することもできる。
【００１８】短絡線を用いる上記従来のＬＣＤ構造は、
ガラス基板１にＴＦＴを製造する工程中に発生する静電
気により、ゲート絶縁膜８が破壊されることを防止する
ことはできた。
ガラス基板１にＴＦＴを製造する工程中に発生する静電
気により、ゲート絶縁膜８が破壊されることを防止する
ことはできた。
【００１９】
【発明が解決しようとする課題】しかしながら、図３に
示すように、ガラス基板１上にＴＦＴアレイが形成され
た後に、短絡線９はゲートバスライン２間で切断される
ため、その短絡線９はＴＦＴアレイの形成後に進行され
る液晶注入のための種々の工程中に発生される静電気に
ついては、何ら役割を果たされなくなる。そのため、液
晶注入工程中に発生される静電気は、ゲート絶縁膜８を
破壊することとなる。
示すように、ガラス基板１上にＴＦＴアレイが形成され
た後に、短絡線９はゲートバスライン２間で切断される
ため、その短絡線９はＴＦＴアレイの形成後に進行され
る液晶注入のための種々の工程中に発生される静電気に
ついては、何ら役割を果たされなくなる。そのため、液
晶注入工程中に発生される静電気は、ゲート絶縁膜８を
破壊することとなる。
【００２０】また、図３および図４に示す従来のＬＣＤ
構造によれば、短絡線９の付加の他に、別の２つの電源
（ＶDD1０ ，ＶSS1０ ）による２つの電極を形成する必
要があるため、別のマスク作業とこれによるエッチング
工程及びホトレジストの除去工程が追加に必要であっ
た。そのため、ＬＣＤ製造工程の時間が長くなり、製造
コストが増加され、欠陥の確率が高めるという不具合が
あった。
構造によれば、短絡線９の付加の他に、別の２つの電源
（ＶDD1０ ，ＶSS1０ ）による２つの電極を形成する必
要があるため、別のマスク作業とこれによるエッチング
工程及びホトレジストの除去工程が追加に必要であっ
た。そのため、ＬＣＤ製造工程の時間が長くなり、製造
コストが増加され、欠陥の確率が高めるという不具合が
あった。
【００２１】本発明の目的は、上記した問題点を解決す
るためになされたもので、ＴＦＴ製造工程のみならず、
液晶注入工程時にも発生された静電気によるゲート絶縁
膜の破壊を防止することができる液晶表示素子を提供す
ることにある。
るためになされたもので、ＴＦＴ製造工程のみならず、
液晶注入工程時にも発生された静電気によるゲート絶縁
膜の破壊を防止することができる液晶表示素子を提供す
ることにある。
【００２２】
【課題を解決するための手段】上記目的を達成するため
の本発明の１つの特徴によれば、液晶表示素子は、透明
絶縁基板と、透明絶縁基板上に規則的に配列される複数
のピクセルと、前記透明基板上で前記複数のピクセルの
間に配列され、該ピクセルに任意の順序でビデオデータ
を供給する複数のデータバスラインと、高電位電源及び
低電位電源と、前記電源から必要な電源が供給され、複
数のゲート駆動信号を供給するゲート駆動回路と、前記
複数のピクセル間にデータバスラインと交差されるよう
に配列され、ゲート駆動信号を伝送するための複数のゲ
ートバスラインと、前記複数のゲートバスラインとデー
タバスラインとを互いに絶縁させるために、基板上に形
成されるゲート絶縁膜と、前記複数のゲートバスライン
と前記複数のデータバスライン及び前記複数のピクセル
との間に接続され、ゲート駆動信号によりスイッチング
されてビデオデータを前記複数のピクセルに伝達する複
数のＴＦＴと、前記複数のデータバスラインに接続され
る１つの短絡線と、高電位電源及び低電位電源と、前記
ゲートバスラインとゲート駆動回路との間に接続され、
かつ前記電源及び前記短絡線に接続されて、発生した静
電気を前記電源及び前記短絡線を通じて除去するための
複数の静電気除去回路とを備えることを特徴とする。
の本発明の１つの特徴によれば、液晶表示素子は、透明
絶縁基板と、透明絶縁基板上に規則的に配列される複数
のピクセルと、前記透明基板上で前記複数のピクセルの
間に配列され、該ピクセルに任意の順序でビデオデータ
を供給する複数のデータバスラインと、高電位電源及び
低電位電源と、前記電源から必要な電源が供給され、複
数のゲート駆動信号を供給するゲート駆動回路と、前記
複数のピクセル間にデータバスラインと交差されるよう
に配列され、ゲート駆動信号を伝送するための複数のゲ
ートバスラインと、前記複数のゲートバスラインとデー
タバスラインとを互いに絶縁させるために、基板上に形
成されるゲート絶縁膜と、前記複数のゲートバスライン
と前記複数のデータバスライン及び前記複数のピクセル
との間に接続され、ゲート駆動信号によりスイッチング
されてビデオデータを前記複数のピクセルに伝達する複
数のＴＦＴと、前記複数のデータバスラインに接続され
る１つの短絡線と、高電位電源及び低電位電源と、前記
ゲートバスラインとゲート駆動回路との間に接続され、
かつ前記電源及び前記短絡線に接続されて、発生した静
電気を前記電源及び前記短絡線を通じて除去するための
複数の静電気除去回路とを備えることを特徴とする。
【００２３】
【実施例】以下、添付された図面に基づいて、本発明の
実施例を詳細に説明する。
実施例を詳細に説明する。
【００２４】図５〜９は、本発明の概念によるＬＣＤ構
成図であり、透明絶縁基板としてのガラス基板１１と、
ガラス基板１１上に規則的に配列される複数のピクセル
１２と、ガラス基板１１上でピクセル１２，１２，…間
に配列され、該ピクセル１２に任意の順序にビデオデー
タを供給する複数のデータバスライン１３と、高電位電
源（ＶDD２0）と、低電位電源（ＶSS２0）と、高電位電
源（ＶDD２0）と低電位電源（ＶSS２0）とから必要な電
源が供給され、複数のゲート駆動信号を供給するゲート
駆動回路１４と、ピクセル１２の間にデータバスライン
１３と交差されるように配列され、ゲート駆動信号を伝
送するための複数のゲートバスライン１５と、ゲートバ
スライン１５とデータバスライン１３とを互いに絶縁さ
せるためのゲート絶縁膜１６と、前記ゲートバスライン
１５とデータバスライン１３及びピクセル１２との間に
接続され、ゲートバスライン１５を介して印加されるゲ
ート駆動信号によりスイッチングされてデータバスライ
ン１３を介して伝送されるビデオデータをピクセル１２
に伝達する複数のＴＦＴ１７と、前記データバスライン
１３に接続される短絡線１８と、前記ゲートバスライン
１５とゲート駆動回路１４との間に接続され、かつ高電
位電源（ＶDD２0）と、低電位電源（ＶSS２0）及び短絡
線１８にも電気的に接続されてＴＦＴ１７のゲートに発
生される静電気を除去するための複数の静電気除去回路
１９ａ，１９ｂ，…とからなる。
成図であり、透明絶縁基板としてのガラス基板１１と、
ガラス基板１１上に規則的に配列される複数のピクセル
１２と、ガラス基板１１上でピクセル１２，１２，…間
に配列され、該ピクセル１２に任意の順序にビデオデー
タを供給する複数のデータバスライン１３と、高電位電
源（ＶDD２0）と、低電位電源（ＶSS２0）と、高電位電
源（ＶDD２0）と低電位電源（ＶSS２0）とから必要な電
源が供給され、複数のゲート駆動信号を供給するゲート
駆動回路１４と、ピクセル１２の間にデータバスライン
１３と交差されるように配列され、ゲート駆動信号を伝
送するための複数のゲートバスライン１５と、ゲートバ
スライン１５とデータバスライン１３とを互いに絶縁さ
せるためのゲート絶縁膜１６と、前記ゲートバスライン
１５とデータバスライン１３及びピクセル１２との間に
接続され、ゲートバスライン１５を介して印加されるゲ
ート駆動信号によりスイッチングされてデータバスライ
ン１３を介して伝送されるビデオデータをピクセル１２
に伝達する複数のＴＦＴ１７と、前記データバスライン
１３に接続される短絡線１８と、前記ゲートバスライン
１５とゲート駆動回路１４との間に接続され、かつ高電
位電源（ＶDD２0）と、低電位電源（ＶSS２0）及び短絡
線１８にも電気的に接続されてＴＦＴ１７のゲートに発
生される静電気を除去するための複数の静電気除去回路
１９ａ，１９ｂ，…とからなる。
【００２５】図５〜９において、従来技術のように、ゲ
ートバスライン１５を短絡させるための別の２つの電源
（ＶDD10，ＶSS10）を用いず、ゲート駆動回路１４の２
つの電源（ＶDD20，ＶSS20）をデータバスライン１３の
短絡線に接続した。また、ゲート絶縁膜１６は、その一
例として、ＰＥＣＶＤ法のような蒸着法によりＳｉＮ及
びＳｉＯのような絶縁膜で形成することもできる。
ートバスライン１５を短絡させるための別の２つの電源
（ＶDD10，ＶSS10）を用いず、ゲート駆動回路１４の２
つの電源（ＶDD20，ＶSS20）をデータバスライン１３の
短絡線に接続した。また、ゲート絶縁膜１６は、その一
例として、ＰＥＣＶＤ法のような蒸着法によりＳｉＮ及
びＳｉＯのような絶縁膜で形成することもできる。
【００２６】なお、ガラス基板１１は、石英のような他
の透明絶縁基板に代替することもある。図５において、
ゲート駆動回路１４は、入力されるスタートパルスＳＰ
とクロック信号ＣＫとに応答し、シーケンシャルな信号
を出力する複数のシフトレジスタＳＲ10，ＳＲ20，…
と、高電位電源（ＶDD20）と低電位電源（ＶSS20）とに
より駆動されて短絡線１８に接続され、シフトレジスタ
ＳＲ10，ＳＲ20，…から出力されるシーケンシャル信号
を反転してゲート駆動信号をゲートバスライン１５に供
給する複数のインバータＩ10，Ｉ20，…とからなる。
の透明絶縁基板に代替することもある。図５において、
ゲート駆動回路１４は、入力されるスタートパルスＳＰ
とクロック信号ＣＫとに応答し、シーケンシャルな信号
を出力する複数のシフトレジスタＳＲ10，ＳＲ20，…
と、高電位電源（ＶDD20）と低電位電源（ＶSS20）とに
より駆動されて短絡線１８に接続され、シフトレジスタ
ＳＲ10，ＳＲ20，…から出力されるシーケンシャル信号
を反転してゲート駆動信号をゲートバスライン１５に供
給する複数のインバータＩ10，Ｉ20，…とからなる。
【００２７】図６は、図５における領域Ｌの第１実施例
を示す詳細回路図であり、インバータＩ20は、ＰＭＯＳ
ＴＦＴ（Ｐ10）とＮＭＯＳ ＴＦＴ（Ｎ10）とからな
るＣＭＯＳ ＴＦＴであり、静電気回路１９ｂは順方向
ダイオードとして働くＮＭＯＳ ＴＦＴ（Ｎ20）とＰＭ
ＯＳ ＴＦＴ（Ｐ20）とからなることがわかる。
を示す詳細回路図であり、インバータＩ20は、ＰＭＯＳ
ＴＦＴ（Ｐ10）とＮＭＯＳ ＴＦＴ（Ｎ10）とからな
るＣＭＯＳ ＴＦＴであり、静電気回路１９ｂは順方向
ダイオードとして働くＮＭＯＳ ＴＦＴ（Ｎ20）とＰＭ
ＯＳ ＴＦＴ（Ｐ20）とからなることがわかる。
【００２８】図５の構成をさらに詳細に説明すると、領
域Ｌに該当するゲート駆動回路１４と静電気除去回路１
９ｂとは、１つのシーケンシャル信号を出力するシフト
レジスタＳＲ20と、ゲートがシフトレジスタＳＲ20の出
力側に接続され、かつソースが高電位電源（ＶDD20）及
び短絡線１８に接続されるＰＭＯＳ ＴＦＴ（Ｐ10）
と、ゲートがＰＭＯＳ ＴＦＴ（Ｐ10）のゲートと共に
シフトレジスタＳＲ20の出力側に接続され、かつソース
が低電位電源（ＶSS20）および短絡線１８に接続され、
かつドレインがＰＭＯＳ ＴＦＴ（Ｐ10）のドレインと
共にゲートバスライン１５に接続されるＮＭＯＳ ＴＦ
Ｔ（Ｎ10）と、ソースがＰＭＯＳ ＴＦＴ（Ｐ10）のド
レインと共に高電位電源（ＶDD20）及び短絡線１８に接
続され、かつゲートとドレインが共にゲートバスライン
１５に接続されて順方向ダイオードとして働くＮＭＯＳ
ＴＦＴ（Ｎ20）と、ソースがＮＭＯＳ ＴＦＴ
（Ｎ10）のソースと共に低電位電源（ＶSS20）及び短絡
線１８に接続され、かつゲートとドレインが共にゲート
バスライン１５に接続されて逆方向ダイオードとして働
くＰＭＯＳ ＴＦＴ（Ｐ20）とからなる。
域Ｌに該当するゲート駆動回路１４と静電気除去回路１
９ｂとは、１つのシーケンシャル信号を出力するシフト
レジスタＳＲ20と、ゲートがシフトレジスタＳＲ20の出
力側に接続され、かつソースが高電位電源（ＶDD20）及
び短絡線１８に接続されるＰＭＯＳ ＴＦＴ（Ｐ10）
と、ゲートがＰＭＯＳ ＴＦＴ（Ｐ10）のゲートと共に
シフトレジスタＳＲ20の出力側に接続され、かつソース
が低電位電源（ＶSS20）および短絡線１８に接続され、
かつドレインがＰＭＯＳ ＴＦＴ（Ｐ10）のドレインと
共にゲートバスライン１５に接続されるＮＭＯＳ ＴＦ
Ｔ（Ｎ10）と、ソースがＰＭＯＳ ＴＦＴ（Ｐ10）のド
レインと共に高電位電源（ＶDD20）及び短絡線１８に接
続され、かつゲートとドレインが共にゲートバスライン
１５に接続されて順方向ダイオードとして働くＮＭＯＳ
ＴＦＴ（Ｎ20）と、ソースがＮＭＯＳ ＴＦＴ
（Ｎ10）のソースと共に低電位電源（ＶSS20）及び短絡
線１８に接続され、かつゲートとドレインが共にゲート
バスライン１５に接続されて逆方向ダイオードとして働
くＰＭＯＳ ＴＦＴ（Ｐ20）とからなる。
【００２９】図６によれば、ゲートとドレインが共に接
続されるＮＭＯＳ ＴＦＴは順方向ダイオードとして用
いられ、ゲート及びドレインが共通に接続されるＰＭＯ
ＳＴＦＴは逆方向ダイオードとして用いられることがわ
かる。
続されるＮＭＯＳ ＴＦＴは順方向ダイオードとして用
いられ、ゲート及びドレインが共通に接続されるＰＭＯ
ＳＴＦＴは逆方向ダイオードとして用いられることがわ
かる。
【００３０】図８は、図５の領域Ｌに該当するゲート駆
動回路１４と静電気除去回路１９ｂの第２実施例を示す
詳細回路図であり、ゲート駆動回路１４の部分は、図７
と同一であり、静電気除去回路１９ｂの部分だけが異な
ることがわかる。
動回路１４と静電気除去回路１９ｂの第２実施例を示す
詳細回路図であり、ゲート駆動回路１４の部分は、図７
と同一であり、静電気除去回路１９ｂの部分だけが異な
ることがわかる。
【００３１】即ち、静電気除去回路１９ｂは、ドレイン
がゲートバスライン１５に接続され、ソース及びゲート
が共通に高電位電源（ＶDD20）及び短絡線１８に接続さ
れて順方向ダイオードとして働くＰＭＯＳ ＴＦＴ（Ｐ
30）とドレインがＰＭＯＳＴＦＴ（Ｐ30）のドレインと
共にゲートバスライン１５に接続され、ソースとゲート
とが共通に低電位電源（ＶSS20）及び短絡線１８に接続
されて逆方向ダイオードとして働くＮＭＯＳ ＴＦＴ
（Ｎ30）とからなる。
がゲートバスライン１５に接続され、ソース及びゲート
が共通に高電位電源（ＶDD20）及び短絡線１８に接続さ
れて順方向ダイオードとして働くＰＭＯＳ ＴＦＴ（Ｐ
30）とドレインがＰＭＯＳＴＦＴ（Ｐ30）のドレインと
共にゲートバスライン１５に接続され、ソースとゲート
とが共通に低電位電源（ＶSS20）及び短絡線１８に接続
されて逆方向ダイオードとして働くＮＭＯＳ ＴＦＴ
（Ｎ30）とからなる。
【００３２】図９は、図５の領域（Ｌ）に該当するゲー
ト駆動回路１４及び静電気除去回路１９ｂの第３実施例
を示す詳細回路図であり、ゲート駆動回路１４の部分は
図７と同一であり、静電気回路１９ｂの部分だけが異な
ることがわかる。
ト駆動回路１４及び静電気除去回路１９ｂの第３実施例
を示す詳細回路図であり、ゲート駆動回路１４の部分は
図７と同一であり、静電気回路１９ｂの部分だけが異な
ることがわかる。
【００３３】即ち、図９の静電気除去回路１９ｂは、ソ
ースが高電位電源（ＶDD20）及び短絡線１８に接続さ
れ、ゲートとドレインが共にゲートバスライン１５に接
続されて順方向ダイオードとして働くＮＭＯＳ ＴＦＴ
（Ｎ40）と、ドレインがゲートバスライン１５に接続さ
れ、ゲート、ソースが低電位電源（ＶSS20）及び短絡線
１８に接続されて逆方向ダイオードとして働くＮＭＯＳ
ＴＦＴ（Ｎ５0）とからなる。
ースが高電位電源（ＶDD20）及び短絡線１８に接続さ
れ、ゲートとドレインが共にゲートバスライン１５に接
続されて順方向ダイオードとして働くＮＭＯＳ ＴＦＴ
（Ｎ40）と、ドレインがゲートバスライン１５に接続さ
れ、ゲート、ソースが低電位電源（ＶSS20）及び短絡線
１８に接続されて逆方向ダイオードとして働くＮＭＯＳ
ＴＦＴ（Ｎ５0）とからなる。
【００３４】図６〜９に示すように、２つのＴＦＴから
なる静電気回路１９は、ゲート駆動回路１４の出力側と
高電位電源（ＶDD20）及び低電位電源（ＶSS20）との間
に接続されている。
なる静電気回路１９は、ゲート駆動回路１４の出力側と
高電位電源（ＶDD20）及び低電位電源（ＶSS20）との間
に接続されている。
【００３５】そのため、ＬＣＤが正常的に動作するとき
には、ゲートバスライン１５の電位は、高電位電源（Ｖ
DD20）よりも低く、低電位電源（ＶSS20）よりも高い状
態を保持する。即ち、この状態は、ＴＦＴ１７のゲート
側から静電気が発生しない状態であるので、ゲートバス
ライン１５及び静電気除去回路１９を介して短絡線１８
には電流が流れなくなる。
には、ゲートバスライン１５の電位は、高電位電源（Ｖ
DD20）よりも低く、低電位電源（ＶSS20）よりも高い状
態を保持する。即ち、この状態は、ＴＦＴ１７のゲート
側から静電気が発生しない状態であるので、ゲートバス
ライン１５及び静電気除去回路１９を介して短絡線１８
には電流が流れなくなる。
【００３６】しかしながら、図６において、ガラス基板
１１上にＴＦＴ１７を製造時、または液晶注入工程時に
静電気がゲートバスライン１５に発生すると、ゲートバ
スライン１５は高電位電源（ＶDD20）よりも高く、また
は低電位電源（ＶSS20）よりも低い電位を持つことにな
る。
１１上にＴＦＴ１７を製造時、または液晶注入工程時に
静電気がゲートバスライン１５に発生すると、ゲートバ
スライン１５は高電位電源（ＶDD20）よりも高く、また
は低電位電源（ＶSS20）よりも低い電位を持つことにな
る。
【００３７】もし、静電気によりゲートバスライン１５
の電位が高電位電源（ＶDD20）よりも高くなると、順方
向ダイオードとして働くＮＭＯＳ ＴＦＴ（Ｎ20）が動
作し、ゲートバスライン１５に発生された静電気電荷は
ＮＭＯＳ ＴＦＴ（Ｎ20）を通じて高電位電源
（ＶDD20）に流れた後、再び短絡線１８を介して放出さ
れるので、静電気電荷は安全に除去される。
の電位が高電位電源（ＶDD20）よりも高くなると、順方
向ダイオードとして働くＮＭＯＳ ＴＦＴ（Ｎ20）が動
作し、ゲートバスライン１５に発生された静電気電荷は
ＮＭＯＳ ＴＦＴ（Ｎ20）を通じて高電位電源
（ＶDD20）に流れた後、再び短絡線１８を介して放出さ
れるので、静電気電荷は安全に除去される。
【００３８】もし、静電気によりゲートバスライン１５
の電位が低電位電源（ＶSS20）よりも低くなると、逆方
向ダイオードとして働くＰＭＯＳ ＴＦＴ（Ｐ20）が動
作し、ゲートバスライン１５に発生された静電気電荷は
ＰＭＯＳ ＴＦＴ（Ｐ20）を介して低電位電源
（ＶSS20）に流れた後、再び短絡線１８を介して放出さ
れるので、静電気電荷は安全に除去される。
の電位が低電位電源（ＶSS20）よりも低くなると、逆方
向ダイオードとして働くＰＭＯＳ ＴＦＴ（Ｐ20）が動
作し、ゲートバスライン１５に発生された静電気電荷は
ＰＭＯＳ ＴＦＴ（Ｐ20）を介して低電位電源
（ＶSS20）に流れた後、再び短絡線１８を介して放出さ
れるので、静電気電荷は安全に除去される。
【００３９】図８は、図６の静電気除去回路１９ｂにお
いて、単にＰＭＯＳ ＴＦＴ（Ｐ20）とＮＭＯＳ ＴＦ
Ｔ（Ｎ20）との位置を入替えた構造であるため、ＰＭＯ
ＳＴＦＴ（Ｐ30）が順方向ダイオードとして働き、ＮＭ
ＯＳ ＴＦＴ（Ｎ30）が逆方向ダイオードとして働く。
いて、単にＰＭＯＳ ＴＦＴ（Ｐ20）とＮＭＯＳ ＴＦ
Ｔ（Ｎ20）との位置を入替えた構造であるため、ＰＭＯ
ＳＴＦＴ（Ｐ30）が順方向ダイオードとして働き、ＮＭ
ＯＳ ＴＦＴ（Ｎ30）が逆方向ダイオードとして働く。
【００４０】図８に示す静電気除去回路１９ｂの動作
は、図６と同様であるため、その説明は省略する。
は、図６と同様であるため、その説明は省略する。
【００４１】図９は、静電気除去回路１９ｂをＮＭＯＳ
ＴＦＴ（Ｎ40，Ｎ５0）だけを持って構成したもので
あり、ＮＭＯＳ ＴＦＴ（Ｎ40）が順方向ダイオードと
して、ＮＭＯＳ ＴＦＴ（Ｎ50）が逆方向ダイオードと
して働くことになる。
ＴＦＴ（Ｎ40，Ｎ５0）だけを持って構成したもので
あり、ＮＭＯＳ ＴＦＴ（Ｎ40）が順方向ダイオードと
して、ＮＭＯＳ ＴＦＴ（Ｎ50）が逆方向ダイオードと
して働くことになる。
【００４２】図９は、図６と同様に、ＬＣＤの正常動作
時にゲートバスライン１５は、高電位電源（ＶDD20）と
低電位電源（ＶSS20）との間の電位を保持する。即ち、
ゲートバスライン１５の電位は、高電位電源（ＶDD20）
と低電位電源（ＶSS20）との間の電位が保持されるの
で、静電気除去回路１９ｂは動作しない。
時にゲートバスライン１５は、高電位電源（ＶDD20）と
低電位電源（ＶSS20）との間の電位を保持する。即ち、
ゲートバスライン１５の電位は、高電位電源（ＶDD20）
と低電位電源（ＶSS20）との間の電位が保持されるの
で、静電気除去回路１９ｂは動作しない。
【００４３】しかし、ＴＦＴ１７のゲート側に静電気に
よる電荷が発生されてゲートバスライン１５の電位が高
電位電源（ＶDD20）よりも高くなると、順方向ダイオー
ドとして働くＮＭＯＳ ＴＦＴ（Ｎ40）が動作し、静電
気電荷はＮＭＯＳ ＴＦＴ（Ｎ40）を介して高電位電源
（ＶDD20）に流れた後、再び短絡線１８を通じて放電さ
れる。
よる電荷が発生されてゲートバスライン１５の電位が高
電位電源（ＶDD20）よりも高くなると、順方向ダイオー
ドとして働くＮＭＯＳ ＴＦＴ（Ｎ40）が動作し、静電
気電荷はＮＭＯＳ ＴＦＴ（Ｎ40）を介して高電位電源
（ＶDD20）に流れた後、再び短絡線１８を通じて放電さ
れる。
【００４４】逆に、ゲートバスライン１５の電位が低電
位電源（ＶSS20）よりも低くなると、静電気電荷は逆方
向ダイオードとして働くＮＭＯＳ ＴＦＴ（Ｎ50）を介
して低電位電源（ＶSS20）に流れた後、再び短絡線１８
を通じて放電される。したがって、静電気の発生による
ゲート絶縁膜１６の破壊が防止でき、しかも、ＬＣＤの
製造欠陥を防ぐことができる。
位電源（ＶSS20）よりも低くなると、静電気電荷は逆方
向ダイオードとして働くＮＭＯＳ ＴＦＴ（Ｎ50）を介
して低電位電源（ＶSS20）に流れた後、再び短絡線１８
を通じて放電される。したがって、静電気の発生による
ゲート絶縁膜１６の破壊が防止でき、しかも、ＬＣＤの
製造欠陥を防ぐことができる。
【００４５】最終的に、ＬＣＤの製造が完了された後、
短絡線１８は、図６に示すように、ガラス基板１１の切
断時にドライエッチング法により共に除去される。
短絡線１８は、図６に示すように、ガラス基板１１の切
断時にドライエッチング法により共に除去される。
【００４６】
【発明の効果】上述したように、本発明によれば、次の
通りの効果が得られる。 （１）ＬＣＤ製造工程のＴＦＴ製造工程は勿論、液晶注
入工程中にもゲートバスラインとデータバスラインとの
間で発生できる静電気を自動的に安全に除去することが
できるので、静電気によるゲート絶縁膜の破壊を防ぐこ
とができるばかりではなく、ＬＣＤ素子の製造の欠陥を
防止することができるという効果が得られる。 （２）短絡線に別途の電源を付加することなく、短絡線
が直接ゲート駆動回路の２つの電源に接続されるので、
別のマスク工程、ホトレジスト除去工程及びエッチング
工程が不要となるので、ＬＣＤ製造コストを低減するこ
とがでるという効果が得られる。
通りの効果が得られる。 （１）ＬＣＤ製造工程のＴＦＴ製造工程は勿論、液晶注
入工程中にもゲートバスラインとデータバスラインとの
間で発生できる静電気を自動的に安全に除去することが
できるので、静電気によるゲート絶縁膜の破壊を防ぐこ
とができるばかりではなく、ＬＣＤ素子の製造の欠陥を
防止することができるという効果が得られる。 （２）短絡線に別途の電源を付加することなく、短絡線
が直接ゲート駆動回路の２つの電源に接続されるので、
別のマスク工程、ホトレジスト除去工程及びエッチング
工程が不要となるので、ＬＣＤ製造コストを低減するこ
とがでるという効果が得られる。
【図１】一般的な液晶表示素子の構成を示す回路図であ
る。
る。
【図２】図１におけるインバータの一般的な構成を示す
回路図である。
回路図である。
【図３】静電気除去機能を有する従来の液晶表示素子の
構成を示す回路図である。
構成を示す回路図である。
【図４】図３において領域Ｋを拡大した回路図である。
【図５】本発明による液晶表示素子の構成を示す回路図
である。
である。
【図６】図５において領域Ｌの第１実施例を示す回路図
である。
である。
【図７】ＭＯＳ ＴＦＴがダイオードとして用いられる
ことを説明するための回路図である。
ことを説明するための回路図である。
【図８】領域Ｌの第２実施例を示す回路図である。
【図９】図５において領域Ｌの第３実施例を示す回路図
である。
である。
１１ ガラス基板
１２ ピクセル
１３ データバスライン
１４ ゲート駆動回路
１５ ゲートバスライン
１６ ゲート絶縁膜
１７ ＴＦＴ
１８ 短絡線
１９ 静電気除去回路
Claims (7)
- 【請求項１】透明絶縁基板と、 前記透明絶縁基板上に規則的に配列される複数のピクセ
ルと、 前記透明基板上で前記複数のピクセルの間に配列され、
該ピクセルに任意の順序でビデオデータを供給する複数
のデータバスラインと、 高電位電源及び低電位電源と、 前記電源から必要な電源を供給され、複数のゲート駆動
信号を供給するゲート駆動回路と、 前記複数のピクセルの間に前記複数のデータバスライン
と交差されるように配列され、ゲート駆動信号を伝送す
るための複数のゲートバスラインと、 前記複数のゲートバスラインと前記複数のデータバスラ
インとを互いに絶縁させるために、前記基板上に形成さ
れるゲート絶縁膜と、 前記複数のゲートバスラインと前記複数のデータバスラ
イン及び前記複数のピクセルとの間に接続され、前記ゲ
ート駆動信号によりスイッチングされてビデオデータを
ピクセルに伝達する複数のＴＦＴと、 前記データバスラインに接続される１つの短絡線と、 前記ゲートバスラインと前記ゲート駆動回路との間に接
続され、かつ前記電源及び前記短絡線に接続されて、発
生した静電気を前記電源及び前記短絡線を通じて除去す
るための複数の静電気除去回路とを備えることを特徴と
する液晶表示素子。 - 【請求項２】前記透明基板の物質は、ガラスと石英のい
ずれかを用いることを特徴とする請求項１記載の液晶表
示素子。 - 【請求項３】前記ゲート絶縁膜は、窒化膜（ＳｉＮ）と
酸化膜（ＳｉＯ）のいずれかを用いることを特徴とする
請求項１記載の液晶表示素子。 - 【請求項４】前記ゲート駆動回路は、入力される１つの
スタートパルスとクラック信号とに応答して任意のシー
ケンシャル信号を出力する複数のシフトレジスタと、 前記高電位電源と低電位電源とにより駆動され、前記短
絡線に接続されて前記シフトレジスタから出力されるシ
ーケンシャル信号を反転してゲート駆動信号を形成し、
これをゲートバスラインに供給する複数のインバータと
からなることを特徴とする請求項１記載の液晶表示素
子。 - 【請求項５】各インバータは、ゲートがシフトレジスタ
のうちの対応する１つの出力側に接続され、ソースが前
記高電位電源及び短絡線に接続されるＰＭＯＳ ＴＦＴ
と、 ゲートが前記ＰＭＯＳ ＴＦＴのゲートと共に前記シフ
トレジスタの出力側に接続され、ソースが低電位電源及
び短絡線に接続され、ドレインがＰＭＯＳ ＴＦＴのド
レインと共に対応する１つのゲートバスラインに接続さ
れるＮＭＯＳＴＦＴとからなることを特徴とする請求項
４記載の液晶表示素子。 - 【請求項６】各静電気除去回路は、 ドレインが対応する１つのゲートバスラインに接続さ
れ、ソースとゲートが共に高電位電源及び短絡線に接続
されて順方向ダイオードとして働くＰＭＯＳ ＴＦＴ
と、 ドレインが対応する１つのゲートバスラインに接続さ
れ、ソースとゲートが共に低電位電源及び短絡線に接続
されて逆方向ダイオードとして働くＮＭＯＳ ＴＦＴと
からなることを特徴とする請求項１記載の液晶表示素
子。 - 【請求項７】各静電気除去回路は、 ソースが前記高電位電源及び短絡線に接続され、ゲート
とドレインが共に対応する１つのゲートバスラインに接
続されて順方向ダイオードとして働くＮＭＯＳＴＦＴ
と、 ドレインが対応する１つのゲートバスラインに接続さ
れ、ゲートとソースが共に低電位電源及び短絡線に接続
されて逆方向ダイオードとして働くＮＭＯＳ ＴＦＴと
からなることを特徴とする請求項１記載の液晶表示素
子。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930004622A KR940022124A (ko) | 1993-03-24 | 1993-03-24 | 액정표시장치 |
| KR1993/4622 | 1993-03-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0728094A JPH0728094A (ja) | 1995-01-31 |
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05036894A Expired - Lifetime JP3483608B2 (ja) | 1993-03-24 | 1994-03-22 | 液晶表示素子 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP3483608B2 (ja) |
| KR (1) | KR940022124A (ja) |
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|---|---|---|---|---|
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| JP3897873B2 (ja) * | 1997-09-11 | 2007-03-28 | 株式会社半導体エネルギー研究所 | 液晶表示装置の駆動回路 |
| KR100658526B1 (ko) * | 2000-08-08 | 2006-12-15 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치의 정전 손상 보호장치 |
| JP2005049637A (ja) * | 2003-07-29 | 2005-02-24 | Seiko Epson Corp | 駆動回路及びその保護方法、電気光学装置並びに電子機器 |
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