JPH1195257A

JPH1195257A - アクティブマトリクス基板の製造方法および液晶表示パネル

Info

Publication number: JPH1195257A
Application number: JP26009197A
Authority: JP
Inventors: Masao Murade; 正夫村出; Takashi Sato; 尚佐藤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-09-25
Filing date: 1997-09-25
Publication date: 1999-04-09
Anticipated expiration: 2017-09-25
Also published as: JP3395598B2

Abstract

(57)【要約】【課題】データ線駆動回路および走査線駆動回路を静
電気等から保護することのできるアクティブマトリクス
基板の製造方法、この製造方法で製造したアクティブマ
トリクス基板、液晶表示パネル、および投写型液晶表示
パネルを提供することにある。【解決手段】信号配線７２、７３、走査線２０、およ
びデータ線３０に第１ないし第３の短絡用配線９１、９
２、９３をそれぞれ接続しておき、静電気などを第１な
いし第３の短絡用配線９１、９２、９３を介して基板外
周側に拡散し、突発的な過剰な電流が走査線２０、画素
部１１、走査線駆動回路部７０、サンプルホールド回路
Ｓ／Ｈ、およびデータ線駆動回路６０に流れ込むのを防
止する。アクティブマトリクス基板の製造工程が終了し
た後には、途中の工程を利用して切断用孔を形成し、こ
の切断用孔を介してエッチングを行うことによって第１
ないし第３の短絡用配線９１、９２、９３を切断する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、駆動回路内蔵型の
アクティブマトリクス基板の製造方法、この製造方法で
製造したアクティブマトリクス基板、液晶表示パネル、
および投写型液晶表示装置に関するものである。さらに
詳しくは、アクティブマトリクス基板を製造していく過
程で生じる静電気や絶縁基板表面に蓄積された電荷から
駆動回路などを保護するための技術に関するものであ
る。

【０００２】

【従来の技術】液晶表示パネルに用いられるアクティブ
マトリクス基板のうち、駆動回路内蔵型のものでは、図
２６に示すように、絶縁基板１０の上に配列された複数
の走査線２０と複数のデータ線３０との交差点に対応し
て複数の画素４０が構成されており、これらの画素４０
が構成されている領域が画素部１１である。各々の画素
４０には、図３に示すように、走査線２０およびデータ
線３０に接続する画素スイッチング用の薄膜トランジス
タ（以下、ＴＦＴという。）５０が形成されている。ま
た、絶縁基板１０上における画素部１１の外側領域に
は、複数のデータ線３０のそれぞれに画像信号を供給す
るデータ線駆動回路部６０と、複数の走査線２０のそれ
ぞれに走査信号を供給する走査線駆動回路部７０とが構
成されている。

【０００３】このような構成のアクティブマトリクス基
板において、ＴＦＴは半導体プロセスを利用して形成さ
れる。これらの工程を行う際には、アクティブマトリク
ス基板に絶縁基板１０が用いられていることから、静電
気などに起因する不具合が発生しやすい。そこで、従来
は、走査線２０を形成する工程を兼用して各々の走査線
２０に電気的に接続する短絡用配線９０を形成し、ゲー
ト電極をマスクとしてイオン打ち込みを行った際に絶縁
基板１０の表面に蓄積された電荷や静電気を短絡用配線
９０を介して基板外周側に拡散させ、突発的な過剰な電
流が走査線２０を介してＴＦＴ５０などに流れないよう
にしている。

【０００４】但し、短絡用配線９０は、アクティブマト
リクス基板の製造工程が終了した後には不要なので、本
願出願人は、その途中の工程を兼用して短絡用配線９０
の上に切断用孔８を形成しておき、これらの切断用孔８
を介して短絡用配線９０の所定位置を切断し、短絡用配
線と走査線との分離を行う方法を提案している（特公平
８−１４６６７号公報参照。）

【０００５】

【発明が解決しようとする課題】しかしながら、アクテ
ィブマトリクス基板では、データ線駆動回路６０や走査
線駆動回路７０に対しても静電気からの保護が望まれて
いるが、従来のアクティブマトリクス基板ではかかる対
策が十分に施されていない。

【０００６】このような問題点に鑑みて、本発明の課題
は、データ線駆動回路および走査線駆動回路を静電気等
から保護することのできるアクティブマトリクス基板の
製造方法、この製造方法で製造したアクティブマトリク
ス基板、液晶表示パネル、および投写型液晶表示装置を
提供することにある。

【０００７】

【課題を解決するための手段】上記課題を解決するた
め、本発明では、複数の走査線と複数のデータ線と、該
データ線および前記走査線に接続する画素スイッチング
用の薄膜トランジスタを備える画素部と、前記データ線
および前記走査線にそれぞれ接続するデータ側駆動回路
および走査線駆動回路と、該走査線駆動回路および前記
データ線駆動回路を駆動するのに必要な複数の信号を供
給するための複数の信号配線と、該信号配線に接続され
た複数の端子とを基板上に有し、前記薄膜トランジスタ
は、前記走査線と同時形成されたゲート電極と、第１の
層間絶縁膜に形成された第１のコンタクトホールを介し
て前記データ線に電気的に接続するソース領域と、前記
第１の層間絶縁膜および該第１の層間絶縁膜の上層側の
第２の層間絶縁膜に形成された第２のコンタクトホール
を介して画素電極が電気的に接続するドレイン領域とを
備えるアクティブマトリクス基板の製造方法において、
前記走査線および前記ゲート電極とともに前記信号配線
の各々に電気的に接続する第１の短絡用配線を形成する
兼用工程と、前記第１の短絡用配線上に第１の切断用孔
を形成する工程と、前記第１の切断用孔を介して前記第
１の短絡用配線を切断する工程とを有することを特徴と
する。

【０００８】本発明では、データ線駆動回路および走査
線駆動回路を駆動するのに必要な複数の信号を供給する
ために複数の端子からそれぞれ引き回された信号配線
を、第１の短絡用配線で電気的に接続した状態で各工程
を行う。従って、静電気が発生したり、絶縁基板表面に
電荷が蓄積されても、かかる電荷を第１の短絡用配線を
介して基板外周側に拡散させるので、過剰な電流がデー
タ線駆動回路および走査線駆動回路に突発的に流れな
い。それ故、データ線駆動回路および走査線駆動回路を
保護することができる。しかも、ＴＦＴの形成工程、各
種配線の形成工程、さらには端子の形成工程においてコ
ンタクトホールの形成、パターニング、エッチングを行
うので、これらの工程を兼用しながら、切断用孔を形成
する工程やこの切断用孔を介して短絡用配線を切断する
工程を行うことができる。

【０００９】本発明において、前記兼用工程では、前記
第１の短絡用配線を、前記信号配線のうち静電保護回路
よりも端子側に位置する信号配線のみに電気的接続して
おくことが好ましい。このように構成すると、第１の短
絡用配線を切断する箇所から侵入した静電気は、静電保
護回路で吸収され、駆動回路に達しない。

【００１０】本発明では、前記兼用工程で前記走査線の
各々に電気的に接続する第２の短絡用配線を形成した以
降、前記走査線を各々分離させるために前記第２の短絡
用配線を切断する予定位置に第２の切断用孔を形成する
工程と、前記第２の切断用孔を介して前記第２の短絡用
配線を切断する工程とを行うことにより、過剰な電流が
走査線に突発的に流れることを防止し、走査線や画素部
を保護することが好ましい。

【００１１】本発明では、前記兼用工程で前記データ線
の各々と交差する第３の短絡用配線を形成しておくこと
によって、前記第１の層間絶縁膜に形成した第３のコン
タクトホールを介して前記第３の短絡用配線と前記デー
タ線とを電気的に接続し、しかる後に、前記データ線を
各々分離させるために前記第３の短絡用配線を切断する
予定位置に第３の切断用孔を形成する工程と、前記第３
の切断用孔を介して前記第３の短絡用配線を切断する工
程とを行うことにより、過剰な電流がデータ線に突発的
に流れることを防止し、データ線、サンプルホールド回
路、および画素部を保護することが好ましい。

【００１２】本発明においては、前記切断用孔を形成す
る工程を、前記コンタクトホールを形成する工程を兼用
して行うことが好ましい。

【００１３】本発明において、前記短絡用配線を切断す
る工程を前記端子の表面に形成された第２の層間絶縁膜
を除去するエッチング工程を兼用して行うことが好まし
い。このような最終工程に近い工程で短絡用配線を切断
するのであれば、それ以前に行う工程で発生する静電気
から駆動回路や画素部を有効に保護することができる。

【００１４】いずれの場合でも、前記切断孔を形成する
工程では、前記短絡用配線の表面を最終的に露出させる
際にはウェットエッチングを行うことが好ましい。ま
た、前記短絡用配線を切断する工程では少なくともウエ
ットエッチングを行い、切断用孔内に導電物が残らない
ようにすることが好ましい。

【００１５】本発明において、前記アクティブマトリク
ス基板の外周側には前記短絡用配線に電気的に接続する
静電気対策配線が形成され、該静電気対策配線は、前記
アクティブマトリクス基板が多数枚分形成されるマザー
基板上では、隣接する前記アクティブマトリクス基板の
前記静電気対策配線同士が電気的に接続しており、前記
マザー基板から各アクティブマトリクス基板が切り出さ
れるときに、隣接する前記アクティブマトリクス基板の
前記静電気対策配線同士の電気的な接続が絶たれること
が好ましい。

【００１６】本発明を適用したアクティブマトリクス基
板を用いて液晶表示パネルを構成するとともに、この液
晶表示パネルを、たとえばライトバルブとして用い、光
源部から出射された光を前記液晶表示パネルで光変調し
て該変調した光を投写光学手段で投写面に拡大投写する
投写型液晶表示装置を構成する。かかる投写型液晶表示
装置では、画像が拡大投写されるために表示欠陥が利用
者の目にとまりやすい傾向にあるが、本発明を適用した
液晶表示パネルは、静電気破壊に起因する表示欠陥が発
生しにくいので、投写型液晶表示装置を構成するのに適
している。

【００１７】

【発明の実施の形態】図面を参照して、本発明の実施の
形態を説明する。

【００１８】［実施の形態１］（アクティブマトリクス基板の全体構成）図１は、液晶
表示パネルに用いられる駆動回路内蔵型のアクティブマ
トリクス基板の構成を模式的に示すブロック図、図２
は、このアクティブマトリクス基板の画素部のコーナー
部分を拡大して示す平面図である。

【００１９】図１および図２に示すように、本形態の液
晶表示パネルに用いられる駆動回路内蔵型のアクティブ
マトリクス基板ＡＭでは、絶縁基板１０上に、互いに交
差する複数の走査線２０と複数のデータ線３０とによっ
て画素４０がマトリクス状に構成されている。走査線２
０はドープトシリコン膜で構成され、データ線３０はア
ルミニウム膜等の金属膜あるいは合金膜で構成されてい
る。これらの画素４０が形成されている領域が画素部１
１（画面表示領域）である。

【００２０】絶縁基板１０上における画素部１１の外側
領域（周辺部分）には、複数のデータ線３０のそれぞれ
に画像信号を供給するデータ線駆動回路部６０が構成さ
れている。また、走査線２０の両端部のそれぞれには、
各々の走査線２０に画素選択用の走査信号を供給する走
査線駆動回路部７０が構成されている。

【００２１】データ線駆動回路部６０には、Ｘ側シフト
レジスタ回路、Ｘ側シフトレジスタ回路から出力された
信号に基づいて動作するアナログスイッチとしてのＴＦ
Ｔを備えるサンプルホールド回路Ｓ／Ｈ、６相に展開さ
れた各画像信号ＶＤ１〜ＶＤ６に対応する６本の画像信
号線ｖｉｄｅｏなどが構成されている。本例において、
データ線駆動回路６０は、前記のＸ側シフトレジスタ回
路が４相で構成されており、端子を介して外部からスタ
ート信号ＤＸ、クロック信号ＣＬＸ１〜ＣＬＸ４、およ
びその反転クロック信号ＣＬＸ１バー〜ＣＬＸ４バーが
Ｘ側シフトレジスタ回路に供給され、これらの信号によ
ってデータ線駆動回路６０が駆動される。従って、サン
プルホールド回路Ｓ／Ｈは、前記のＸ側シフトレジスタ
回路から出力された信号に基づいて各ＴＦＴが動作し、
画像信号線ｖｉｄｅｏを介して供給される画像信号ＶＤ
１〜ＶＤ６を所定のタイミングでデータ線３０に取り込
み、各画素４０に供給することが可能である。一方、走
査線駆動回路部７０には、端子を介して外部からスター
ト信号ＤＹ、クロック信号ＣＬＹ、およびその反転クロ
ック信号ＣＬＹバーが供給され、これらの信号によって
走査線駆動回路７０が駆動される。

【００２２】本形態のアクティブマトリクス基板ＡＭに
おいて、絶縁基板１０の辺部分のうち、データ線駆動回
路６０の側の辺部分には定電源ＶＤＤＸ、ＶＳＳＸ、Ｖ
ＤＤＹ、ＶＳＳＹ、変調画像信号（画像信号ＶＤ１〜Ｖ
Ｄ６）、各種駆動信号などが入力されるアルミニウム膜
等の金属膜、金属シリサイド膜、あるいはＩＴＯ膜等の
導電膜からなる多数の端子８０、８１、８２・・・が構
成され、これらの端子８０、８１、８２・・・からは、
走査線駆動回路６０およびデータ線駆動回路７０を駆動
するためのアルミニウム膜等の低抵抗な金属膜や金属シ
リサイド膜からなる複数の信号配線７２、７３がそれぞ
れ引き回されている。また、信号配線７２、７３の途中
位置には、後述する静電保護回路６５、７５が形成され
ている。なお、アクティブマトリクス基板ＡＭと対向基
板（図示せず。）とは、外部から入力される対向電極電
位ＬＣＣＯＭが上下導通材により対向基板に供給されて
いる。

【００２３】図２および図３からわかるように、画素４
０には、走査線２０およびデータ線３０に接続する画素
スイッチング用のＴＦＴ５０が形成されている。また、
各画素４０に向けては容量線７１も形成されている。Ｔ
ＦＴ５０は、図１２（Ｂ）を参照して後述するように、
走査線２０と同時形成されたゲート電極３ａと、データ
線３０が第１の層間絶縁膜４の第１のコンタクトホール
５ａを介して電気的に接続するソース領域１ｂ、１ｄ
と、第１の層間絶縁膜４およびこの第１の層間絶縁膜４
の上層側の第２の層間絶縁膜７に形成された第２のコン
タクトホール８ａを介して画素電極９ａが電気的に接続
するドレイン領域１ｃ、１ｅとを備えている。

【００２４】図４および図１２（Ｂ）に示すように、端
子６ｃ（端子８０、８１、８２・・・）は、第２の層間
絶縁膜７の開口部分１２で露出するパッドであり、外部
端子との接続が可能になっている。これらの端子６ｃは
第１の層間絶縁膜４の上層に形成されている。一方、後
述する短絡用配線３ｂは、第１の層間絶縁膜４の下層に
走査線２０と同時形成されるため、短絡用配線３ｂの一
部である端子下シート膜３ｃと端子６ｃとの電気的な接
続は、第１の層間絶縁膜４に形成されたコンタクトホー
ル５ｃによって行われている。

【００２５】このような構成を有するアクティブマトリ
クス基板ＡＭにおいて、前記のＴＦＴ５０、各種の配
線、走査線駆動回路部７０、およびデータ線駆動回路６
０は、半導体プロセスを利用して形成される。ここで、
アクティブマトリクス基板ＡＭには絶縁基板１０が用い
られていることから、静電気などに起因する不具合が発
生しやすいので、本形態では以下の静電気対策を施して
ある。

【００２６】まず、本形態では、図１に示すように、走
査線２０およびＴＦＴ５０のゲート電極を形成する工程
を兼用して、すべての信号配線７２、７３に電気的に接
続する第１の短絡用配線９１を形成してある。また、走
査線２０およびＴＦＴ５０のゲート電極を形成する工程
を兼用して、すべての走査線２０に電気的に接続する第
２の短絡用配線９２を形成してある。さらに、走査線２
０およびＴＦＴ５０のゲート電極を形成する工程を兼用
して、すべてのデータ線３０に電気的に接続する第３の
短絡用配線９３を形成してある。ここで、第１、第２、
および第３の短絡用配線９１、９２、９３は、あくまで
走査線２０とＴＦＴ５０のゲート電極と一括してパター
ニング形成されたポリシリコン膜である。従って、第１
および第３の短絡用配線９１、９３は、信号配線７２、
７３およびデータ線３０とは異なる層間に位置している
ため、図５に示すように、第１および第３の短絡用配線
９１、９３と信号配線７２、７３およびデータ線３０と
は、前記の第１の層間絶縁膜４に形成された第３のコン
タクトホール４０３を介して電気的に接続している。

【００２７】このようにして、第１、第２、および第３
の短絡用配線９１、９２、９３をそれぞれ信号配線７
２、７３、走査線２０、およびデータ線３０に接続して
おくと、これらの配線構造を形成した以降行われる工程
において静電気などが発生しても、この電荷は第１、第
２、および第３の短絡用配線９１、９２、９３を介して
基板外周側に拡散し、突発的な過剰な電流が走査線２
０、画素部１１、走査線駆動回路部７０、サンプルホー
ルド回路Ｓ／Ｈ、およびデータ線駆動回路６０に流れな
いので、こられ全ての部分を静電気から保護することが
できる。

【００２８】図６に示すように、アクティブマトリクス
基板ＡＭはマザー基板ＭＭ上に複数形成され、このマザ
ー基板ＭＭから各アクティブマトリクス基板ＡＭが切り
出される場合がある。この場合には、図６における領域
Ａを図７に拡大して示すように、各アクティブマトリク
ス基板ＡＭの外周側には第１、第２、および第３の短絡
用配線９１、９２、９３に電気的に接続する静電気対策
配線９９を設け、この基板外周に静電気の電荷を拡散さ
せることがある。この場合には、第１、第２、および第
３の短絡用配線９１、９２、９３と電気的に接続された
静電気対策配線９９は、隣接するアクティブマトリクス
基板ＡＭの間で最終工程まで互いに接続され、マザー基
板ＭＭの切断時にアクティブマトリクス基板ＡＭ間で切
り離される。このように構成しておくと、静電気対策配
線９９を広範囲に分散した状態に配置した状態にしてお
けるので、電荷の集中を防ぎ、さらに効果が向上する。

【００２９】但し、第１、第２、および第３の短絡用配
線９１、９２、９３は、アクティブマトリクス基板ＡＭ
の製造工程が終了した後には不要なので、図１に「×」
印を付した位置で、図９ないし図１２を参照して後述す
るように、途中の工程を利用して第１の層間絶縁膜４お
よび第２の層間絶縁膜７に切断用孔８ｂを形成し、この
切断用孔８ｂを介して短絡用配線３ｂ（第１、第２、お
よび第３の短絡用配線９１、９２、９３）にエッチング
を行うことによって切断してある。このため、製造工程
の途中まで、第１、第２、および第３の短絡用配線９
１、９２、９３はそれぞれ信号配線７２、７３、走査線
２０、およびデータ線３０に接続しているが、切断用孔
８ｂを介してのエッチング後は、信号配線７２、７３、
走査線２０、およびデータ線３０の各々が電気的に分離
されることになる。これにより、アクティブマトリクス
基板ＡＭをそれぞれ切断する前のマザー基板ＭＭの状態
で電気特性の検査を行うことができる。

【００３０】なお、図１に示した静電保護回路６５、７
５としては、各種回路を利用できるが、図８に示すもの
では、保護抵抗６６と、プッシュプル配列されたＰチャ
ネル型ＴＦＴ６７とＮチャネル型ＴＦＴ６８とを利用し
ており、それぞれの正電源ＶＤＤおよび負電源ＶＳＳと
の間にダイオードを構成する。また、本形態では、第１
の短絡用配線９１を信号配線７２（または７３）に接続
するのは、必ず、端子８０（または８１、８２）と保護
抵抗６６との間であり、これにより、端子８０（または
８１、８２）、あるいは第１の短絡用配線９１Ａから入
った静電気は、保護抵抗６６および静電気保護回路６５
（または７５）を通過しないとデータ線駆動回路６０お
よび走査線駆動回路７０に達しない。このような構成と
することで、静電気は静電気保護回路６５（または７
５）に確実に吸収され、データ線駆動回路６０および走
査線駆動回路７０を確実に保護することができる。

【００３１】（アクティブマトリクス基板ＡＭの製造方
法）このような静電保護対策を行いながら、アクティブ
マトリクス基板ＡＭを製造する方法を、図９ないし図１
２を参照して説明する。これらの図は、本形態のアクテ
ィブマトリクス基板ＡＭの製造方法を示す工程断面図で
あり、いずれの図においても、その左側部分には図２の
Ａ−Ａ′線における断面（画素ＴＦＴ部の断面）、中央
部分には図５（Ｂ）のＢ−Ｂ′線における断面（短絡用
配線の切断が行われる静電気対策配線部（図１に「×」
印を付した部分）の断面）、右側部分には図４のＣ−
Ｃ′線における断面（端子８０、８１、８２・・・が形
成されている端子部の断面）を示してある。

【００３２】まず、図９（Ａ）に示すように、ガラス基
板、たとえば無アリカリガラスや石英などからなる透明
な絶縁基板１０の表面に直接、あるいは絶縁基板１０の
表面に形成した下地保護膜（図示せず。）の表面全体
に、減圧ＣＶＤ法などにより厚さが約２００オングスト
ローム〜約２０００オングストローム、好ましくは約１
０００オングストロームのポリシリコン膜からなる半導
体膜１を形成した後、図９（Ｂ）に示すように、それを
フォトリソグラフィ技術を用いて、パターニングし、画
素ＴＦＴ部の側に島状の半導体膜１ａ（能動層）を形成
する。これに対して、静電気対策配線部および端子部の
側では半導体膜１を完全に除去する。前記の半導体膜の
形成は、アモルファスシリコン膜を堆積した後、５００
℃〜７００℃の温度で１時間〜７２時間、好ましくは４
時間〜６時間の熱アニールを施してポリシリコン膜を形
成したり、ポリシリコン膜を堆積した後、シリコンを打
ち込み、非晶質化した後、熱アニールにより再結晶化し
てポリシリコン膜を形成する方法を用いてもよい。

【００３３】次に、図９（Ｃ）に示すように、熱酸化法
などにより半導体膜１ａの表面に厚さが約５００オング
ストローム〜約１５００オングストロームのシリコン酸
化膜からなるゲート酸化膜２を形成する。あるいは、熱
酸化膜を約５０オングストローム〜約１０００オングス
トローム、好ましくは３００オングストローム形成した
後、全面にＣＶＤ法などによりシリコン酸化膜を約１０
０オングストローム〜約１０００オングストローム、好
ましくは５００オングストローム堆積し、それらにより
ゲート絶縁膜２を形成してもよい。また、ゲート絶縁膜
２をさらに高耐圧化するためにシリコン窒化膜を用いて
もよい。

【００３４】次に、図９（Ｄ）に示すように、ゲート電
極などを形成するためのポリシリコン膜３を絶縁基板１
０全面に形成した後、リンを熱拡散し、ポリシリコン膜
３を導電化する。または、リンをポリシリコン膜３の成
膜と同時に導入したドープトシリコン膜を用いてもよ
い。次に、ポリシリコン膜３をフォトリソグラフィ技術
を用いて、図９（Ｅ）に示すように、パターニングし、
画素ＴＦＴ部の側にゲート電極３ａを形成する。これに
対して、静電気対策配線部および端子部の側には、ポリ
シリコン膜を短絡用配線３ｂ（第１、第２、および第３
の短絡用配線９１、９２、９３に相当する。）および端
子下シート膜３ｃとして残す（兼用工程）。

【００３５】次に、図９（Ｆ）に示すように、画素ＴＦ
Ｔ部および駆動回路のＮチャネルＴＦＴ部の側には、ゲ
ート電極３ａをマスクとして、約０．１×１０¹³／ｃｍ
²〜約１０×１０¹³／ｃｍ²のドーズ量で低濃度の不純
物イオン１００（リンイオン）の打ち込みを行い、画素
ＴＦＴ部の側には、ゲート電極３ａに対して自己整合的
に低濃度のソース領域１ｂ、および低濃度のドレイン領
域１ｃを形成する。ここで、ゲート電極３ａの真下に位
置しているため、不純物イオン１００が導入されなかっ
た部分は半導体膜１ａのままのチャネル領域となる。こ
のようにしてイオン打ち込みを行った際には、ゲート電
極３ａ、短絡用配線３ｂおよび端子下シート膜３ｃとし
て形成されていたポリシリコン膜にも不純物が導入され
るので、それらはさらに導電化することになる。

【００３６】次に、図１０（Ａ）に示すように、画素Ｔ
ＦＴ部では、ゲート電極３ａよりの幅の広いレジストマ
スク１０２を形成して高濃度の不純物イオン１０１（リ
ンイオン）を約０．１×１０¹⁵／ｃｍ²〜約１０×１０
¹⁵／ｃｍ²のドーズ量で打ち込み、高濃度のソース領域
１ｄおよびドレイン領域１ｅを形成する。

【００３７】これらの不純物導入工程に代えて、低濃度
の不純物の打ち込みを行わずにゲート電極３ａより幅の
広いレジストマスク１０２を形成した状態で高濃度の不
純物（リンイオン）を打ち込み、オフセット構造のソー
ス領域およびドレイン領域を形成してもよい。また、ゲ
ート電極３ａの上に高濃度の不純物（リンイオン）を打
ち込んで、セルフアライン構造のソース領域およびドレ
イン領域を形成してもとよいことは勿論である。

【００３８】また、図示を省略するが、周辺駆動回路の
ＰチャネルＴＦＴ部を形成するために、前記画素部およ
びＮチャネルＴＦＴ部をレジストで被覆保護して、ゲー
ト電極をマスクとして、約０．１×１０¹⁵／ｃｍ²〜約
１０×１０¹⁵／ｃｍ²のドーズ量でボロンイオンを打ち
込むことにより、自己整合的にＰチャネルのソース・ド
レイン領域を形成する。なお、ＮチャネルＴＦＴ部の形
成時と同様に、ゲート電極をマスクとして、約０．１×
１０¹³／ｃｍ²〜約１０×１０¹³／ｃｍ²のドーズ量で
低濃度の不純物（ボロンイオン）を導入して、ポリシリ
コン膜に低濃度領域を形成した後、ゲート電極よりの幅
の広いマスクを形成して高濃度の不純物（ボロンイオ
ン）を約０．１×１０¹⁵／ｃｍ²〜約１０×１０¹⁵／ｃ
ｍ²のドーズ量で打ち込み、ＬＤＤ構造（ライトリー・
ドープト・ドレイン構造）のソース領域およびドレイン
領域を形成してもよい。また、低濃度の不純物の打ち込
みを行わずに、ゲート電極より幅の広いマスクを形成し
た状態で高濃度の不純物（リンイオン）を打ち込み、オ
フセット構造のソース領域およびドレイン領域を形成し
てもよい。これらのイオン打ち込み工程によって、ＣＭ
ＯＳ化が可能になり、周辺駆動回路の同一基板内への内
蔵化が可能となる。

【００３９】次に、図１０（Ｂ）に示すように、ゲート
電極３ａ、短絡用配線３ｂおよび端子下シート膜３ｃの
表面側にＣＶＤ法などによりたとえば８００℃程度の温
度条件下で厚さが約５０００オングストローム〜約１５
０００オングストロームのＮＳＧ膜（ボロンやリンを含
まないシリケートガラス膜）などからなる第１の層間絶
縁膜４を形成する。

【００４０】次に、図１０（Ｃ）に示すように、フォト
リソグラフィ技術を用いて、画素ＴＦＴ部の側では第１
の層間絶縁膜４のうち、ソース領域１ｄに対応する部
分、端子部の側では第１の層間絶縁膜４のうち、端子下
シート膜３ｃに対応する部分にコンタクトホール５ａ、
５ｃをそれぞれ形成する。

【００４１】次に、図１０（Ｄ）に示すように、第１の
層間絶縁膜４の表面側に、ソース電極を構成するための
アルミニウム膜６をスパッタ法などで形成する。アルミ
ニウムなどの金属膜の他に、金属シリサイド膜や金属合
金膜を用いてもよい。その後、図１０（Ｅ）に示すよう
に、フォトリソグラフィ技術を用いて、アルミニウム膜
６をパターニングし、画素ＴＦＴ部では、データ線３０
の一部としてソース電極６ａを形成する。併せて、静電
気対策配線部には信号配線６ｂ（信号配線７２、７３）
を形成し、端子部の側では端子６ｃ（端子８０、８１、
８２・・・）を形成する。

【００４２】これら図１０（Ｃ）〜（Ｅ）の工程を利用
して、図５を参照して説明した第１および第３の短絡用
配線９１、９３と、信号入力線７２、７３およびデータ
線３０との配線接続が行われる。

【００４３】次に、図１１（Ａ）に示すように、ソース
電極６ａ、信号配線６ｂおよび端子６ｃの表面側に、Ｃ
ＶＤ法などによりたとえば４００℃程度の温度条件下で
厚さが約５００オングストローム〜約１５０００オング
ストロームのＢＰＳＧ膜（ボロンやリンを含むシリケー
トガラス膜）と、約１００オングストローム〜約３００
０オングストロームのＮＳＧ膜の少なくとも２層を含む
第２の層間絶縁膜７を形成する。

【００４４】次に、図１１（Ｂ）に示すように、画素Ｔ
ＦＴ部の側では、フォトリソグラフィ技術およびドライ
エッチング法などを用いて、第２の層間絶縁膜７および
第１の層間絶縁膜４のうち、ドレイン領域１ｅに対応す
る部分に第２のコンタクトホール８ａを形成する。併せ
て、静電気対策配線部の側では、短絡用配線３ｂ（第
１、第２、および第３の短絡用配線９１、９２、９３に
相当する。）の上に切断用孔８ｂを形成する。

【００４５】次に、図１１（Ｃ）に示すように、第２の
層間絶縁膜７の表面側に、ドレイン電極を構成するため
の厚さが約４００オングストローム〜約２０００オング
ストロームのＩＴＯ膜９（ＩｎｄｉｕｍＴｉｎＯｘ
ｉｄｅ）をスパッタ法などで形成した後、図１１（Ｄ）
に示すように、フォトリソグラフィ技術を用いて、ＩＴ
Ｏ膜９をパターニングし、画素ＴＦＴ部では画素電極９
ａを形成する。静電気対策配線部および端子部では、Ｉ
ＴＯ膜９を完全に除去する。ここで、画素電極９ａとし
ては、ＩＴＯ膜に限らず、ＳｎＯX 膜やＺｎＯX 膜など
の高融点の金属酸化物などからなる透明電極材料を使用
することも可能であり、これらの材料であれば、コンタ
クトホール内でのステップカバレージも実用に耐えるも
のである。

【００４６】次に、図１２（Ａ）に示すように、第２の
層間絶縁膜７の表面側に端子部において端子６ｃとして
露出させるべき領域が窓開けされたレジストマスク１０
３を形成する。このレジストマスク１０３は、静電気対
策配線部の側にも前記の切断用孔８ｂに相当する位置に
窓開け部分を有する。この静電気対策配線部において、
レジストマスク１０３の窓開け部分は切断用孔８ｂより
も大きい。

【００４７】しかる後に、レジストマスク１０３を介し
てエッチングを行い、図１２（Ｂ）に示すように、端子
部において端子６ｃを開口部分１２から露出させる。併
せて、静電気対策配線部の側では短絡用配線３ｂを切断
し、この切断部１９によって各配線が分離される。

【００４８】このように製造工程の最終工程で短絡用配
線３ｂを切断するので、それ以前の多くの工程で発生す
る静電気に対して有効である。

【００４９】（上記プロセスの最適な例）このようなア
クティブマトリクスの製造方法において、図１１（Ｂ）
に示した工程で切断用孔８ｂを形成する際には、ドライ
エッチングとウエットエッチングとを併用し、レジスト
マスク真下へのアンダーエッチングにより、図１３に示
すように、上端開口の寸法Ｌが下端寸法Ｍより広い切断
用孔８ｂを形成しておくことが好ましい。そして、図１
２（Ａ）に示す工程では、図１４（Ａ）に示すように、
レジストマスク１０３の窓開け部分１０３Ａを切断用孔
８ｂよりも大きくし、その後、図１２（Ｂ）に示す工程
では、まず、図１４（Ｂ）に示すようにドライエッチン
グを行い、続いて、図１４（Ｃ）に示すようにウェット
エッチングを行い、しかる後に、再度、図１４（Ｄ）に
示すようにドライエッチングを行って短絡用配線３ｂを
切断する。このようにして、レジストマスク１０３が切
断用孔８ｂの内壁に被さらない状態にし、かつ、ドライ
エッチングの後にウェットエッチングを行うと、図１１
（Ｄ）に示すエッチング工程で除去しきれずに切断用孔
８ｂ内壁に付着していたＩＴＯ膜の残滓Ｑを完全に除去
することができる。従って、切断用孔８ｂの内部に導電
性物質が残らないので、この部分でのショートを確実に
防止できる。このようにドライエッチングを行い、しか
る後にウェットエッチングを行う場合には、図１５に示
すように、レジストマスク１０３と第２の層間絶縁膜７
との隙間からエッチング液が侵入することを見込んで、
以下のように寸法を決める必要がある。何故ならば、信
号配線６ｂの横に第２の層間絶縁膜７がウェットエッチ
ングでなくなると、信号配線６ｂが剥き出しになり、信
頼性の低下をきたすからである。本願発明者は、数々の
実験により、図１５に示すように、各寸法ｃ、ｋ、ｔの
間に以下の関係ｃ＜８ｔ・・・（１）ｃ＜１０ｋ・・・（２）があると、信号配線６ｂの横に第２の層間絶縁膜７がな
くなってしまうことを防止できることを見いだした。具
体的には、以下の条件ｔ＝２〜１０μｍｋ＝１〜８μｍで上式（１）（２）を満たすように寸法ｃを設定し、ア
クティブマトリクス基板ＡＭを製造した。

【００５０】（本形態の効果）以上説明したように、本
形態ではデータ線駆動回路６０および走査線駆動回路７
０の各々に向けて複数の端子６ｃ（８０、８１、８２・
・・）からそれぞれ引き回された信号配線６ｂ（７２、
７３）を第１の短絡用配線９１で電気的に接続した状態
で各工程を行う。従って、静電気が発生したり、絶縁基
板表面に電荷が蓄積されても、かかる電荷を第１の短絡
用配線９１を介して基板外周側に拡散させるので、過剰
な電流がデータ線駆動回路６０および走査線駆動回路７
０に突発的に流れない。それ故、データ線駆動回路６０
および走査線駆動回路７０を保護することができる。し
かも、ＴＦＴの形成工程、各種配線の形成工程、さらに
は端子の形成工程においてコンタクトホールの形成、パ
ターニング、エッチングを行うので、これらの工程を兼
用しながら、切断用孔を形成する工程やこの切断用孔を
介して短絡用配線を切断する工程を行うことができる。

【００５１】また、走査線２０の各々に電気的に接続す
る第２の短絡用配線９２を利用して過剰な電流が走査線
２０に突発的に流れることを防止するので、走査線２０
や画素部１１を保護することができる。さらに、データ
線３０の各々に電気的に接続する第３の短絡用配線９３
を利用して過剰な電流がデータ線３０に突発的に流れる
ことを防止するので、データ線３０、サンプルホールド
回路Ｓ／Ｈ、および画素部１１を保護することができ
る。

【００５２】［実施の形態２］なお、実施の形態１で
は、第１、第２、および第３の短絡用配線９１、９２、
９３をそれぞれ信号配線７２、７３、走査線２０、およ
びデータ線３０に接続し、アクティブマトリクス基板Ａ
Ｍの製造工程が終了した後に各線を分離した。これに対
して、本形態では、図１６および図１７に示すように、
データ線駆動回路６０および走査線駆動回路７０を駆動
するための複数の信号を供給するために複数の端子６ｃ
（８０、８１、８２・・・）からそれぞれ引き回された
複数の信号配線のうち、静電保護回路６５、７５よりも
端子６ｃ（８０、８１、８２・・・）側に位置する信号
配線７２、７３のみに対して第１の短絡用配線９１を形
成してある。これらの第１の短絡用配線９１は走査線２
０やデータ線３０と電気的に接続していない。その他の
構成、および製造方法は、実施の形態１からみて第２お
よび第３の短絡用配線９２、９３を形成しない点を除け
ば、同様であるため、共通する部分については図１６お
よび図１７に同じ符合を付して、それらの説明を省略す
る。

【００５３】このように構成した場合でも、静電気が発
生したり、絶縁基板１０表面に電荷が蓄積されても、か
かる電荷を第１の短絡用配線９１を介して基板外周側に
拡散させるので、過剰な電流がデータ線駆動回路６０お
よび走査線駆動回路７０に突発的に流れない。それ故、
データ線駆動回路６０および走査線駆動回路７０を保護
することができる。

【００５４】［実施の形態３］なお、実施の形態１で
は、第１ないし第３の短絡用配線９１、９２、９３をそ
れぞれ信号配線７２、７３、走査線２０、およびデータ
線３０に接続し、アクティブマトリクス基板ＡＭの製造
工程が終了した後に各線を分離した。これに対して、本
形態では、図１８および図１９に示すように、データ線
駆動回路６０および走査線駆動回路７０の各々に向けて
複数の端子（８０、８１、８２・・・）からそれぞれ引
き回された信号配線７２、７３に対して第１の短絡用配
線９１を形成してある。また、走査線２０に対しても第
２の短絡用配線９２を形成してある。その他の構成、お
よび製造方法は、実施の形態１からみて第３の短絡用配
線９３を形成しない以外が同様であるため、共通する部
分については図１８および図１９に同じ符合を付して、
それらの説明を省略する。

【００５５】このように構成した場合でも、静電気が発
生したり、絶縁基板表面に電荷が蓄積されても、かかる
電荷を第１および第２の短絡用配線９１、９２を介して
基板外周側に拡散させるので、過剰な電流がデータ線駆
動回路６０、走査線駆動回路７０、および走査線２０に
突発的に流れない。それ故、データ線駆動回路６０、走
査線駆動回路７０、および走査線２０を保護することが
できる。

【００５６】（実施の形態３の変形例）図１８に示した
実施の形態３では、走査線２０に対して形成した第２の
短絡用配線９２のうち、信号配線７３を横切る短絡用配
線９２Ａに相当する部分は、それに交差する信号配線７
３の全てに電気的に接続している。これに対して、本形
態では、図２０に示すように、短絡用配線９２Ａに相当
する部分は、それに交差する信号配線７３とは電気的に
接続しておらず、第２の短絡用配線９２は、信号配線７
３のうち、静電保護回路７５よりも端子８０、８２の側
に位置する部分のみに接続している。これは、短絡用配
線９２Ａの接続孔から入った静電気が静電保護回路を介
さずに走査線駆動回路７０に入り、この走査線駆動回路
７０を破壊するおそれがあるからである。実施の形態１
では、静電気保護回路を介さずに走査線駆動回路７０と
切断用孔８ｂとが接続した状態にあったが、これは、信
号配線７３がアクティブマトリクス基板の外周側長く配
線されているため、アンテナ効果で静電気を集める効果
があり、あえて多くの箇所で信号配線６６を短絡し、静
電気破壊を防止したのである。アンテナ効果は、アクテ
ィブマトリクス基板が大きくなると、配線長も長くなる
ので顕著になる。本願発明者の研究によれば、１．８イ
ンチ以上でその効果が特に大きくなることがわかってい
る。

【００５７】また、実施の形態１で静電保護回路（図８
参照。）を、図２０の短絡用配線９２Ａの切断用孔と走
査線駆動回路７０との間に構成してもよい。このように
構成すると、図８に示すように、端子８０（または８
１、８２）、あるいは短絡用配線９２Ａから入る静電気
は、保護抵抗６６および静電気保護回路６５（または７
５）を通過しないとデータ線駆動回路６０および走査線
駆動回路７０に達しない。それ故、静電気は静電気保護
回路６５（または７５）に確実に吸収され、データ線駆
動回路６０および走査線駆動回路７０を確実に保護する
ことができる。

【００５８】（実施の形態３およびその変形例の製造方
法）実施の形態１では、図１１（Ｂ）に示した工程で切
断用孔を形成し、図１２（Ｂ）に示す工程で短絡用配線
３ｂを切断したが、ここでは、図１０（Ｃ）に示した工
程で切断用孔を形成し、図１０（Ｅ）に示す工程の後処
理としてのエッチング工程を利用して、第２の短絡用配
線９２を切断する例を説明する。

【００５９】この例では、図２１（Ａ）に示すように、
第１の層間絶縁膜４の表面にレジストマスク１０５を形
成した後、まず、ドライエッチングを行い、しかる後
に、図２１（Ａ）に示すようにウェットエッチングを行
い、切断用孔５ｂを形成する。その結果、上端開口が広
い切断用孔５ｂを形成できる。

【００６０】一方、図１０（Ｅ）に示す工程の後には、
その後処理として、図２２（Ａ）に示すように、アルミ
ニウムに含有されていたシリコンの粉が第１の層間絶縁
膜４の表面に付着しているのを、図２２（Ｂ）に示すよ
うに、たとえばフッ素や塩素を含むドライエッチングで
シリコンをエッチングする。この時には、同時に、第２
の短絡用配線９２を切断する。この方法でも、切断用孔
５ｂの内部に導電性物質が残らないので、この部分での
ショートを確実に防止できる。

【００６１】［その他の切断用孔の形成・短絡用配線の
切断方法］なお、その切断用孔の形成・短絡用配線３ｂ
の切断方法としては、たとえば、図１２（Ｂ）に示す工
程で端子６ｃを露出させるためのエッチング工程におい
て、ドライエッチングとウェットエッチングとをともに
用い、または片方のエッチングのみで端子６ｃを露出す
る切断用孔の形成を行い、しかる後に、ドライエッチン
グとウェットエッチングとをともに用い、または片方の
エッチングのみで選択的に短絡用配線３ｂを切断しても
よい。この方法によれば、切断用孔の内部に導電性物質
が残らないので、この部分でのショートを確実に防止で
きる。また、切断用孔の形成にウェットエッチングを用
いれば、切断用孔を形成するドライエッチング量を減ら
せるので、余分なプラズマ照射を受けない。それ故、静
電不良が起こりにくい。

【００６２】また、図１２（Ｂ）に示す工程までを終え
た後、新たな工程を追加し、この工程でドライエッチン
グとウエットエッチングで切断用孔を形成し、しかる後
に、別のマスクを用いてドライエッチングで短絡用配線
３ｂを切断してもよい。この方法でも、切断用孔の内部
に導電性物質が残らないので、この部分でのショートを
確実に防止できる。また、切断用孔の形成にウェットエ
ッチングを用いているので、切断用孔の形成には軽いド
ライエッチングでよいので、余分なプラズマ照射を受け
ない。それ故、静電不良が起こりにくい。

【００６３】これらいずれの場合でも製造工程の最終工
程で短絡用配線３ｂを切断するので、それ以前の多くの
工程で発生する静電気に対して有効である。

【００６４】［液晶表示パネルの構成］このように形成
した各形態のアクティブマトリクス基板ＡＭは、図２３
に示すように、対向基板ＯＰとをシール層１１０で所定
のセルギャップを確保した状態に貼り合わせて、液晶表
示パネルＬＰを構成する。ここで、シール層１１０は部
分的に途切れているので、そこからシール層１１０の内
側に液晶１２０を封入した後、封止材１３０で塞ぐ。こ
の状態では、対向基板ＯＰがアクティブマトリクス基板
ＡＭより小さいので、各種端子８０、８１、８２・・
・、走査線駆動回路６０およびデータ線駆動回路７０
は、対向基板ＯＰの外側に位置する。

【００６５】（液晶表示パネルの使用例）上記実施の形
態に係る液晶表示パネルＬＰを透過型で構成した場合の
電子機器への使用例を、図２４および図２５を参照して
説明する。

【００６６】上記形態の液晶表示パネルを用いて構成さ
れる電子機器は、図２４のブロック図に示すように、表
示情報出力源１０００、表示情報処理回路１００２、表
示駆動装置１００４、液晶表示パネル１００６、クロッ
ク発生回路１００８、および電源回路１０１０を含んで
構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡ
Ｍなどのメモリ、テレビ信号などを同調して出力する同
調回路などを含んで構成され、クロック発生回路１００
８からのクロックに基づいて表示情報を処理して出力す
る。この表示情報出力回路１００２は、たとえば増幅・
極性反転回路、相展開回路。ローテーション回路、ガン
マ補正回路、あるいはクランプ回路等を含んで構成さ
れ、液晶表示パネル１００６を駆動する。電源回路１０
１０は、上述の各回路に電力を供給する。

【００６７】このような構成の電子機器としては、図２
５に示す液晶プロジェクタ、マルチメディア対応のパー
ソナルコンピュータ（ＰＣ）、およびエンジニアリング
・ワークステーション（ＥＷＳ）、ページャ、あるいは
携帯電話、ワードプロセッサ、テレビ、ビューファイン
ダ型またはモニタ直視型のビデオテープレコーダ、電子
手帳、電子卓上計算機、カーナビゲーション装置、ＰＯ
Ｓ端末、タッチパネルを備える装置などを挙げることが
できる。

【００６８】図２５に示す投写型表示装置は、液晶表示
パネルをライトバルブとして用いた投写型プロジェクタ
であり、たとえば３枚プリズム方式の光学系を用いてい
る。図２５において、液晶プロジェクタ１１００では、
白色光源のランプユニット１１０２から出射された投写
光がライトガイド１１０４の内部で、複数のミラー１１
０６および２枚のダイクロイックミラー１１０８によっ
て、Ｒ、Ｇ、Ｂの３原色に分離され（光分離手段）、そ
れぞれの色の画像を表示する３枚の液晶表示パネル１１
１０Ｒ、１１１０Ｇ、１１１０Ｂに導かれる。そして、
それぞれの液晶表示パネル１１１０Ｒ、１１１０Ｇ、１
１１０Ｂによって変調された光は、ダイクロイックプリ
ズム１１１２（光合成手段）に３方向から入射される。
ダイクロイックプリズム１１１２では、レッドＲおよび
ブルーＢの光が９０°曲げられ、グリーンＧの光は直進
するので、各色の光が合成され、投写レンズ１１１４を
通してスクリーンなどにカラー画像が投写される。

【００６９】なお、本発明は上記実施例に限定されるこ
となく、本発明の要旨の範囲内で種々変形した形態で実
施が可能である。たとえば、本発明は上述の各種の液晶
表示パネルの駆動に適用されるものに限らず、エレクト
ロルミネッセンス、プラズディスプレー装置にも適用で
きるものである。

【００７０】

【発明の効果】以上説明したように、本発明に係るアク
ティブマトリクス基板の製造方法では、データ線駆動回
路および走査線駆動回路を駆動するのに必要な複数の信
号を供給するために複数の端子からそれぞれ引き回され
た信号配線を第１の短絡用配線で電気的に接続した状態
で各工程を行う。従って、静電気が発生したり、絶縁基
板表面に電荷が蓄積されても、かかる電荷を第１の短絡
用配線を介して基板外周側に拡散させるので、過剰な電
流がデータ線駆動回路および走査線駆動回路に突発的に
流れない。それ故、データ線駆動回路および走査線駆動
回路を保護することができる。しかも、ＴＦＴの形成工
程、各種配線の形成工程、さらには端子の形成工程にお
いてコンタクトホールの形成、パターニング、エッチン
グを行うので、これらの工程を兼用しながら、切断用孔
を形成する工程やこの切断用孔を介して短絡用配線を切
断する工程を行うことができる。

【００７１】また、前記短絡用配線を切断する工程を前
記端子の表面に形成された第２の層間絶縁膜を除去する
という最終に近い工程で行う場合には、それ以前に行う
工程で発生する静電気などから駆動回路や画素部を有効
に保護することができる。

【００７２】さらに、前記短絡用配線を切断する工程で
は少なくともウエットエッチングを行う場合には、切断
用孔内に導電物が残らないので、接続用孔内でショート
が発生しない。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る液晶表示パネルの
アクティブマトリクス基板のブロック図である。

【図２】図１に示すアクティブマトリクス基板の画素部
のコーナー部分を拡大して示す平面図である。

【図３】図１に示すアクティブマトリクス基板の画素の
等価回路図である。

【図４】図１に示すアクティブマトリクス基板の端子の
平面図である。

【図５】図１に示すアクティブマトリクス基板における
信号配線と短絡用配線との接続構造を示す平面図であ
る。

【図６】図１に示すアクティブマトリクス基板をマザー
基板に配列形成した様子を示す平面図である。

【図７】図６に示すマザー基板における領域Ａを拡大し
て示す平面図である。

【図８】図１に示すアクティブマトリクス基板に構成し
た静電保護回路の回路図である。

【図９】図１に示すアクティブマトリクス基板の製造方
法を示す工程断面図である。

【図１０】図９に示す工程に続いて行う各工程の工程断
面図である。

【図１１】図１０に示す工程に続いて行う各工程の工程
断面図である。

【図１２】図１１に示す工程に続いて行う各工程の工程
断面図である。

【図１３】図９〜図１２に示す工程のうち、切断用孔形
成工程の説明図である。

【図１４】図９〜図１２に示す工程のうち、短絡用配線
の切断工程の説明図である。

【図１５】切断用孔を形成する際の説明図である。

【図１６】本発明の実施の形態２に係る液晶表示パネル
のアクティブマトリクス基板のブロック図である。

【図１７】図１６に示すアクティブマトリクス基板の画
素部のコーナー部分を拡大して示す平面図である。

【図１８】本発明の実施の形態３に係る液晶表示パネル
のアクティブマトリクス基板のブロック図である。

【図１９】図１８に示すアクティブマトリクス基板の画
素部のコーナー部分を拡大して示す平面図である。

【図２０】本発明の実施の形態３の変形例に係る液晶表
示パネルのアクティブマトリクス基板のブロック図であ
る。

【図２１】別の切断用孔形成工程の説明図である。

【図２２】別の短絡用配線の切断工程の説明図である。

【図２３】アクティブマトリクス基板に対向基板を貼り
合わせた構造を示す説明図である。

【図２４】本発明を適用した液晶表示パネルを用いた電
子機器のブロック図である。

【図２５】本発明を適用した液晶表示パネルを用いた投
写型表示装置の光学系を示す説明図である。

【図２６】従来の液晶表示パネルのアクティブマトリク
ス基板のブロック図である。

【符号の説明】

４第１の層間絶縁膜５ｂ、８ｂ切断用孔６ｃ、８０、８１、８２端子７第２の層間絶縁膜１１画素部（画面表示領域）１９切断部２０走査線３０データ線５０ＴＦＴ６０データ線駆動回路６５、７５静電保護回路６６保護抵抗７０走査線駆動回路７２、７３信号配線９１Ａ、９１Ｂ第１の短絡用配線９２第２の短絡用配線９３第３の短絡用配線９９静電気対策用配線ＡＭアクティブマトリクス基板（ＴＦＴ基板）ＭＭマザー基板

Claims

【特許請求の範囲】

【請求項１】複数の走査線と複数のデータ線と、該デ
ータ線および前記走査線に接続する画素スイッチング用
の薄膜トランジスタを備える画素部と、前記データ線お
よび前記走査線にそれぞれ接続するデータ側駆動回路お
よび走査線駆動回路と、該走査線駆動回路および前記デ
ータ線駆動回路を駆動するのに必要な複数の信号を供給
するための複数の信号配線と、該信号配線に接続された
複数の端子とを基板上に有し、前記薄膜トランジスタ
は、前記走査線と同時形成されたゲート電極と、第１の
層間絶縁膜に形成された第１のコンタクトホールを介し
て前記データ線に電気的に接続するソース領域と、前記
第１の層間絶縁膜および該第１の層間絶縁膜の上層側の
第２の層間絶縁膜に形成された第２のコンタクトホール
を介して画素電極が電気的に接続するドレイン領域とを
備えるアクティブマトリクス基板の製造方法において、前記走査線および前記ゲート電極とともに前記信号配線
の各々に電気的に接続する第１の短絡用配線を形成する
兼用工程と、前記第１の短絡用配線上に第１の切断用孔を形成する工
程と、前記第１の切断用孔を介して前記第１の短絡用配線を切
断する工程とを有することを特徴とするアクティブマト
リクス基板の製造方法。
【請求項２】請求項１において、前記兼用工程で前記
走査線の各々に電気的に接続する第２の短絡用配線を形
成した以降、前記第２の短絡用配線上に第２の切断用孔を形成する工
程と、前記第２の切断用孔を介して前記第２の短絡用配線を切
断する工程とを行うことを特徴とするアクティブマトリ
クス基板の製造方法。
【請求項３】請求項１または２において、前記兼用工
程では、前記データ線の各々と交差する第３の短絡用配
線を形成しておくことによって、前記第１の層間絶縁膜
に形成した第３のコンタクトホールを介して前記第３の
短絡用配線と前記データ線とを電気的に接続し、しかる後に前記第３の短絡用配線上に第３の切断用孔を
形成する工程と、前記第３の切断用孔を介して前記第３の短絡用配線を切
断する工程とを行うことを特徴とするアクティブマトリ
クス基板の製造方法。
【請求項４】請求項１ないし３のいずれかにおいて、
前記切断用孔を形成する工程を、前記コンタクトホール
を形成する工程と兼用して行うことを特徴とするアクテ
ィブマトリクス基板の製造方法。
【請求項５】請求項１ないし４のいずれかにおいて、
前記短絡用配線を切断する工程を、前記端子の表面に形
成された第２の層間絶縁膜を除去するエッチング工程と
兼用して行うことを特徴とするアクティブマトリクス基
板の製造方法。
【請求項６】請求項１ないし５のいずれかにおいて、
前記切断孔を形成する工程では、前記短絡用配線の表面
を最終的に露出させる際にはウェットエッチングを行う
ことを特徴とするアクティブマトリクス基板の製造方
法。
【請求項７】請求項１ないし５のいずれかにおいて、
前記短絡用配線を切断する工程では少なくともウエット
エッチングを行うことを特徴とするアクティブマトリク
ス基板の製造方法。
【請求項８】請求項１ないし５のいずれかにおいて、
前記兼用工程では、前記信号配線のうち静電保護回路よ
りも端子側に位置する信号配線に前記短絡用配線を電気
的接続しておくことを特徴とするアクティブマトリクス
基板の製造方法。
【請求項９】請求項１ないし８のいずれかにおいて、
前記アクティブマトリクス基板の外周側には前記短絡用
配線に電気的に接続する静電気対策配線が形成され、該静電気対策配線は、前記アクティブマトリクス基板が
多数枚分形成されるマザー基板上では、隣接する前記ア
クティブマトリクス基板の前記静電気対策配線同士が電
気的に接続しており、前記マザー基板から各アクティブ
マトリクス基板が切り出されるときに、隣接する前記ア
クティブマトリクス基板の前記静電気対策配線同士の電
気的な接続が絶たれることを特徴とするアクティブマト
リクス基板の製造方法。
【請求項１０】請求項１ないし９のいずれかに規定す
る製造方法で製造したことを特徴とするアクティブマト
リクス基板。
【請求項１１】請求項１０に規定するアクティブマト
リクス基板を用いた液晶表示パネル。
【請求項１２】請求項１１に規定する液晶表示パネル
をライトバルブとして用い、光源部から出射された光を
前記液晶表示パネルで光変調するとともに、該変調した
光を投写光学手段で投写面に拡大投写することを特徴と
する投写型液晶表示装置。