JP2000259099A - アクティブマトリクス基板、電気光学装置、およびアクティブマトリクス基板の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 トランジスタの膜質を容易に、かつ、正確に
検査することのできるアクティブマトリクス基板、それ
を用いた電気光学装置、およびアクティブマトリクス基
板の製造方法を提供すること。 【解決手段】 アクティブマトリクス基板２００におい
て、画素部１１、走査線駆動回路７０、データ線駆動回
路６０、信号配線７４、７７などが形成されていない部
分には１ｍｍ角の膜質検査領域８０が形成されている。
この膜質検査領域８０では、ＴＦＴ５０のチャネル領域
１ａおよびゲート絶縁膜２とそれぞれ同層の膜質検査用
半導体膜１ｃ（シリコン膜）および膜質検査用絶縁膜２
ｃ（シリコン酸化膜）が積層され、この膜質検査用絶縁
膜２ｃは層間絶縁膜４、７１、７２の開口部８ｃから露
出しているので、すぐに膜質の分析を行うことができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
クス基板、このアクティブマトリクス基板を用いた電気
光学装置、およびアクティブマトリクス基板の製造方法
に関するものである。さらに詳しくは、トランジスタを
構成する膜の膜質検査を行うための膜質検査領域の形成
技術に関するものである。

【０００２】

【従来の技術】基板上にトランジスタおよび信号配線が
形成されたアクティブマトリクス基板の代表的なものと
しては、電気光学装置に用いられるアクティブマトリク
ス基板がある。このアクティブマトリクス基板のうち、
駆動回路内蔵型のものでは、絶縁基板上に配列された複
数の走査線と複数のデータ線との交差点に対応して複数
の画素がマトリクス状に構成されている。各々の画素に
は、走査線およびデータ線に接続する画素スイッチング
用の薄膜トランジスタ（以下、ＴＦＴという。）と、画
素電極とが形成されている。絶縁基板上における画素部
の外側領域には、複数のデータ線のそれぞれに画像信号
を供給するデータ線駆動回路と、複数の走査線のそれぞ
れに走査信号を供給する走査線駆動回路とが構成されて
いる。これらの駆動回路は複数のＴＦＴによって形成さ
れている。

【０００３】これらのＴＦＴのうち、たとえば、画素ス
イッチング用のＴＦＴ５０は、図６（Ａ）、（Ｂ）に示
すように、走査線と同時形成されたゲート電極３ａと、
データ線３０の一部としてのソース電極６ａが第１の層
間絶縁膜４の第１のコンタクトホール４ａを介して電気
的に接続するソース領域１ｆ、１ｄと、データ線３０と
同時形成されたアルミニウム膜などから構成されたドレ
イン電極６ｄが第１の層間絶縁膜４の第２のコンタクト
ホール４ｄを介して電気的に接続するドレイン領域１
ｇ、１ｅとを有している。第１の層間絶縁膜４の上層側
には第２の層間絶縁膜７が形成されており、この第２の
層間絶縁膜７に形成された第３のコンタクトホール８ａ
を介しては、画素電極９ａがドレイン電極６ｄに対して
電気的に接続している。このような構造は、基本的に
は、駆動回路に形成されているＴＦＴも同様である。

【０００４】ここで、アクティブマトリクス基板２００
は、半導体プロセスを利用してＴＦＴ５０などを形成し
た後、各種の検査が行われ、この検査において、不具合
と判定されたものについては各種の解析が行われ、その
結果がフィードバックされる。たとえば、ＴＦＴ５０に
対してゲート絶縁膜２とチャネル領域１ａの界面の不純
物分布などといった膜質を検査する場合には、画素スイ
ッチング用あるいは駆動回路用のＴＦＴ５０に対して表
面側からラスターを行い、第２の層間絶縁膜７、第１の
層間絶縁膜４、ゲート電極３ａをこの順に除去して、チ
ャネル領域１ａの表面側でゲート絶縁膜２を露出させ、
しかる後に、ＳＩＭＳ（二次イオン質量分析）による元
素分析を行う。

【０００５】

【発明が解決しようとする課題】しかしながら、ゲート
絶縁膜２とチャネル領域１ａの界面の不純物分布などと
いった膜質を検査する際に、従来のように、第２の層間
絶縁膜７、第１の層間絶縁膜４、ゲート電極３ａを除去
していく方法では、その除去にかなりの時間を要すると
いう問題点がある。すなわち、検査対象となる部分の膜
厚はたとえば、５００オングストロームから１０００オ
ングストローム程度の厚さであるのにもかかわらず、そ
の膜質検査を行うまでに１μｍもある層間絶縁膜を除去
した後、４０００オングストロームのゲート電極３ａを
除去する必要がある。また、このような時間をかけてラ
スターを行っても、ＴＦＴ５０のチャネル領域１ａは、
大きくても１００μｍ角程度と小さいので、精度の高い
調査を行うことができないという問題点がある。さら
に、このような狭い領域では、ラマン散乱分析などを利
用してチャネル領域１ａの結晶化度までは検査できない
という問題点がある。

【０００６】以上の問題点に鑑みて、本発明の課題は、
ＴＦＴなどといったトランジスタの膜質を容易に、か
つ、正確に検査することのできるアクティブマトリクス
基板、およびそれを用いた電気光学装置を提供すること
にある。

【０００７】また、本発明の課題は、トランジスタのチ
ャネル領域およびゲート絶縁膜と同様な履歴を経た膜質
検査領域を形成することにより、より正確な膜質検査を
可能とするアクティブマトリクス基板の製造方法を提供
することにある。

【０００８】さらに、本発明の課題は、工程数を増やす
ことなく、膜質検査領域を形成することのできるアクテ
ィブマトリクス基板の製造方法を提供することにある。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、本発明では、基板上にトランジスタおよび信号配線
が形成されたアクティブマトリクス基板において、 前
記基板上における前記トランジスタおよび前記信号配線
が形成されていない領域の少なくとも一か所では、前記
トランジスタのチャネル領域およびゲート絶縁膜とそれ
ぞれ同層の膜質検査用半導体膜および膜質検査用絶縁膜
が積層された膜質検査部が形成されてなることを特徴と
する。なお、本願明細書におけるＭＩＳ（Ｍｅｔａｌ
Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ト
ランジスタを用いた例により説明するが、ＭＩＳトラン
ジスタはゲート電極が金属に限らず、導電化シリコンな
どを用いたものも含む。特に、前記膜質検査部が形成さ
れた膜質検査領域が、前記トランジスタより上層に形成
された層間絶縁膜と同層の検査領域側絶縁膜の開口部か
ら露出していることを特徴とする。

【００１０】本発明では、トランジスタのチャネル領域
およびゲート絶縁膜とそれぞれ同層の膜質検査用半導体
膜および膜質検査用絶縁膜がこの順に積層された膜質検
査領域が形成されているので、この膜質検査領域で検査
を行えば、トランジスタのゲート絶縁膜とチャネル領域
の界面の不純物分布などといった膜質を検査することが
できる。ここで、膜質検査領域は、層間絶縁膜と同層の
検査領域側絶縁膜の開口部から露出しているので、すぐ
に検査に取りかかることができ、トランジスタ側で検査
する場合と違って、層間絶縁膜やゲート電極を除去する
必要がない。それ故、膜質検査を迅速、かつ容易に行う
ことができる。また、膜質検査領域であれば大きく形成
しても、トランジスタのトランジスタ特性などに影響を
及ぼさない。従って、大きな膜質検査領域を形成するこ
とにより、ＳＩＭＳによる膜質検査を高い精度で行うこ
とができる。

【００１１】しかも、前記膜質検査領域は、トランジス
タのチャネル領域と比較してかなり大きな面積、たとえ
ば、約１ｍｍ² 以上の面積を有するように形成すると、
ＳＩＭＳによる元素検査に加えて、ラマン散乱分析など
を利用して膜質検査用半導体膜（チャネル領域）の結晶
化度も検査できる。それ故、アモルファス半導体膜に対
して結晶化処理を行って得た多結晶性半導体膜から薄膜
トランジスタなどのトランジスタを形成した場合に、効
果的な検査を行うことができる。

【００１２】本発明において、前記膜質検査用半導体膜
は、前記開口部の形成領域を含む領域に形成される場合
がある。また。前記膜質検査用半導体膜は、前記開口部
の内側領域に形成される場合もある。

【００１３】本発明において、トラジスタが薄膜トラン
ジスタであれば、前記基板上に、当該薄膜トランジスタ
のゲート電極と同層の走査線、およびデータ線に接続す
る画素スイッチング用の薄膜トランジスタ、および該薄
膜トランジスタに接続してなる画素電極がマトリクス状
に形成されている画素部と、前記走査線および前記デー
タ線に信号出力する走査線駆動回路およびデータ線駆動
回路と、該駆動回路に信号供給する複数の信号配線とを
形成すれば、液晶表示装置などといった電気光学装置用
のアクティブマトリクス基板を形成できる。すなわち、
このアクティブマトリクス基板（アクティブマトリクス
基板）と、対向電極が形成された対向基板との間に、液
晶などの電気光学物質を挟持させれば液晶表示装置など
といった電気光学装置を構成することができる。このよ
うな場合には、前記膜質検査領域は、前記基板上におけ
る前記画素部、前記走査線駆動回路、前記データ線駆動
回路、前記信号配線が形成されていない領域の少なくと
も一か所に形成されることになる。

【００１４】このような構成のアクティブマトリクス基
板を製造するにあたっては、前記トランジスタのチャネ
ル領域およびゲート絶縁膜を形成する際に前記膜質検査
領域とすべき領域に対して前記膜質検査用半導体膜およ
び前記膜質検査用絶縁膜をこの順に形成した以降、トラ
ンジスタのゲート電極を形成するとともに前記膜質検査
領域にも導電膜を同時形成する工程と、所定のマスクを
介して不純物を導入して前記トランジスタのソース・ド
レイン領域を形成する工程と、前記ゲート電極の表面側
に前記層間絶縁膜を形成するとともに前記検査領域側に
は前記導電膜の表面側に前記検査領域側絶縁膜を同時に
形成する工程と、前記層間絶縁膜に前記ＭＩＳトランジ
スタに対するコンタクトホールを形成するとともに前記
膜質検査領域に前記開口部を同時に形成して前記導電膜
を露出させる工程と、前記開口部を介して前記導電膜を
エッチング除去することにより前記開口部から前記膜質
検査用絶縁膜を露出させる工程とを行う。

【００１５】このような製造方法によれば、膜質検査用
絶縁膜および膜質検査用半導体膜は、トランジスタのゲ
ート絶縁膜およびチャネル領域と略同様な履歴を辿るこ
とになるので、膜質検査用絶縁膜および膜質検査用半導
体膜を検査対象としたときでも、より高い精度で、トラ
ンジスタのゲート絶縁膜およびチャネル領域の膜質を検
査できる。

【００１６】また、アクティブマトリクス基板の別の製
造方法では、前記薄膜トランジスタのチャネル領域およ
びゲート絶縁膜を形成する際に前記膜質検査領域とすべ
き領域に対して前記膜質検査用半導体膜および前記膜質
検査用絶縁膜をこの順に形成した以降、前記走査線およ
び前記データ線の少なくともいずれかの配線同士を電気
的に接続するための短絡用配線を前記ゲート電極および
前記走査線と同時に形成するとともに前記膜質検査領域
にも導電膜を同時形成する工程と、所定のマスクを介し
て不純物を導入して前記薄膜トランジスタのソース・ド
レイン領域を形成する工程と、前記ゲート電極および前
記走査線の表面側に前記層間絶縁膜を形成するとともに
前記検査領域側には前記導電膜の表面側に前記検査領域
側絶縁膜を同時に形成する工程と、前記層間絶縁膜に前
記短絡用配線の切断予定部分を露出させる切断用孔を前
記薄膜トランジスタに対するコンタクトホールと同時に
形成するとともに前記膜質検査領域に前記開口部を同時
に形成して前記導電膜を露出させる工程と、前記切断用
孔を介して前記短絡用配線を前記切断予定部分でエッチ
ングにより切断するとともに前記開口部を介して前記導
電膜を同時にエッチング除去することにより前記膜質検
査領域で前記膜質検査用半導体膜および前記膜質検査用
絶縁膜を露出させる工程とを行う。このような製造方法
によれば、静電保護用の短絡線を切断する工程を利用し
て、膜質検査領域を露出させることができるので、工程
数が増えることがない。

【００１７】

【発明の実施の形態】図面を参照して、本発明の実施の
形態を説明する。

【００１８】［電気光学装置の全体構成］図１は、本形
態に係る電気光学装置を対向基板の側からみた平面図で
ある。図２は、図１のＨ−Ｈ′線で切断したときの電気
光学装置の断面図である。

【００１９】図１および図２に示すように、投射型表示
装置などに用いられる電気光学装置３００は、石英ガラ
スや耐熱ガラスなどの絶縁基板１０の表面に画素電極９
ａがマトリクス状に形成されたアクティブマトリクス基
板２００と、同じく石英ガラスや耐熱ガラスなどの絶縁
基板４１の表面に対向電極３２が形成された対向基板１
００と、これらの基板間に電気光学物質として封入、挟
持されている液晶３９とから概略構成されている。アク
ティブマトリクス基板２００と対向基板１００とは、対
向基板１００の外周縁に沿って形成されたギャップ材含
有のシール材５９によって所定の間隙（セルギャップ）
を介して貼り合わされている。また、アクティブマトリ
クス基板２００と対向基板１００との間には、ギャップ
材含有のシール材５９によって液晶封入領域４０が区画
形成され、この液晶封入領域４０内に液晶３９が封入さ
れている。

【００２０】対向基板１００はアクティブマトリクス基
板２００よりも小さく、アクティブマトリクス基板２０
０の周辺部分は、対向基板１００の外周縁よりはみ出た
状態に貼り合わされる。従って、アクティブマトリクス
基板２００の駆動回路（走査線駆動回路７０やデータ線
駆動回路６０）や入出力端子４５は対向基板１００から
露出した状態にある。ここで、シール材５９は部分的に
途切れているので、この途切れ部分によって、液晶注入
口２４１が構成されている。このため、対向基板１００
とアクティブマトリクス基板２００とを貼り合わせた
後、シール材５９の内側領域を減圧状態にすれば、液晶
注入口２４１から液晶３９を減圧注入でき、液晶３９を
封入した後、液晶注入口２４１を封止剤２４２で塞げば
よい。なお、アクティブマトリクス基板２００には、シ
ール材５９の形成領域の内側において、画面表示領域１
１を区切りするための遮光膜５５が形成されている。ま
た、対向基板１００には、アクティブマトリクス基板２
００の各画素電極９ａの境界領域に対応する領域に遮光
膜５７が形成されている。

【００２１】また、対向基板１００およびアクティブマ
トリクス基板２００の光入射側の面あるいは光出射側に
は、ノーマリホワイトモード／ノーマリブラックモード
の別に応じて、偏光板（図示せず。）などが所定の向き
に配置される。

【００２２】このように構成した電気光学装置３００に
おいて、アクティブマトリクス基板２００では、データ
線（図示せず。）およびＴＦＴ５０を介して画素電極９
ａに印加した画像信号によって、画素電極９ａと対向電
極３２との間において液晶３９の配向状態を画素毎に制
御し、画像信号に対応した所定の画像を表示する。従っ
て、アクティブマトリクス基板２００では、データ線お
よびＴＦＴ５０を介して画素電極９ａに画像信号を供給
するとともに、対向電極３２にも所定の電位を印加する
必要がある。そこで、電気光学装置３００では、アクテ
ィブマトリクス基板２００の表面のうち、対向基板１０
０の各コーナー部に対向する部分には、データ線などの
形成プロセスを援用してアルミニウム膜などからなる上
下導通用の第１の電極４７が形成されている。一方、対
向基板１００の各コーナー部には、対向電極３２の形成
プロセスを援用してＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏ
ｘｉｄｅ）膜などからなる上下導通用の第２の電極４８
が形成されている。さらに、これらの上下導通用の第１
の電極４７と第２の電極４８とは、エポキシ樹脂系の接
着剤成分に銀粉や金メッキファイバーなどの導電粒子が
配合された導通材５６によって電気的に導通している。
それ故、電気光学装置３００では、アクティブマトリク
ス基板２００および対向基板１００のそれぞれにフレキ
シブル配線基板などを接続しなくても、アクティブマト
リクス基板２００のみにフレキシブル配線基板９９を接
続するだけで、アクティブマトリクス基板２００および
対向基板１００の双方に所定の信号を入力することがで
きる。

【００２３】［アクティブマトリクス基板の全体構成］
図３は、電気光学装置３００に用いたアクティブマトリ
クス基板の構成を模式的に示すブロック図である。

【００２４】図３に示すように、本形態の駆動回路内蔵
型のアクティブマトリクス基板２００では、絶縁基板１
０上に、互いに交差する複数の走査線２０と複数のデー
タ線３０とに接続するＴＦＴ５０が形成され、画素電極
９ａがマトリクス状に構成されている。走査線２０はタ
ンタル膜、アルミニウム膜、アルミニウムの合金膜など
で構成され、データ線３０はアルミニウム膜あるいはア
ルミニウム合金膜などで構成され、それぞれ単層もしく
は積層されている。これらの画素電極９ａが形成されて
いる領域が画面表示領域１１である。

【００２５】絶縁基板１０上における画面表示領域１１
の外側領域（周辺部分）には、複数のデータ線３０のそ
れぞれに画像信号を供給するデータ線駆動回路６０が構
成されている。また、走査線２０の両端部のそれぞれに
は、各々の走査線２０に画素選択用の走査信号を供給す
る走査線駆動回路７０が構成されている。

【００２６】データ線駆動回路６０には、Ｘ側シフトレ
ジスタ回路、Ｘ側シフトレジスタ回路から出力された信
号に基づいて動作するアナログスイッチとしてのＴＦＴ
を備えるサンプルホールド回路６５１、６相に展開され
た各画像信号に対応する６本の画像信号線６７１などが
構成されている。本例において、データ線駆動回路６０
は、前記のＸ側シフトレジスタ回路が４相で構成されて
おり、入出力端子４５を介して外部からスタート信号、
クロック信号、およびその反転クロック信号がＸ側シフ
トレジスタ回路に供給され、これらの信号によってデー
タ線駆動回路６０が駆動される。従って、サンプルホー
ルド回路６５１は、前記のＸ側シフトレジスタ回路から
出力された信号に基づいて各ＴＦＴが動作し、画像信号
線６７１を介して供給される画像信号を所定のタイミン
グでデータ線３０に取り込み、各画素電極９ａに供給す
ることが可能である。

【００２７】一方、走査線駆動回路７０には、端子を介
して外部からスタート信号、クロック信号、およびその
反転クロック信号が供給され、これらの信号によって走
査線駆動回路７０が駆動される。

【００２８】本形態のアクティブマトリクス基板２００
において、絶縁基板１０の辺部分のうち、データ線駆動
回路６０の側の辺部分には定電源、変調画像信号（画像
信号）、各種駆動信号などが入力されるアルミニウム膜
等の金属膜、金属シリサイド膜、あるいはＩＴＯ膜等の
導電膜からなる多数の入出力端子４５が構成され、これ
らの入出力端子からは、走査線駆動回路６０およびデー
タ線駆動回路７０を駆動するためのアルミニウム膜など
の低抵抗の金属膜からなる複数の信号配線７４、７７が
それぞれ引き回されている。また、信号配線７４、７７
の途中位置には、後述する静電保護回路６５、７５が形
成されている。

【００２９】［画素およびＴＦＴの構造］図４は、図３
に示すアクティブマトリクス基板の画素部のコーナー部
分を拡大して示す平面図である。図５は、図３に示すア
クティブマトリクス基板の画素の等価回路図である。図
６（Ａ）、（Ｂ）はそれぞれ、図４の画素ＴＦＴ部のＡ
−Ａ′線、図７の静電気対策部のＢ−Ｂ′線、図１を参
照して後述する膜質検査領域のＣ−Ｃ′線における断面
図、およびそれらの一部を拡大して示す断面図である。

【００３０】図４および図５からわかるように、画素電
極９ａには、走査線２０およびデータ線３０に接続する
画素スイッチング用のＴＦＴ５０が形成されている。ま
た、各画素電極９ａに向けては容量線７５も形成されて
いる。

【００３１】ＴＦＴ５０は、図６（Ａ）、（Ｂ）に示す
ように、走査線２０と同時形成されたゲート電極３ａ
と、データ線３０の一部としてのソース電極６ａが第１
の層間絶縁膜４の第１のコンタクトホール４ａを介して
電気的に接続するソース領域１ｆ、１ｄと、データ線３
０と同時形成されたアルミニウム膜などから構成された
ドレイン電極６ｄが第１の層間絶縁膜４の第２のコンタ
クトホール４ｄを介して電気的に接続するドレイン領域
１ｇ、１ｅとを有している。また、第１の層間絶縁膜４
の上層側には第２の層間絶縁膜７が形成されており、こ
の第２の層間絶縁膜７に形成された第３のコンタクトホ
ール８ａを介しては、画素電極９ａがドレイン電極６ｄ
に対して電気的に接続している。

【００３２】本形態において、第２の層間絶縁膜７は、
ペルヒドロシラザンまたはこれを含む組成物の塗布膜を
焼成した絶縁膜７１と、ＣＶＤ法などにより形成された
厚さが約５００オングストローム〜約１５０００オング
ストロームのシリコン酸化膜からなる絶縁膜７２との２
層構造になっている。ここで、ペルヒドロシラザンとは
無機ポリシラザンの一種であり、大気中で焼成すること
によってシリコン酸化膜に転化する塗布型コーティング
材料である。たとえば、東燃（株）製のポリシラザン
は、−（ＳｉＨ₂ ＮＨ）−を単位とする無機ポリマーで
あり、キシレンなどの有機溶剤に可溶である。従って、
この無機ポリマーの有機溶媒溶液（たとえば、２０％キ
シレン溶液）を塗布液としてスピンコート法（たとえ
ば、２０００ｌｒｐｍ、２０秒間）で塗布した後、４５
０℃の温度で大気中で焼成すると、水分や酸素と反応
し、ＣＶＤ法で成膜したシリコン酸化膜と同等以上の緻
密なアモルファスのシリコン酸化膜を得ることができ
る。従って、この方法で成膜した絶縁膜７１（シリコン
酸化膜）は、層間絶縁膜として用いることができるとと
もに、ドレイン電極６ｄに起因する凹凸などを平坦化し
てくれる。それ故、液晶の配向状態が凹凸に起因して乱
れることを防止できる。

【００３３】［静電気対策］このような構成を有するア
クティブマトリクス基板２００において、前記のＴＦＴ
５０、各種の配線、走査線駆動回路７０、およびデータ
線駆動回路６０は、半導体プロセスを利用して形成され
る。ここで、アクティブマトリクス基板２００には絶縁
基板１０が用いられていることから、静電気などに起因
する不具合が発生しやすいので、本形態では以下の静電
気対策を施してある。

【００３４】まず、本形態では、図３に示すように、走
査線２０およびＴＦＴ５０のゲート電極を形成する工程
を兼用して、すべての信号配線７４、７７に電気的に接
続する第１の短絡用配線９１を形成してある。また、走
査線２０およびＴＦＴ５０のゲート電極を形成する工程
を兼用して、すべての走査線２０に電気的に接続する第
２の短絡用配線９２を形成してある。さらに、走査線２
０およびＴＦＴ５０のゲート電極を形成する工程を兼用
して、すべてのデータ線３０に電気的に接続する第３の
短絡用配線９３を形成してある。

【００３５】ここで、第１、第２、および第３の短絡用
配線９１、９２、９３は、あくまで走査線２０とＴＦＴ
５０のゲート電極と一括してゲート絶縁膜２と第１の層
間絶縁膜４との層間に形成されたタンタル膜である。こ
れに対して、信号配線７４、７７およびデータ線３０
は、第１の層間絶縁膜４と第２の層間絶縁膜７との層間
に形成されたアルミニウム膜である。従って、第１およ
び第３の短絡用配線９１、９３は、アルミニウム膜から
なる信号配線７４、７７およびデータ線３０とは異なる
層間に位置している。

【００３６】このため、図７および図６（Ａ）に示すよ
うに、第１および第３の短絡用配線９１、９３と、配線
６ｅ（信号配線７４、７７およびデータ線３０）とは、
第１の層間絶縁膜４に形成されたコンタクトホール４ｅ
を介して電気的に接続している。

【００３７】このようにして、第１、第２、および第３
の短絡用配線９１、９２、９３をそれぞれ信号配線７
４、７７、走査線２０、およびデータ線３０に接続して
おくと、これらの配線構造を形成した以降行われる工程
において静電気などが発生しても、この電荷は第１、第
２、および第３の短絡用配線９１、９２、９３を介して
基板外周側に拡散し、突発的な過剰な電流が走査線２
０、画像表示領域１１、走査線駆動回路７０、サンプル
ホールド回路、およびデータ線駆動回路６０に流れない
ので、こられ全ての部分を静電気から保護することがで
きる。

【００３８】但し、第１、第２、および第３の短絡用配
線９１、９２、９３は、アクティブマトリクス基板２０
０の製造工程が終了した後には不要なので、詳しくは後
述するが、図３に「×」印を付した位置で、図６
（Ａ）、（Ｂ）に示すように、第１の層間絶縁膜４およ
び第２の層間絶縁膜７に切断用孔８ｂを形成し、この切
断用孔８ｂを介して短絡用配線３ｂ（第１、第２、およ
び第３の短絡用配線９１、９２、９３）にエッチングを
行うことによって切断してある。このため、図３におい
て、製造工程の途中まで、第１、第２、および第３の短
絡用配線９１、９２、９３はそれぞれ信号配線７４、７
７、走査線２０、およびデータ線３０に接続している
が、切断用孔を介してのエッチング後は、信号配線７
４、７７、走査線２０、およびデータ線３０の各々が電
気的に分離されることになる。これにより、アクティブ
マトリクス基板２００では、第１、第２、および第３の
短絡用配線９１、９２、９３を切断した後であれば、電
気特性な検査、および液晶表示装置を製造した後の動作
に支障はない。

【００３９】ここで、短絡用配線３ｂ（第１、第２、お
よび第３の短絡用配線９１、９２、９３）は、第１の層
間絶縁膜４および第２の層間絶縁膜７から露出させて切
断するため、第１の層間絶縁膜４には、短絡用配線３ｂ
に相当する部分に切断用孔４ｂ（第１の接続用孔）が形
成され、第２の層間絶縁膜７には、短絡用配線３ｂに相
当する部分には切断用孔８ｂ（第２の切断用孔）が形成
されている。切断用孔８ｂは、切断用孔４ｂに重なる位
置に切断用孔４ｂより大きな内径をもって形成されてい
る。

【００４０】［静電保護回路］図３に示した静電保護回
路６５、７５としては、各種回路を利用できるが、図８
に示すものでは、保護抵抗６６と、プッシュプル配列さ
れたＰチャネル型ＴＦＴ６７とＮチャネル型ＴＦＴ６８
とを利用しており、それぞれの正電源ＶＤＤおよび負電
源ＶＳＳとの間にダイオードを構成する。また、本形態
では、第１の短絡用配線９１を信号配線７３（または７
４）に接続するのは、必ず、入出力端子４５と保護抵抗
６６との間であり、これにより、入出力端子４５あるい
は第１の短絡用配線９１から入った静電気は、保護抵抗
６６および静電気保護回路６５（または７５）を通過し
ないとデータ線駆動回路６０および走査線駆動回路７０
に達しない。このような構成とすることで、静電気は静
電気保護回路６５（または７５）に確実に吸収され、デ
ータ線駆動回路６０および走査線駆動回路７０を確実に
保護することができる。

【００４１】［膜質検査領域］このように形成したアク
ティブマトリクス基板２００については、半導体プロセ
スを利用して各構成要素を形成した後、図３に「×」印
を付した位置で、第１、第２、および第３の短絡用配線
９１、９２、９３を切断し、しかる後に、電気的な検査
を行う。また、この検査工程において不具合と判定され
たものについては、各種の解析が行われ、その結果がフ
ィードバックされる。たとえば、ＴＦＴ５０に対してゲ
ート絶縁膜２とチャネル領域１ａの界面の不純物分布な
どといった膜質を検査し、その結果がフィードバックさ
れる。

【００４２】このような検査を行うために、図１および
図３に示すように、本形態のアクティブマトリクス基板
２００には、画像表示領域１１、走査線駆動回路７０、
データ線駆動回路６０、信号配線７４、７７などが形成
されていない角部分（図１および図３に向かって右下部
分）には、各辺がそれぞれ１ｍｍ程度の矩形の膜質検査
領域８０が形成されている。

【００４３】この膜質検査領域８０では、図６（Ａ）、
（Ｂ）に示すように、ＴＦＴ５０のチャネル領域１ａお
よびゲート絶縁膜２とそれぞれ同層の膜質検査用半導体
膜１ｃ（シリコン膜）および膜質検査用絶縁膜２ｃ（シ
リコン酸化膜）が積層された膜質検査部が形成されてい
る。この膜質検査用絶縁膜２ｃは、膜質検査領域側に形
成された各層間絶縁膜４、７１、７２の開口部８ｃ（開
口部４ｃ、７１ｃ、７２ｃ）から露出している。また、
開口部８ｃの周りには、後述するように、開口部８ｃを
介してエッチングされた導電膜３ｃの残りの部分があ
る。ここで、膜質検査用半導体膜１ｃは、チャネル領域
１ａよりもかなり広い面積をもつように形成されてい
る。また、膜質検査用半導体膜１ｃは、開口部８ｃの形
成領域を含む領域に形成され、この開口部８ｃの開口面
積と比較してひと回り大きい。

【００４４】従って、本形態のアクティブマトリクス基
板２００には、ＴＦＴ５０のチャネル領域１ａおよびゲ
ート絶縁膜２とぞれぞれ同層の膜質検査用半導体膜１ｃ
および膜質検査用絶縁膜２ｃが積層された膜質検査領域
８０が形成されているので、この膜質検査領域８０で検
査を行えば、ＴＦＴ５０のゲート絶縁膜２とチャネル領
域１ａの界面の不純物分布などといった膜質を検査する
ことができる。ここで、膜質検査領域８０は、層間絶縁
膜４、７１、７２の開口部８ｃから露出しているので、
すぐに検査に取りかかることができ、ＴＦＴ５０側で検
査する場合と違って、層間絶縁膜４、７１、７２やゲー
ト電極３ａを除去する必要がない。それ故、膜質検査を
迅速に、かつ、容易に行うことができる。また、このよ
うな膜質検査領域８０であれば大きく形成しても、ＴＦ
Ｔ５０のトランジスタ特性などに影響を及ぼさない。従
って、大きな膜質検査領域８０を形成することにより、
ＳＩＭＳによる分析において、膜質検査領域８０の一部
をラスターしながら深さ方向における元素分析を高い精
度で行うことができる。しかも、膜質検査領域８０は、
トランジスタのチャネル領域と比較してかなり大きな面
積、たとえば、約１ｍｍ² の面積を有しているので、Ｓ
ＩＭＳによる元素分析に加えて、ラマン散乱分析などを
利用して膜質検査用半導体膜１ｃ（チャネル領域１ａ）
の結晶化度も検査できる。それ故、アモルファス半導体
膜に対して結晶化処理を行って得た多結晶性半導体膜か
ら形成したＴＦＴ５０を検査するのに効果的である。

【００４５】さらに、本形態において、膜質検査領域８
０は、図１からわかるように、アクティブマトリクス基
板２００のうち、対向基板１００からはみ出した位置に
形成されている。従って、アクティブマトリクス基板２
００の段階に限らず、アクティブマトリクス基板２００
と対向基板１００とを貼り合わせて電気光学装置３００
を組み立てて点灯検査などを行った後、膜質検査領域８
０での膜質検査を行うこともできる。

【００４６】［アクティブマトリクス基板２００の製造
方法］このような膜質検査領域８０を形成し、かつ、静
電保護対策を行いながら、アクティブマトリクス基板２
００を製造する方法を、図９ないし図１１を参照して説
明する。これらの図はいずれも、本形態のアクティブマ
トリクス基板２００の製造方法を示す工程断面図であ
り、いずれの図においても、その左側部分には図４のＡ
−Ａ′線における断面（画素ＴＦＴ部の断面）、中央部
分には図７のＢ−Ｂ′線における断面（短絡用配線の切
断が行われる静電気対策配線部（図３に「×」印を付し
た部分）の断面）、右側部分には図１のＣ−Ｃ′線にお
ける断面（膜質検査領域８０の断面）を示してある。

【００４７】まず、図９（Ａ）に示すように、ガラス基
板、たとえば無アリカリガラスや石英などからなる透明
な絶縁基板１０の表面に直接、あるいは絶縁基板１０の
表面に形成した下地保護膜（図示せず。）の表面全体
に、減圧ＣＶＤ法などにより厚さが約２００オングスト
ローム〜約２０００オングストローム、好ましくは約１
０００オングストロームのポリシリコン膜からなる半導
体膜１を形成した後、図９（Ｂ）に示すように、それを
フォトリソグラフィ技術を用いて、パターニングし、画
素ＴＦＴ部に島状の半導体膜１ｈ（能動層）を形成す
る。また、膜質検査領域８０に島状の膜質検査用半導体
膜１ｃを形成する。これに対して、静電気対策配線部の
側では半導体膜１を完全に除去する。

【００４８】このような半導体膜１の形成は、低温プロ
セスにてアモルファスシリコン膜を堆積した後、レーザ
アニールなどの方法で結晶化させてポリシリコン膜を得
る。

【００４９】次に、図９（Ｃ）に示すように、ＣＶＤ法
などによりたとえば４００℃程度の温度条件下で絶縁基
板１０の全面に厚さが約５００オングストローム〜約１
５００オングストロームのシリコン酸化膜を形成する。
その結果、画素ＴＦＴ部では島状の半導体膜１ｈの表面
にゲート絶縁膜２が形成され、膜質検査領域８０では島
状の膜質検査用半導体膜１ｃの表面に膜質検査用絶縁膜
２ｃが形成される。

【００５０】次に、図９（Ｄ）に示すように、ゲート電
極などを形成するためのタンタル膜３を絶縁基板１０全
面に形成した後、タンタル膜３をフォトリソグラフィ技
術を用いて、図９（Ｅ）に示すように、パターニング
し、画素ＴＦＴ部の側にゲート電極３ａを形成する。ま
た、膜質検査領域８０に導電膜３ｃを残す。これに対し
て、静電気対策配線部には、タンタル膜を短絡用配線３
ｂ（第１、第２、および第３の短絡用配線９１、９２、
９３に相当する。）として残す。

【００５１】次に、図９（Ｆ）に示すように、画素ＴＦ
Ｔ部および駆動回路のＮチャネルＴＦＴ部の側には、ゲ
ート電極３ａをマスクとして、約０．１×１０¹³／ｃｍ
² 〜約１０×１０¹³／ｃｍ² のドーズ量で低濃度の不純
物イオン（リンイオン）の打ち込みを行い、画素ＴＦＴ
部の側には、ゲート電極３ａに対して自己整合的に低濃
度のソース領域１ｆ、および低濃度のドレイン領域１ｇ
を形成する。ここで、ゲート電極３ａの真下に位置して
いるため、不純物イオンが導入されなかった部分はチャ
ネル領域１ａとなる。このとき、膜質検査領域８０で
は、チャネル領域１ａと同様、膜質検査用半導体膜１ｃ
は導電膜３ｃで覆われているので、不純物は導入されな
い。

【００５２】次に、図１０（Ａ）に示すように、画素Ｔ
ＦＴ部では、ゲート電極３ａよりの幅の広いレジストマ
スクＲＭ１を形成して高濃度の不純物イオン（リンイオ
ン）を約０．１×１０¹⁵／ｃｍ² 〜約１０×１０¹⁵／ｃ
ｍ² のドーズ量で打ち込み、高濃度のソース領域１ｄお
よびドレイン領域１ｅを形成する。このときも、膜質検
査領域８０では、チャネル領域１ａと同様、膜質検査用
半導体膜１ｃは導電膜３ｃで覆われているので、不純物
は導入されない。

【００５３】これらの不純物導入工程に代えて、低濃度
の不純物の打ち込みを行わずにゲート電極３ａより幅の
広いレジストマスクＲＭ１を形成した状態で高濃度の不
純物（リンイオン）を打ち込み、オフセット構造のソー
ス領域およびドレイン領域を形成してもよい。また、ゲ
ート電極３ａの上に高濃度の不純物（リンイオン）を打
ち込んで、セルフアライン構造のソース領域およびドレ
イン領域を形成してもとよいことは勿論である。

【００５４】また、図示を省略するが、周辺駆動回路の
ＰチャネルＴＦＴ部を形成するために、前記画素部およ
びＮチャネルＴＦＴ部をレジストで被覆保護して、ゲー
ト電極をマスクとして、約０．１×１０¹⁵／ｃｍ² 〜約
１０×１０１０¹⁵／ｃｍ² のドーズ量でボロンイオンを
打ち込むことにより、自己整合的にＰチャネルのソース
・ドレイン領域を形成する。なお、ＮチャネルＴＦＴ部
の形成時と同様に、ゲート電極をマスクとして、約０．
１×１０¹³／ｃｍ² 〜約１０×１０¹³／ｃｍ²のドーズ
量で低濃度の不純物（ボロンイオン）を導入して、ポリ
シリコン膜に低濃度領域を形成した後、ゲート電極より
の幅の広いマスクを形成して高濃度の不純物（ボロンイ
オン）を約０．１×１０¹⁵／ｃｍ² 〜約１０×１０¹⁵／
ｃｍ² のドーズ量で打ち込み、ＬＤＤ構造（ライトリー
・ドープト・ドレイン構造）のソース領域およびドレイ
ン領域を形成してもよい。また、低濃度の不純物の打ち
込みを行わずに、ゲート電極より幅の広いマスクを形成
した状態で高濃度の不純物（リンイオン）を打ち込み、
オフセット構造のソース領域およびドレイン領域を形成
してもよい。これらのイオン打ち込み工程によって、Ｃ
ＭＯＳ化が可能になり、周辺駆動回路の同一基板内への
内蔵化が可能となる。

【００５５】次に、図１０（Ｂ）に示すように、ゲート
電極３ａ、短絡用配線３ｂおよび導電膜３ｃの表面側に
ＣＶＤ法などにより、たとえば４００℃程度の温度条件
下で酸化シリコン膜やＮＳＧ膜（ボロンやリンを含まな
いシリケートガラス膜）などからなる第１の層間絶縁膜
４を３０００オングストローム〜１５０００オングスト
ローム程度の膜厚で形成する。

【００５６】次に、フォトリソグラフィ技術を用いて、
第１の層間絶縁膜４にコンタクトホール、切断用孔およ
び開口部を形成するためのレジストマスクＲＭ２を形成
する。

【００５７】次に、図１０（Ｃ）に示すように、画素Ｔ
ＦＴ部の側では第１の層間絶縁膜４のうち、ソース領域
１ｄおよびドレイン領域１ｅに対応する部分、静電気対
策配線部の側では第１の層間絶縁膜４のうち、各短絡用
配線３ｂに対応する部分の一部、膜質検査領域８０の側
では第１の層間絶縁膜４のうち、導電膜３ｃに対応する
部分の一部にコンタクトホール４ａ、４ｄ、４ｅ、切断
用孔４ｂおよび開口部４ｃをそれぞれ形成する。その結
果、静電気対策配線部の側では、短絡用配線３ｂの切断
予定部分が露出した状態となる。また、膜質検査領域８
０では、導電膜３ｃが露出した状態となる。そして、レ
ジストマスクＲＭ２を除去する。

【００５８】次に、図１０（Ｄ）に示すように、第１の
層間絶縁膜４の表面側に、ソース電極などを構成するた
めのアルミニウム膜６をスパッタ法などで形成する。

【００５９】次に、フォトリソグラフィ技術を用いて、
アルミニウム膜６をパターニングするためのレジストマ
スクＲＭ３を形成する。

【００６０】次に、図１０（Ｅ）に示すように、アルミ
ニウム膜６をパターニングし、画素ＴＦＴ部では、デー
タ線３０の一部としてソース領域１ａに第１のコンタク
トホール４ａを介して電気的に接続するアルミニウム膜
からなるソース電極６ａと、ドレイン領域１ｅに第２の
コンタクトホール４ｄを介して電気的に接続するドレイ
ン電極６ｄとを形成する。また、静電気対策配線部で
は、アルミニウム膜からなる各種の配線６ｅ（データ線
３０や信号配線７４、７７）をコンタクトホール４ｅを
介して短絡用配線３ｂに電気的に接続させる。これに対
して、膜質検査領域８０ではアルミニウム膜６を完全に
除去する。

【００６１】このように、図１０（Ｃ）〜（Ｅ）の工程
を利用して、図７を参照して説明した第１および第３の
短絡用配線９１、９３と、信号線７４、７７およびデー
タ線３０との配線接続を行う。また、静電気対策配線部
の側では、短絡用配線３ｂの切断予定部分が露出した状
態となる。そして、レジストマスクＲＭ３を除去する。

【００６２】次に、図１１（Ａ）に示すように、ソース
電極６ａ、配線６ｅおよび第２のパッド下配線６ｃの表
面側に、ペルヒドロシラザンまたはこれを含む組成物の
塗布膜を焼成した絶縁膜７１を形成する。さらに、この
絶縁膜７１の表面に、ＴＥＯＳを用いたＣＶＤ法により
たとえば４００℃程度の温度条件下で厚さが約５００オ
ングストローム〜約１５０００オングストロームのシリ
コン酸化膜からなる絶縁膜７２を形成する。これらの絶
縁膜７１、７２によって第２の層間絶縁膜７が形成され
る。

【００６３】次に、フォトリソグラフィ技術を用いて、
第２の層間絶縁膜７にコンタクトホール、切断用孔およ
び開口部を形成するためのレジストマスクＲＭ４を形成
する。

【００６４】次に、図１１（Ｂ）に示すように、第２の
層間絶縁膜７を構成する絶縁膜７１、７２に対して、ド
レイン電極６ｄに対応する部分にコンタクトホール７１
ａ、７２ａからなる第３のコンタクトホール８ａを形成
する。

【００６５】このとき、静電気対策配線部において、短
絡用配線３ｂ（第１、第２、および第３の短絡用配線９
１、９２、９３に相当する。）の切断予定部分では、第
２の層間絶縁膜７を構成する絶縁膜７１、７２に対して
切断用孔７１ｂ、７２ｂからなる切断用孔８ｂを構成す
る。従って、短絡用配線３ｂの切断予定部分が露出した
状態となる。

【００６６】また、膜質検査領域８０では、第２の層間
絶縁膜７を構成する絶縁膜７１、７２に対して開口部７
１ｃ、７２ｃを形成し、導電膜３ｃを露出させる開口部
８ｃを形成する。そして、レジストマスクＲＭ４を除去
する。

【００６７】次に、図１１（Ｃ）に示すように、第２の
層間絶縁膜７の表面側に、ドレイン電極を構成するため
の厚さが約４００オングストローム〜約２０００オング
ストロームのＩＴＯ膜９（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘ
ｉｄｅ）をスパッタ法などで形成する。

【００６８】次に、フォトリソグラフィ技術を用いて、
ＩＴＯ膜９をパターニングするためのレジストマスクＲ
Ｍ５を形成する。

【００６９】そして、レジストマスクＲＭ５を用いて、
ＩＴＯ膜９をパターニングする。その結果、図６
（Ａ）、（Ｂ）に示すように、画素ＴＦＴ部には、第３
のコンタクトホール８ａを介してドレイン電極６ｄに電
気的に接続する画素電極９ａが形成される。静電気対策
配線部ではＩＴＯ膜９が完全に除去される。膜質検査領
域８０でもＩＴＯ膜９が完全に除去される。

【００７０】また、本形態では、ＩＴＯ膜９をパターニ
ングした際には、静電気対策配線部の側で短絡用配線３
ｂの切断予定部分が切断され、この切断部によって各配
線が分離される。このように製造工程の最終工程で短絡
用配線３ｂを切断するので、それ以前の多くの工程で発
生する静電気に対して有効である。すなわち、信号配線
７４、７７（配線６ｅ）を第１の短絡用配線９１（短絡
用配線３ｂ）で電気的に接続した状態で各工程を行う。
従って、静電気が発生したり、絶縁基板表面に電荷が蓄
積されても、かかる電荷を第１の短絡用配線９１を介し
て基板外周側に拡散させるので、過剰な電流がデータ線
駆動回路６０および走査線駆動回路７０に突発的に流れ
ない。それ故、データ線駆動回路６０および走査線駆動
回路７０を保護することができる。また、走査線２０の
各々に電気的に接続する第２の短絡用配線９２（短絡用
配線３ｂ）を利用して過剰な電流が走査線２０に突発的
に流れることを防止するので、走査線２０や画面表示領
域１１を保護することができる。さらに、データ線３０
（配線６ｅ）の各々に電気的に接続する第３の短絡用配
線９３（短絡用配線３ｂ）を利用して過剰な電流がデー
タ線３０に突発的に流れることを防止するので、データ
線３０、サンプルホールド回路、および画面表示領域１
１を保護することができる。

【００７１】さらに、膜質検査領域８０では、開口部８
ｃから露出していた導電膜３ｃが除去され、膜質検査用
絶縁膜２ｃが開口部８ｃから露出した状態となる。従っ
て、以降、開口部８ｃを介して膜質検査用絶縁膜２ｃお
よび膜質検査用半導体膜１ｃの膜質検査をすぐに行うこ
とができる。しかも、膜質検査用絶縁膜２ｃおよび膜質
検査用半導体膜１ｃは、ＴＦＴ５０のゲート絶縁膜２お
よびチャネル領域１ａと略同様な履歴を辿ることになる
ので、膜質検査用絶縁膜２ｃおよび膜質検査用半導体膜
１ｈを検査対象としたときでも、より高い精度で、ＴＦ
Ｔ５０のゲート絶縁膜２およびチャネル領域の膜質を検
査できる。

【００７２】また、静電保護用の短絡線６ｂを切断する
工程を利用して、膜質検査領域８０を露出させるので、
工程数が増えることがない。ここで、静電保護を行うに
あたっても、短絡用配線３ｂを走査線２０などと同時に
形成し、第１の層間絶縁膜４に第１および第２のコンク
タクトホール４ａ、４ｄを形成する際に切断用孔４ｂを
同時に形成し、さらに第２の層間絶縁膜７に第３のコン
クタクトホール８ａを形成する際に切断用孔８ｂを形成
する。それ故、画素電極９ａとドレイン領域１ｅとをド
レイン電極６ｄを中継して電気的に接続する場合でも、
ＴＦＴを製造していく工程の中で第１の層間絶縁膜４お
よび第２の層間絶縁膜７から短絡用配線３ｂを露出さ
せ、切断することができ、最小限の工程数で静電保護を
行うことができる。

【００７３】［その他の実施形態］なお、上記形態で
は、膜質検査用半導体膜１ｃは、開口部８ｃの形成領域
を含む領域に形成されていたが、図１２に示すように、
膜質検査用半導体膜１ｃが開口部８ｃの内側に形成され
ている構成であってもよい。

【００７４】また、上記形態では、電気光学装置の組み
立てに用いるアクティブマトリクス基板に本発明を適用
したが、アクティブマトリクス基板を製造する際に、試
験的に流して工程条件を確認するためのテスト基板に本
発明を適用してもよい。

【００７５】さらに、本発明は上記形態に限定されるこ
となく、本発明の要旨の範囲内で種々変形した形態で実
施が可能である。たとえば、本発明は上述の各種の液晶
表示装置に限らず、エレクトロルミネッセンス、プラズ
ディスプレー装置にも適用できる。さらにまた、本発明
は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）基板やＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈ
ｉｒｅ）基板を用いた場合にも適用できる。

【００７６】

【発明の効果】以上説明したように、本発明では、トラ
ンジスタのチャネル領域およびゲート絶縁膜のそれぞれ
と同層の膜質検査用半導体膜および膜質検査用絶縁膜が
積層された膜質検査領域が形成されているので、この膜
質検査領域で検査を行えば、トランジスタのゲート絶縁
膜とチャネル領域の界面の不純物分布などといった膜質
を検査することができる。ここで、膜質検査領域は、層
間絶縁膜と同層の検査領域側絶縁膜の開口部から露出し
ているので、すぐに検査に取りかかることができ、トラ
ンジスタ側で検査する場合と違って、層間絶縁膜やゲー
ト電極を除去する必要がない。それ故、膜質検査を迅速
に行うことができる。また、膜質検査領域であれば大き
く形成しても、トランジスタのトランジスタ特性などに
影響を及ぼさない。従って、大きな膜質検査領域を形成
することにより、ＳＩＭＳによる検査を高い精度で行う
ことができる。また、ＳＩＭＳによる検査に加えて、ラ
マン散乱分析などを利用して膜質検査用半導体膜（チャ
ネル領域）の結晶化度も検査できる。

【図面の簡単な説明】

【図１】本発明を適用した電気光学装置を対向基板の側
からみた平面図である。

【図２】図１のＨ−Ｈ′線で切断したときの電気光学装
置の断面図である。

【図３】図１に示す液晶表示パネルに用いたアクティブ
マトリクス基板のブロック図である。

【図４】図３に示すアクティブマトリクス基板の画素部
のコーナー部分を拡大して示す平面図である。

【図５】図３に示すアクティブマトリクス基板の画素の
等価回路図である。

【図６】（Ａ）、（Ｂ）はそれぞれ、図４の画素ＴＦＴ
部のＡ−Ａ′線、図７の静電静電気対策部のＢ−Ｂ′
線、図１の膜質検査領域のＣ−Ｃ′線における断面図、
およびそれらの一部を拡大して示す断面図である。

【図７】図３に示すアクティブマトリクス基板における
信号配線と短絡用配線との接続構造を示す平面図であ
る。

【図８】図３に示すアクティブマトリクス基板に構成し
た静電保護回路の回路図である。

【図９】図３に示すアクティブマトリクス基板の製造方
法を示す工程断面図である。

【図１０】図９に示す工程に続いて行う各工程の工程断
面図である。

【図１１】図１０に示す工程に続いて行う各工程の工程
断面図である。

【図１２】本発明を適用した別のアクティブマトリクス
基板に形成した膜質検査領域の構成を示す断面図であ
る。

【符号の説明】

１ 半導体膜 １ａ チャネル領域 １ｄ ソース領域 １ｅ ドレイン領域 １ｆ ＬＤＤ領域 １ｇ ＬＤＤ領域 １ｈ 島状の半導体膜 １ｃ 膜質検査用半導体膜 ２ ゲート絶縁膜 ２ｃ 膜質検査用絶縁膜 ３ ゲート電極 ３ａ ゲート電極 ３ｂ 短絡用配線 ３ｃ 導電膜 ４ 第１の層間絶縁膜 ４ａ 第１のコンタクトホール ４ｂ 切断用孔（第１の切断用孔） ４ｄ 第２のコンタクトホール ４ｅ 第１の層間絶縁膜に形成されたコンタクトホール ５ｂ、８ｂ 切断用孔 ６ａ ソース電極 ６ｃ 第２のパット下配線 ６ｄ ドレイン電極 ６ｅ 配線 ７ 第２の層間絶縁膜 ８ａ 第３のコンタクトホール ８ｂ 切断用孔（第２の切断用孔） ８ｃ 開口部 ９ａ 画素電極 １０ 絶縁基板 １１ 画面表示領域 ２０ 走査線 ３０ データ線 ３２ 対向電極 ３９ 液晶層 ４０ 液晶封入領域 ４１ 絶縁基板 ４５ 入出力端子 ４７ 上下導通材 ４８ 上下導通材 ５０ ＴＦＴ ５５ 遮光膜 ５６ 導通材 ５７ 遮光膜 ５９ シール材 ６０ データ線駆動回路 ６５ 静電保護回路 ６６ 保護抵抗 ７０ 走査線駆動回路 ７５ 静電保護回路 ７１ ポリシラザンを用いた絶縁膜 ７１ａ コンタクトホール ７１ｂ コンタクトホール ７１ｃ コンタクトホール ７２ ＣＶＤ法で形成した絶縁膜 ７２ａ コンタクトホール ７２ｂ コンタクトホール ７３ｃ コンタクトホール ７４、７７ 信号配線 ７５ 容量線 ８０ 膜質検査領域 ９１ 第１の短絡用配線 ９２ 第２の短絡用配線 ９３ 第３の短絡用配線 １００ 対向基板 ２００ アクティブマトリクス基板 ３００ 電気光学装置

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 27/12 Ｔ 29/786 29/78 ６１２Ａ ６２４ Ｆターム(参考） 2H092 GA29 HA28 JA24 JA37 JA41 JA46 JB22 JB31 JB51 JB77 JB79 KA05 KB25 MA05 MA07 MA13 NA14 NA19 NA27 NA30 PA01 PA03 RA05 4M106 AA10 AA12 AA20 BA14 CB02 CB19 DH11 DH55 5C080 AA10 BB05 DD15 DD19 DD28 FF11 GG09 JJ02 JJ03 JJ06 5C094 AA00 AA42 BA03 BA27 BA31 BA43 CA19 DA13 FA01 FA02 FB12 FB15 GB10 5F110 AA17 AA18 AA22 AA24 BB02 BB04 CC02 CC08 DD02 DD03 EE04 FF02 FF29 GG02 GG13 GG24 GG25 GG47 HJ01 HJ04 HJ13 HL03 HL07 HL23 HM14 NN03 NN04 NN22 NN23 NN35 NN36 NN40 PP03 QQ01 QQ11 QQ19

Claims (10)

【特許請求の範囲】
1. 【請求項１】 基板上にトランジスタおよび信号配線が
   形成されたアクティブマトリクス基板において、 前記基板上における前記トランジスタおよび前記信号配
   線が形成されていない領域の少なくとも一か所に、前記
   トランジスタのチャネル領域およびゲート絶縁膜とそれ
   ぞれ同層の膜質検査用半導体膜および膜質検査用絶縁膜
   が積層された膜質検査部が形成されてなることを特徴と
   するアクティブマトリクス基板。
2. 【請求項２】 請求項１において、前記膜質検査部が形
   成された膜質検査領域が、前記トランジスタより上層に
   形成された層間絶縁膜と同層の検査領域側絶縁膜の開口
   部から露出していることを特徴とするアクティブマトリ
   クス基板。
3. 【請求項３】 請求項１において、前記膜質検査領域
   は、前記トランジスタのチャネル領域よりも大きな面積
   を有していることを特徴とするアクティブマトリクス基
   板。
4. 【請求項４】 請求項１又は３のいずれかにおいて、前
   記膜質検査領域は、１ｍｍ² 以上の面積を有しているこ
   とを特徴とするアクティブマトリクス基板。
5. 【請求項５】 請求項１ないし４のいずれかにおいて、
   前記膜質検査用半導体膜は、前記開口部の形成領域を含
   む領域に形成されていることを特徴とするアクティブマ
   トリクス基板。
6. 【請求項６】 請求項１ないし５のいずれかにおいて、
   記膜質検査用半導体膜は、前記開口部の内側に形成され
   ていることを特徴とするアクティブマトリクス基板。
7. 【請求項７】 請求項１ないし６のいずれかにおいて、
   前記トラジスタは薄膜トランジスタであり、前記基板上
   には、当該薄膜トランジスタのゲート電極と同層の走査
   線、データ線、および該薄膜トランジスタに接続する画
   素電極が形成されている画像表示領域と、前記走査線お
   よび前記データ線に信号出力する走査線駆動回路および
   データ線駆動回路と、該駆動回路に信号を供給する複数
   の前記信号配線とが形成され、 前記膜質検査領域は、前記基板上における前記画像表示
   領域、前記走査線駆動回路、前記データ線駆動回路、前
   記信号配線が形成されていない領域の少なくとも一か所
   に形成されていることを特徴とするアクティブマトリク
   ス基板。
8. 【請求項８】 請求項７に規定するアクティブマトリク
   ス基板と、対向基板との間に電気光学物質が挟持されて
   いることを特徴とする電気光学装置。
9. 【請求項９】 請求項１ないし７のいずれかに規定する
   アクティブマトリクス基板の製造方法において、前記ト
   ランジスタのチャネル領域およびゲート絶縁膜を形成す
   る際に前記膜質検査領域とすべき領域に対して前記膜質
   検査用半導体膜および前記膜質検査用絶縁膜を形成する
   工程と、 前記トランジスタのゲート電極を形成するとともに前記
   膜質検査領域にも導電膜を同時に形成する工程と、 所定のマスクを介して不純物を導入して前記トランジス
   タのソース・ドレイン領域を形成する工程と、 前記ゲート電極の表面側に前記層間絶縁膜を形成すると
   ともに前記検査領域側には前記導電膜の表面側に前記検
   査領域側絶縁膜を同時に形成する工程と、 前記層間絶縁膜に前記トランジスタに対するコンタクト
   ホールを形成するとともに前記膜質検査領域に前記開口
   部を同時に形成して前記導電膜を露出させる工程と、 前記開口部を介して前記導電膜をエッチング除去するこ
   とにより前記開口部から前記膜質検査用絶縁膜を露出さ
   せる工程、 とを少なくとも有することを特徴とするアクティブマト
   リクス基板の製造方法。
10. 【請求項１０】 請求項７に規定するアクティブマトリ
    クス基板の製造方法において、前記薄膜トランジスタの
    チャネル領域およびゲート絶縁膜を形成する際に前記膜
    質検査領域とすべき領域に対して前記膜質検査用半導体
    膜および前記膜質検査用絶縁膜を形成する工程と、 前記走査線および前記データ線の少なくともいずれかの
    配線同士を電気的に接続するための短絡用配線を前記ゲ
    ート電極および前記走査線と同時に形成するとともに前
    記膜質検査領域にも導電膜を同時形成する工程と、 所定のマスクを介して不純物を導入して前記薄膜トラン
    ジスタのソース・ドレイン領域を形成する工程と、 前記ゲート電極および前記走査線の表面側に前記層間絶
    縁膜を形成するとともに前記検査領域側には前記導電膜
    の表面側に前記検査領域側絶縁膜を同時に形成する工程
    と、 前記層間絶縁膜に前記短絡用配線の切断予定部分を露出
    させる切断用孔を前記薄膜トランジスタに対するコンタ
    クトホールと同時に形成するとともに前記膜質検査領域
    に前記開口部を同時に形成して前記導電膜を露出させる
    工程と、 前記切断用孔を介して前記短絡用配線を前記切断予定部
    分でエッチングにより切断するとともに前記開口部を介
    して前記導電膜を同時にエッチング除去することにより
    当該開口部から前記膜質検査用絶縁膜を露出させる工
    程、 とを少なくとも有することを特徴とするアクティブマト
    リクス基板の製造方法。