KR100521710B1 - 액티브 매트릭스 기판, 전기 광학 장치 및 액티브매트릭스 기판의 제조 방법 - Google Patents

액티브 매트릭스 기판, 전기 광학 장치 및 액티브매트릭스 기판의 제조 방법 Download PDF

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Abstract

MIS 트랜지스터의 막질(膜質)을 용이하고, 또한, 정확하게 검사할 수 있는 액티브 매트릭스 기판, 그것을 사용한 전기 광학 장치 및 액티브 매트릭스 기판의 제조 방법을 제공하는 것.
액티브 매트릭스 기판에 있어서, 화상 표시 영역, 주사선 구동 회로, 데이터선 구동 회로, 신호 배선 등이 형성되어 있지 않은 부분에는 1mm 각(角)의 막질 검사 영역(80) 이 형성되어 있다. 이 막질 검사 영역(80)에서는, TFT(50)의 고농도 소스·드레인 영역과 동층이며, 또한, 동일 불순물이 동일 농도로 도입된 막질 검사용 반도체막(1c)(실리콘막)이 형성되고, 이 막질 검사용 반도체막(1c)은 층간 절연막(4, 71, 72)의 개구부(8c)로부터 노출되고 있기 때문에, 바로 막질 분석을 행할 수 있다.

Description

액티브 매트릭스 기판, 전기 광학 장치 및 액티브 매트릭스 기판의 제조 방법{Active matrix substrate, Electrooptical device, and Method of producing active matrix substrate}
본 발명은 트랜지스터가 형성된 액티브 매트릭스 기판, 이 액티브 매트릭스 기판을 사용한 전기 광학 장치 및 액티브 매트릭스 기판의 제조 방법에 관한 것이다. 더욱 상세하게는, 트랜지스터를 구성하는 막을 검사하기 위한 막질 검사 영역의 형성 기술에 관한 것이다.
기판 상에 트랜지스터 및 신호 배선이 형성된 액티브 매트릭스 기판의 대표적인 것으로서는, 액정 표시 장치(전기 광학 장치)에 사용되는 액티브 매트릭스 기판이 있다. 이 액티브 매트릭스 기판 중, 구동 회로 내장형인 것에서는, 절연 기판 상에 배열된 다수의 주사선과 다수의 데이터선과의 교차점에 대응하여 다수의 화소가 매트릭스 형상으로 구성되어 있다. 각각의 화소에는, 주사선 및 데이터선에 접속하는 화소 스위칭용 박막 트랜지스터(이하, TFT라 한다)와, 화소 전극이 형성되어 있다. 절연 기판 상에 있어서의 화상 표시 영역의 바깥 측 영역에는, 다수의 데이터선 각각에 화상 신호를 공급하는 데이터선 구동 회로와, 다수의 주사선 각각에 주사 신호를 공급하는 주사선 구동 회로가 구성되어 있다. 이들 구동 회로는 다수의 TFT에 의해 형성되어 있다.
이들 TFT 중, 예를 들면, 화소 스위칭용 TFT는 도 5(가), 도 5(나)에 도시하는 바와 같이, 주사선과 동시 형성된 게이트 전극(3a)과, 데이터선(30)의 일부로서의 소스 전극(6a)이 제 1 층간 절연막(4)의 제 1 컨택트 홀(4a)을 개재시켜 전기적으로 접속하는 소스 영역(1f, 1d)과, 데이터선(30)과 동시 형성된 알루미늄막 등으로 구성된 드레인 전극(6d)이 제 1 층간 절연막(4)의 제 2 컨택트 홀(4d)을 개재시켜 전기적으로 접속하는 드레인 영역(1g, 1e)을 갖고 있다. 제 1 층간 절연막(4)의 상층 측에는 제 2 층간 절연막(7)이 형성되어 있으며, 이 제 2 층간 절연막(7)에 형성된 제 3 컨택트 홀(8a)을 개재시켜, 화소 전극(9a)이 드레인 전극(6d)에 대해 전기적으로 접속하고 있다. 이러한 구조는 기본적으로는, 구동 회로에 형성되어 있는 TFT도 마찬가지이다.
여기서, 액티브 매트릭스 기판은 반도체 프로세스를 이용하여 TFT(50) 등을 형성한 후, 각종 검사가 행해진다. 이 검사에 있어서 불량이라 판정된 것에 대해서는 각종 해석이 행해져, 그 결과가 피드 백된다. 예를 들면, 소스·드레인 영역의 불순물 농도, 채널 영역(1a)의 결정화도 등이 분석된다. 이러한 분석을 행하는 데 있어서, 종래는 화소 스위칭용 혹은 구동 회로용 TFT(50)에 대해 표면 측으로부터 래스터를 행하고, 제 2 층간 절연막(7), 제 1 층간 절연막(4), 게이트 전극(3a), 게이트 절연막(2)을 이 순서로 제거하며, 채널 영역(1a) 혹은 소스·드레인 영역을 노출시켜, 이러한 후에, SIMS(2차 이온 질량 분석)에 의한 원소 분석이나 X선에 의한 해석을 행한다.
그렇지만, 소스·드레인 영역이나 채널 영역(1a)이 분석을 할 때에, 종래와같이, 제 2 층간 절연막(7), 제 1 층간 절연막(4), 게이트 전극(3a), 게이트 절연막(2)을 제거해 가는 방법으로는, 그 제거에 상당한 시간을 요한다는 문제점이 있다. 즉, 검사 대상이 되는 부분의 막 두께는 예를 들면, 50nm에서 100nm 정도의 두께인 것 임에도 불구하고, 그 막질 검사를 행할 때까지 1μm이나 있는 층간 절연막을 제거할 필요가 있다. 또, 채널 영역(1a)을 분석하는 데에는, 400nm의 게이트 전극(3a)을 제거할 필요가 있다. 더욱이, 이러한 시간을 들여 래스터를 행해도, TFT(50)의 채널 영역(1a) 등은 커도 100μm각 정도로 작기 때문에, 정밀도 높은 조사를 행하지 못한다는 문제점이 있다.
이상의 문제점에 비추어, 본 발명의 과제는 TFT 등과 같은 트랜지스터의 막질을 용이하고, 또한, 정확하게 검사할 수 있는 액티브 매트릭스 기판 및 그것을 사용한 전기 광학 장치를 제공함에 있다.
또, 본 발명의 과제는 트랜지스터를 구성하는 막과 동일한 이력을 거친 막질 검사 영역을 공정 수를 늘리지 않고 형성함으로써, 보다 정확한 막질 검사를 효율 좋게 행할 수 있는 액티브 매트릭스 기판의 제조 방법을 제공함에 있다.
상기 과제를 해결하기 위해, 본 발명에서는, 기판 상에 트랜지스터 및 신호 배선이 형성된 액티브 매트릭스 기판에 있어서, 상기 기판 상에 있어서의 상기 트랜지스터 및 상기 신호 배선이 형성되어 있지 않은 영역의 적어도 한 곳에, 상기 트랜지스터에 사용한 반도체막과 동층의 막질 검사용 반도체막을 구비하는 막질 검사 영역을 갖고 있는 것을 특징으로 한다. 또한, 이하에, 트랜지스터로서 MIS(Metal Insulator Semiconductor) 트랜지스터를 형성한 예를 설명하지만, 여기서 말하는 MIS 트랜지스터란 게이트 전극이 금속에 한하지 않고, 도전화 실리콘 등을 사용한 것도 포함한다.
본 발명에 있어서, 상기 막질 검사용 반도체막은 상기 트랜지스터보다도 상층에 형성된 층간 절연막과 동층의 검사 영역 측 층간 절연막에 형성된 개구부로부터 노출되어 있는 것이 바람직하다.
본 발명에서는, 트랜지스터에 사용한 반도체막과 동층의 막질 검사용 반도체막을 구비하는 막질 검사 영역이 형성되어 있기 때문에, 이 막질 검사 영역을 분석하면, 트랜지스터의 소스·드레인 영역이나 채널 영역을 구성하는 반도체막에 대한 원소 분석이나 결정화도의 분석 등과 같은 막질 검사를 행할 수 있다. 또, 막질 검사 영역은 층간 절연막과 동층의 검사 영역 측 층간 절연막의 개구부로부터 노출되고 있기 때문에, 바로 검사에 착수할 수 있어, 트랜지스터 측에서 검사하는 경우와 달리, 층간 절연막이나 게이트 전극을 제거할 필요가 없다. 그 때문에, 막질 검사를 신속하고, 또한 용이하게 행할 수 있다. 더욱이, 막질 검사 영역이면, 막질 검사용 반도체막을 크게 형성해도, 트랜지스터의 트랜지스터 특성 등에 영향을 미치지 않는다. 따라서, 큰 막질 검사 영역을 형성함으로써, 각종 분석을 높은 정밀도로 행할 수 있다.
본 발명에 있어서, 상기 막질 검사용 반도체막은 예를 들면, 상기 트랜지스터의 소스·드레인 영역과 동층이며, 또한, 해당 소스·드레인 영역과 동일 불순물이 동일 농도로 도입되어 있다.
이러한 구성의 액티브 매트릭스 기판을 제조하는 데에는, 예를 들면, 상기 트랜지스터에 사용하는 반도체막 및 게이트 절연막을 이 순서로 형성함과 동시에 상기 막질 검사 영역과 해야 할 영역에 대해 상기 막질 검사용 반도체막 및 검사 영역 측 게이트 절연막을 이 순서로 형성한 이후, 이하의 공정을 행한다. 즉, 상기 트랜지스터의 게이트 전극을 형성하기 위한 도전막을 형성한 후, 해당 도전막을 패터닝하여 상기 게이트 전극을 형성함과 동시에 상기 막질 검사 영역 측으로부터 도전막을 제거하는 공정과, 상기 게이트 절연막을 개재시켜 상기 반도체막에 불순물을 선택적으로 도입하여 상기 트랜지스터의 소스·드레인 영역을 형성함과 동시에 상기 검사 영역 측 게이트 절연막을 개재시켜 상기 막질 검사용 반도체막에도 불순물을 도입하는 공정과, 상기 게이트 전극의 표면 측에 상기 층간 절연막을 형성함과 동시에 상기 검사 영역 측에는 상기 검사 영역 측 게이트 절연막의 표면 측에 상기 검사 영역 측 층간 절연막을 형성하는 공정과, 상기 층간 절연막에 상기 트랜지스터에 대한 컨택트 홀을 형성함과 동시에 상기 막질 검사 영역에서는 상기 검사 영역 측 층간 절연막 및 상기 검사 영역 측 게이트 절연막에 상기 개구부를 형성하여 상기 막질 검사용 반도체막을 노출시키는 공정을 행한다.
이러한 제조 방법에 의하면, 막질 검사용 반도체막은 트랜지스터의 소스·드레인 영역과 대략 동일한 이력을 갖게 되기 때문에, 막질 검사용 반도체막을 검사 대상으로 했을 때라도, 트랜지스터의 소스·드레인 영역의 막질을 보다 높은 정밀도로 검사할 수 있다. 또, 트랜지스터를 제조하는 공정을 그대로 이용하여 막질 검사 영역을 형성할 수 있기 때문에, 공정 수가 늘어나는 일이 없다.
본 발명에 있어서, 상기 트랜지스터의 소스·드레인 영역이 저농도 소스·드레인 영역과 고농도 소스·드레인 영역을 갖고 있는 경우가 있다. 이 경우에는, 상기 막질 검사용 반도체막은 상기 저농도 소스·드레인 영역 및 고농도 소스·드레인 영역 중 한쪽 소스·드레인 영역과 동층이며, 또한, 해당 소스·드레인 영역과 동일 불순물이 동일 농도로 도입되어 있는 영역으로서 형성해도 된다.
이러한 구성의 액티브 매트릭스 기판을 제조하는 데 있어서는, 예를 들면, 상기 트랜지스터에 사용하는 반도체막 및 게이트 절연막을 이 순서로 형성함과 동시에 상기 막질 검사 영역과 해야 할 영역에 대해 상기 막질 검사용 반도체막 및 검사 영역 측 게이트 절연막을 이 순서로 형성한 이후, 이하의 공정을 행한다. 즉, 상기 트랜지스터의 게이트 전극을 형성하기 위한 도전막을 형성한 후, 해당 도전막을 패터닝하여 상기 게이트 전극을 형성함과 동시에 상기 막질 검사 영역 측으로부터 도전막을 제거하는 공정과, 상기 게이트 절연막을 개재시켜 상기 반도체막에 고농도 불순물 및 저농도 불순물을 선택적으로 도입하여 상기 트랜지스터의 상기 저농도 소스·드레인 영역 및 상기 고농도 소스·드레인 영역을 형성함과 동시에 상기 검사 영역 측 게이트 절연막을 개재시켜 상기 막질 검사용 반도체막에도 상기 저농도 불순물 및 상기 고농도 불순물의 한쪽 불순물을 도입하는 공정과, 상기 게이트 전극의 표면 측에 상기 층간 절연막을 형성함과 동시에 상기 검사 영역 측에는 상기 검사 영역 측 게이트 절연막의 표면 측에 상기 검사 영역 측 층간 절연막을 형성하는 공정과, 상기 층간 절연막에 상기 트랜지스터에 대한 컨택트 홀을 형성함과 동시에 상기 막질 검사 영역에서는 상기 검사 영역 측 층간 절연막 및 상기 검사 영역 측 게이트 절연막에 상기 개구부를 형성하여 상기 막질 검사용 반도체막을 노출시키는 공정을 행한다.
본 발명에 있어서, 상기 트랜지스터의 소스·드레인 영역이 저농도 소스·드레인 영역과 고농도 소스·드레인 영역을 갖고 있을 경우에는, 상기 막질 검사용 반도체막은 상기 저농도 소스·드레인 영역과 동층이며, 또한, 해당 저농도 소스·드레인 영역과 동일 불순물이 동일 농도로 도입되어 있는 제 1 막질 검사용 반도체막과, 상기 고농도 소스·드레인 영역과 동층이며, 또한, 해당 고농도 소스·드레인 영역과 동일 불순물이 동일 농도로 도입되어 있는 제 2 막질 검사용 반도체막을 구비하고 있는 것이 바람직하다. 이렇게 구성하면, 상기 트랜지스터의 소스·드레인 영역이 저농도 소스·드레인 영역과 고농도 소스·드레인 영역을 갖고 있는 경우라도, 각 영역에 대해서 검사할 수 있다.
이러한 구성의 액티브 매트릭스 기판을 제조하는 데 있어서는, 예를 들면, 상기 트랜지스터에 사용하는 반도체막 및 게이트 절연막을 이 순서로 형성함과 동시에 상기 막질 검사 영역과 해야 할 영역에 대해 상기 막질 검사용 반도체막 및 검사 영역 측 게이트 절연막을 이 순서로 형성한 이후, 이하의 공정을 행한다. 즉, 상기 트랜지스터의 게이트 전극을 형성하기 위한 도전막을 형성한 후, 해당 도전막을 패터닝하여 상기 게이트 전극을 형성함과 동시에 상기 막질 검사 영역 측으로부터 도전막을 제거하는 공정과, 상기 게이트 절연막을 개재시켜 상기 반도체막에 고농도 불순물 및 저농도 불순물을 선택적으로 도입하여 상기 트랜지스터의 상기 저농도 소스·드레인 영역 및 상기 고농도 소스·드레인 영역을 형성함과 동시에 상기 검사 영역 측 게이트 절연막을 개재시켜 상기 막질 검사용 반도체막에도 상기 저농도 불순물 및 상기 고농도 불순물을 선택적으로 도입하여 상기 제 1 막질 검사용 반도체막 및 상기 제 2 막질 검사용 반도체막을 형성하는 공정과, 상기 게이트 전극의 표면 측에 상기 층간 절연막을 형성함과 동시에 상기 검사 영역 측에는 상기 검사 영역 측 게이트 절연막의 표면 측에 상기 검사 영역 측 층간 절연막을 형성하는 공정과, 상기 층간 절연막에 상기 트랜지스터에 대한 컨택트 홀을 형성함과 동시에 상기 막질 검사 영역에서는 상기 검사 영역 측 층간 절연막 및 상기 검사 영역 측 게이트 절연막에 상기 개구부를 형성하여 상기 막질 검사용 반도체막을 노출시키는 공정을 행한다.
이러한 제조 방법에 의하면, 제 1 막질 검사용 반도체막 및 제 2 막질 검사용 반도체막은 각각, 트랜지스터의 저농도 소스·드레인 영역 및 고농도 소스·드레인 영역과 대략 동일한 이력을 갖게 되기 때문에, 막질 검사용 반도체막을 검사 대상으로 했을 때라도, 트랜지스터의 소스·드레인 영역의 막질을 보다 높은 정밀도로 검사할 수 있다. 또, 트랜지스터를 제조하는 공정을 그대로 이용하여 막질 검사 영역을 형성할 수 있기 때문에, 공정 수가 늘어나는 일이 없다.
본 발명에 있어서, 상기 막질 검사용 반도체막을 상기 트랜지스터의 소스·드레인 영역의 검사용으로 사용할 경우에는, 상기 막질 검사 영역을 상기 트랜지스터의 소스·드레인 영역보다도 큰 면적에서 형성하는 것이 바람직하다.
또, 본 발명에 있어서, 상기 막질 검사용 반도체막을 상기 트랜지스터의 채널 영역 검사용으로 형성해도 된다. 즉, 상기 막질 검사용 반도체막을 상기 트랜지스터의 채널 영역과 동층이며, 또한, 해당 채널 영역과 동일한 진성 반도체막 혹은 동일 불순물이 동일 농도로 채널 도프된 저농도 영역으로서 형성해도 된다.
이러한 구성의 액티브 매트릭스 기판을 제조하는 데 있어서는, 예를 들면, 상기 트랜지스터에 사용하는 반도체막 및 게이트 절연막을 이 순서로 형성함과 동시에 상기 막질 검사 영역과 해야 할 영역에 대해 상기 막질 검사용 반도체막 및 검사 영역 측 게이트 절연막을 이 순서로 형성한 이후, 이하의 공정을 행한다. 즉, 상기 트랜지스터의 게이트 전극을 형성하기 위한 도전막을 형성한 후, 해당 도전막을 패터닝하여 상기 게이트 전극을 형성함과 동시에 상기 막질 검사 영역 측으로부터 도전막을 제거하는 공정과, 상기 막질 검사용 반도체막을 마스크로 덮은 상태에서, 상기 게이트 절연막을 개재시켜 상기 반도체막에 불순물을 선택적으로 도입하여 상기 트랜지스터의 소스·드레인 영역을 형성하는 공정과, 상기 층간 절연막에 상기 트랜지스터에 대한 컨택트 홀을 형성함과 동시에 상기 막질 검사 영역에서는 상기 검사 영역 측 층간 절연막 및 상기 검사 영역 측 게이트 절연막에 상기 개구부를 형성하여 상기 막질 검사용 반도체막을 노출시키는 공정을 행한다.
이러한 제조 방법에 의하면, 막질 검사용 반도체막은 트랜지스터의 채널 영역과 대략 동일한 이력을 갖게 되기 때문에, 막질 검사용 반도체막을 검사 대상으로 했을 때라도, 보다 높은 정밀도로, 트랜지스터의 채널 영역의 막질을 검사할 수 있다. 또, 트랜지스터를 제조하는 공정을 그대로 이용하여 막질 검사 영역을 형성할 수 있기 때문에, 공정 수가 늘어나는 일이 없다.
본 발명에 있어서, 상기 막질 검사용 반도체막은 상기 트랜지스터의 채널 영역과 동층이며, 또한, 해당 채널 영역과 동일한 진성 반도체막 혹은 동일 불순물이 동일 농도로 채널 도프된 저농도 영역이며, 상기 막질 검사 영역은 상기 막질 검사용 반도체막의 표면에 상기 트랜지스터의 게이트 절연막과 동층의 막질 검사용 게이트 절연막을 구비하고 있는 경우가 있다.
본 발명에 있어서, 상기 막질 검사용 게이트 절연막은 상기 트랜지스터보다 상층에 형성된 층간 절연막과 동층의 검사 영역 측 절연막에 형성된 개구부로부터 노출되어 있는 것이 바람직하다.
본 발명에서는, 트랜지스터의 채널 영역 및 게이트 절연막과 각각 동층의 막질 검사용 반도체막 및 막질 검사용 게이트 절연막이 이 순서로 적층된 막질 검사 영역이 형성되어 있기 때문에, 이 막질 검사 영역에서 검사를 행하면, 트랜지스터의 게이트 절연막과 채널 영역 계면의 불순물 분포 등과 같은 막질을 검사할 수 있다. 여기서, 막질 검사 영역은 층간 절연막과 동층의 검사 영역 측 절연막의 개구부로부터 노출되고 있기 때문에, 바로 검사에 착수할 수 있어, 트랜지스터 측에서 검사하는 경우와 달리, 층간 절연막이나 게이트 전극을 제거할 필요가 없다. 그 때문에, 막질 검사를 신속하고, 또한 용이하게 행할 수 있다. 또, 막질 검사 영역이면 크게 형성해도, 트랜지스터의 트랜지스터 특성 등에 영향을 미치지 않는다. 따라서, 커다란 막질 검사 영역을 형성함으로써, SIMS에 의한 막질 검사를 높은 정밀도로 행할 수 있다.
이러한 구성의 액티브 매트릭스 기판을 제조하는 데 있어서는, 상기 트랜지스터의 채널 영역 및 게이트 절연막을 형성할 때에 상기 막질 검사 영역과 해야 할 영역에 대해 상기 막질 검사용 반도체막 및 상기 막질 검사용 게이트 절연막을 이 순서로 형성한 이후, 트랜지스터의 게이트 전극을 형성함과 함께 상기 막질 검사 영역에도 도전막을 동시 형성하는 공정과, 소정의 마스크를 개재시켜 불순물을 도입하여 상기 트랜지스터의 소스·드레인 영역을 형성하는 공정과, 상기 게이트 전극의 표면 측에 상기 층간 절연막을 형성함과 함께 상기 검사 영역 측에는 상기 도전막의 표면 측에 상기 검사 영역 측 절연막을 동시에 형성하는 공정과, 상기 층간 절연막에 상기 MIS 트랜지스터에 대한 컨택트 홀을 형성함과 함께 상기 막질 검사 영역에 상기 개구부를 동시에 형성하여 상기 도전막을 노출시키는 공정과, 상기 개구부를 개재시켜 상기 도전막을 에칭 제거함으로써 상기 개구부로부터 상기 막질 검사용 게이트 절연막을 노출시키는 공정을 행한다.
이러한 제조 방법에 의하면, 막질 검사용 게이트 절연막 및 막질 검사용 반도체막은 트랜지스터의 게이트 절연막 및 채널 영역과 대략 동일한 이력을 갖게 되기 때문에, 막질 검사용 게이트 절연막 및 막질 검사용 반도체막을 검사 대상으로 했을 때라도, 보다 높은 정밀도로, 트랜지스터의 게이트 절연막 및 채널 영역의 막질을 검사할 수 있다.
또, 액티브 매트릭스 기판의 다른 제조 방법에서는, 상기 박막 트랜지스터의 채널 영역 및 게이트 절연막을 형성할 때에 상기 막질 검사 영역과 해야 할 영역에 대해 상기 막질 검사용 반도체막 및 상기 막질 검사용 게이트 절연막을 이 순서로 형성한 이후, 상기 주사선 및 상기 데이터선 중 적어도 어느 한 배선끼리를 전기적으로 접속하기 위한 단락용 배선을 상기 게이트 전극 및 상기 주사선과 동시에 형성함과 함께 상기 막질 검사 영역에도 도전막을 동시 형성하는 공정과, 소정의 마스크를 개재시켜 불순물을 도입하여 상기 박막 트랜지스터의 소스·드레인 영역을 형성하는 공정과, 상기 게이트 전극 및 상기 주사선의 표면 측에 상기 층간 절연막을 형성함과 함께 상기 검사 영역 측에는 상기 도전막의 표면 측에 상기 검사 영역 측 절연막을 동시에 형성하는 공정과, 상기 층간 절연막에 상기 단락용 배선의 절단 예정 부분을 노출시키는 절단용 구멍을 상기 박막 트랜지스터에 대한 컨택트 홀과 동시에 형성함과 함께 상기 막질 검사 영역에 상기 개구부를 동시에 형성하여 상기 도전막을 노출시키는 공정과, 상기 절단용 구멍을 개재시켜 상기 단락용 배선을 상기 절단 예정 부분에서 에칭에 의해 절단함과 함께 상기 개구부를 개재시켜 상기 도전막을 동시에 에칭 제거함으로써 상기 막질 검사 영역에서 상기 막질 검사용 반도체막 및 상기 막질 검사용 게이트 절연막을 노출시키는 공정을 행한다. 이러한 제조 방법에 의하면, 정전 보호용 단락선을 절단하는 공정을 이용하여 막질 검사 영역을 노출시킬 수 있기 때문에, 공정 수가 늘어나는 일이 없다.
본 발명에 있어서, 상기 막질 검사 영역은 트랜지스터의 채널 영역과 비교하여 꽤 큰 면적, 예를 들면, 약 1mm2 이상의 면적을 갖도록 형성하면, SIMS에 의한 원소 검사에 덧붙여, 라만 산란 분석 등을 이용하여 막질 검사용 반도체막(채널 영역)의 결정화도도 검사할 수 있다. 그 때문에, 아몰퍼스 반도체막에 대해 결정화 처리를 행하여 얻은 다결정성 반도체막으로부터 박막 트랜지스터 등의 트랜지스터를 형성한 경우에, 효과적인 검사를 행할 수 있다.
본 발명에 있어서, 상기 막질 검사용 반도체막은 상기 개구부의 형성 영역을 포함하는 영역에 형성되는 경우가 있다. 즉, 상기 막질 검사용 반도체막은 상기 개구부의 형성 영역보다 넓은 범위에 걸쳐 형성되는 경우가 있다. 또, 상기 막질 검사용 반도체막은 상기 개구부의 안쪽 영역에 형성되는 경우도 있다.
본 발명에 있어서, 상기 트랜지스터가 박막 트랜지스터일 경우에는, 해당 박막 트랜지스터의 게이트 전극에 전기적으로 접속하는 주사선, 상기 박막 트랜지스터의 소스 영역에 전기적으로 접속하는 데이터선 및 상기 박막 트랜지스터의 드레인 영역에 접속하는 화소 전극이 형성된 화상 표시 영역과, 해당 화상 표시 영역보다 바깥 둘레 측 영역으로부터 상기 주사선 및 상기 데이터선에 신호 출력하는 주사선 구동 회로 및 데이터선 구동 회로와, 해당 구동 회로에 신호를 공급하는 다수의 상기 신호 배선을 형성하면, 액정 표시 장치 등과 같은 전기 광학 장치용 액티브 매트릭스 기판을 형성할 수 있다. 즉, 이 액티브 매트릭스 기판과, 대향 전극이 형성된 대향 기판 사이에 액정 등의 전기 광학 물질을 끼우면 액정 표시 장치 등과 같은 전기 광학 장치를 구성할 수 있다. 이러한 경우에는, 상기 막질 검사 영역은 상기 기판 상에 있어서의 상기 화상 표시 영역, 상기 주사선 구동 회로, 상기 데이터선 구동 회로, 상기 신호 배선이 형성되어 있지 않은 영역 중 적어도 한 곳에 형성되게 된다.
(발명의 실시예)
도면을 참조하여, 본 발명의 실시예를 설명한다.
(전기 광학 장치의 전체 구성)
우선, 각 실시예를 설명하기 전에, 도 1 및 도 2를 참조하여 전기 광학 장치의 전체 구성을 설명해둔다.
도 1은 본 발명을 적용한 전기 광학 장치를 대향 기판 측에서 본 평면도이다. 도 2는 도 1의 H-H′선으로 절단했을 때의 전기 광학 장치의 단면도이다.
도 1 및 도 2에 도시하는 바와 같이, 투사형 표시 장치 등에 사용되는 전기 광학 장치(300)는 석영 유리나 내열 유리 등의 절연 기판(10)의 표면에 화소 전극(9a)이 매트릭스 형상으로 형성된 액티브 매트릭스 기판(200)(액티브 매트릭스 기판)과, 마찬가지로 석영 유리나 내열 유리 등의 절연 기판(41)의 표면에 대향 전극(32)이 형성된 대향 기판(100)과, 이들 기판 사이에 전기 광학 물질로서 봉입, 끼워져 있는 액정(39)으로 개략 구성되어 있다. 액티브 매트릭스 기판(200)과 대향 기판(100)은 대향 기판(100)의 바깥 둘레 테두리를 따라 형성된 갭재 함유의 실재(59)에 의해 소정의 갭(셀 갭)을 개재시켜 맞붙여 있다. 또, 액티브 매트릭스 기판(200)과 대향 기판(100) 사이에는, 갭재 함유의 실재(59)에 의해 액정 봉입 영역(40)이 구획 형성되며, 이 액정 봉입 영역(40) 내에 액정(39)이 봉입되어 있다.
대향 기판(100)은 액티브 매트릭스 기판(200)보다도 작아, 액티브 매트릭스 기판(200)의 주변 부분은 대향 기판(100)의 바깥 둘레 테두리로부터 밀려 나온 상태로 맞붙여진다. 따라서, 액티브 매트릭스 기판(200)의 구동 회로(주사선 구동 회로(70)나 데이터선 구동 회로(60))나 입출력 단자(45)는 대향 기판(100)으로부터 노출된 상태에 있다. 여기서, 실재(59)는 부분적으로 중단되어 있기 때문에, 이 중단 부분에 의해 액정 주입구(241)가 구성되어 있다. 이 때문에, 대향 기판(100)과 액티브 매트릭스 기판(200)을 맞붙인 후, 실재(59)의 안쪽 영역을 감압 상태로 하면, 액정 주입구(241)로부터 액정(39)을 감압 주입할 수 있으며, 액정(39)을 봉입한 후, 액정 주입구(241)를 봉지재(242)로 막으면 된다. 또한, 액티브 매트릭스 기판(200)에는, 실재(59)의 형성 영역의 안쪽에 있어서, 화상 표시 영역(11)을 한정하기 위한 차광막(55)이 형성되어 있다. 또, 대향 기판(100)에는 액티브 매트릭스 기판(200)의 각 화소 전극(9a)의 경계 영역에 대응하는 영역에 차광막(57)이 형성되어 있다.
또한, 대향 기판(100) 및 액티브 매트릭스 기판(200)의 광 입사 측 면 혹은 광 출사 측에는, 노멀리 화이트 모드/노멀리 블랙 모드 별에 따라서 편광판(도시하지 않는다) 등이 소정의 방향으로 배치된다.
이렇게 구성한 전기 광학 장치(300)에 있어서, 액티브 매트릭스 기판(200)에서는, 데이터선(도시하지 않는다) 및 화소 스위칭용 TFT(후술한다)를 개재시켜 화소 전극(9a)에 인가한 화상 신호에 의해, 화소 전극(9a)과 대향 전극(32) 사이에 있어서 액정(39)의 배향 상태를 화소마다 제어하여, 화상 신호에 대응한 소정의 화상을 표시한다. 따라서, 액티브 매트릭스 기판(200)에서는, 데이터선 및 TFT(50)을 개재시켜 화소 전극(9a)에 화상 신호를 공급함과 함께, 대향 전극(32)에도 소정의 전위를 인가할 필요가 있다. 그래서, 전기 광학 장치(300)에서는, 액티브 매트릭스 기판(200)의 표면 중, 대향 기판(100)의 각 코너부에 대향하는 부분에는, 데이터선 등의 형성 프로세스를 원용하여 알루미늄막 등으로 이루어지는 상하 도통용 제 1 전극(47)이 형성되어 있다. 한편, 대향 기판(100)의 각 코너부에는, 대향 전극(4)의 형성 프로세스를 원용하여 ITO(Indium Tin Oxide)막 등으로 이루어지는 상하 도통용 제 2 전극(48)이 형성되어 있다. 더욱이, 이들 상하 도통용 제 1 전극(47)과 제 2 전극(48)은 에폭시 수지계 접착제 성분에 은가루나 금도금 파이버 등의 도전 입자가 배합된 도통재(56)에 의해 전기적으로 도통하고 있다. 그 때문에, 전기 광학 장치(300)에서는, 액티브 매트릭스 기판(200) 및 대향 기판(100) 각각에 플렉시블 배선 기판 등을 접속하지 않아도, 액티브 매트릭스 기판(200)에만 플렉시블 배선 기판(99)을 접속하는 것 만으로, 액티브 매트릭스 기판(200) 및 대향 기판(100) 쌍방에 소정의 신호를 입력할 수 있다.
[실시예 1]
(액티브 매트릭스 기판의 구성)
도 3은 본 발명의 실시예 1에 관련되는 전기 광학 장치(300)에 사용한 액티브 매트릭스 기판(200) 구성을 모식적으로 도시하는 블록도이다.
도 3에 도시하는 바와 같이, 본 형태의 구동 회로 내장형 액티브 매트릭스 기판(200)에서는, 절연 기판(10) 상에, 서로 교차하는 다수의 주사선(20)과 다수의 데이터선(30)에 접속하는 화소 전극(9a)이 매트릭스 형상으로 구성되어 있다. 주사선(20)은 탄탈막, 알루미늄막, 알루미늄의 합금막 등으로 구성되고, 데이터선(30)은 알루미늄막 혹은 알루미늄 합금막 등으로 구성되며, 각각 단층 구조 혹은 적층 구조를 갖고 있다. 이들 화소 전극(9a)이 형성되어 있는 영역이 화상 표시 영역(11)이다.
절연 기판(10) 상에 있어서의 화상 표시 영역(11)의 바깥 측 영역(주변 부분)에는, 다수의 데이터선(30) 각각에 화상 신호를 공급하는 데이터선 구동 회로(60)가 구성되어 있다. 또, 주사선(20)의 양단부 각각에는 각각의 주사선(20)에 화소 선택용 주사 신호를 공급하는 주사선 구동 회로(70)가 구성되어 있다. 이들 구동 회로(60, 70)는 화소 스위칭용 TFT와 동시 형성된 구동 회로용 TFT를 사용하여 구성되어 있다.
데이터선 구동 회로(60)에는 X측 시프트 레지스터 회로, X측 시프트 레지스터 회로로부터 출력된 신호에 근거하여 동작하는 아날로그 스위치로서의 TFT를 구비하는 샘플 홀드 회로(66, 6) 상으로 전개된 각 화상 신호에 대응하는 6개의 화상 신호선(67) 등이 구성되어 있다. 본 예에 있어서, 데이터선 구동 회로(60)는 상기 X측 시프트 레지스터 회로가 4상으로 구성되어 있다. 입출력 단자(45)를 개재시켜 서는, 외부로부터 스타트 신호, 클록 신호 및 그 반전 클록 신호가 X측 시프트 레지스터 회로에 공급되어, 이들 신호에 의해 데이터선 구동 회로(60)가 구동된다. 따라서, 샘플 홀드 회로(66)는 상기 X측 시프트 레지스터 회로로부터 출력된 신호에 근거하여 각 TFT가 동작하여, 화상 신호선(67)을 개재시켜 공급되는 화상 신호를 소정의 타이밍으로 데이터선(30)에 넣어, 각 화소 전극(9a)에 공급하는 것이 가능하다.
한편, 주사선 구동 회로(70)에는 입출력 단자(45)를 개재시켜 외부로부터 스타트 신호, 클록 신호 및 그 반전 클록 신호가 공급되어, 이들 신호에 의해 주사선 구동 회로(70)가 구동된다.
본 형태의 액티브 매트릭스 기판(200)에 있어서, 절연 기판(10)의 변 부분 중, 데이터선 구동 회로(60) 측 변 부분에는 정전류, 변조 화상 신호(화상 신호), 각종 구동 신호 등이 입력되는 알루미늄막 등의 금속막, 금속 실리사이드막 혹은 ITO막 등의 도전막으로 이루어지는 다수의 입출력 단자(45)가 구성되며, 이들 입출력 단자(45)로부터는 주사선 구동 회로(60) 및 데이터선 구동 회로(70)를 구동하기 위한 알루미늄막 등의 저저항 금속막으로 이루어지는 다수의 신호 배선(73, 74)이 각각 배치되어 있다.
(화소 및 TFT 구조)
도 4는 도 3에 도시하는 액티브 매트릭스 기판의 화소의 등가 회로도이다. 도 5(가), 도 5(나)는 각각, 도 3의 화소에 형성되어 있는 화소 스위칭용 TFT 및 도 1을 참조하여 후술하는 막질 검사 영역의 C-C′선에 있어서의 단면도 및 그들 일부를 확대하여 도시하는 단면도이다.
도 4에 도시하는 바와 같이, 각 화소에는 주사선(20) 및 데이터선(30)에 접속하는 화소 스위칭용 TFT(50) 이 형성되어 있다. 또, 각 화소에 대해 용량선(75)이 형성되는 경우가 있어, 이 용량선(75)을 사용하여 각 화소에 부가 용량(축적 용량/보존 용량)이 형성되는 경우가 있다.
TFT(50)은 도 5a에 도시하는 바와 같이, 주사선(20)과 동시 형성된 게이트 전극(3a)과, 데이터선(30)의 일부로서의 소스 전극(6a)이 제 1 층간 절연막(4)의 제 1 컨택트 홀(4a)을 개재시켜 전기적으로 접속하는 고농도 소스 영역(1d)과, 데이터선(30)과 동시 형성된 알루미늄막 등으로 구성된 드레인 전극(6d)이 제 1 층간 절연막(4)의 제 2 컨택트 홀(4d)을 개재시켜 전기적으로 접속하는 고농도 드레인 영역(1e)을 갖고 있다. 또, 제 1 층간 절연막(4)의 상층 측에는 제 2 층간 절연막(7)이 형성되어 있으며, 이 제 2 층간 절연막(7)에 형성된 제 3 컨택트 홀(8a)을 개재시켜서는, 화소 전극(9a)이 드레인 전극(6d)에 대해 전기적으로 접속하고 있다. 본 형태에 있어서, TFT(50)은 LDD 구조를 갖고 있으며, 게이트 전극(3a)의 끝 부분에 대치하는 부분에는, 저농도 소스 영역(1f) 및 저농도 드레인 영역(1g)을 갖고 있다.
본 형태에 있어서, 제 2 층간 절연막(7)은 퍼하이드로 폴리실라잔 또는 이것을 포함하는 조성물인 도포막을 소성한 절연막(71)과, CVD법 등에 의해 형성된 두께가 약 50nm 내지 약 1500nm의 실리콘 산화막으로 이루어지는 절연막(72)과의 2층 구조로 되어 있다. 여기서, 퍼하이드로 폴리실라잔이란 무기 폴리실라잔의 일종으로, 대기 중에서 소성함으로써 실리콘 산화막으로 전화(轉化)하는 도포형 코팅 재료이다. 예를 들면, 토우넨(주식회사) 제품인 폴리실라잔은 -(SiH2NH)-을 단위로 하는 무기 폴리머로, 크실렌 등의 유기 용제에 가용이다. 따라서, 이 무기 폴리머의 유기 용매 용액(예를 들면, 20% 크실렌 용액)을 도포액으로서 스핀 코팅법(예를 들면, 2000lrpm, 20초간)으로 도포한 후, 450℃의 온도로 대기 중에서 소성하면, 수분이나 산소와 반응하여, CVD법으로 성막한 실리콘 산화막과 동등 이상의 치밀한 아몰퍼스 실리콘 산화막을 얻을 수 있다. 따라서, 이 방법으로 성막한 절연막(71)(실리콘 산화막)은 층간 절연막으로서 사용할 수 있음과 함께, 드레인 전극(6d)에 기인하는 요철 등을 평탄화해준다. 그 때문에, 액정의 배향 상태가 요철에 기인하여 흐트러지는 것을 방지할 수 있다.
(막질 검사 영역)
이렇게 형성한 액티브 매트릭스 기판(200)에 대해서는, 반도체 프로세스를 이용하여 각 구성 요소를 형성한 후, 전기적인 검사를 행한다. 또, 이 검사 공정에 있어서 불량이라 판정된 것에 대해서는, 각종 해석이 행해져, 그 결과가 피드 백된다. 예를 들면, TFT(50)의 소스·드레인 영역에 있어서의 불순물 분포 등이 검사되어, 그 결과가 피드 백된다.
이러한 검사를 행하기 위해, 도 1 및 도 3에 도시하는 바와 같이, 본 형태의 액티브 매트릭스 기판(200)에는 화상 표시 영역(11), 주사선 구동 회로(70), 데이터선 구동 회로(60), 신호 배선(73, 74) 등이 형성되어 있지 않은 각 부분(도 1 및 도 3을 향해 우측 아래 부분)에는, 각 변이 각각 1mm 정도의 구형 막질 검사 영역(80)이 형성되어 있다.
이 막질 검사 영역(80)에는 도 5(가), 도 5(나)에 도시하는 바와 같이, TFT(50)의 채널 영역(1a)이나 소스·드레인 영역을 구성하는 반도체막(1h)과 동층이며, 또한, 고농도 소스·드레인 영역(고농도 소스 영역(1d) 및 고농도 드레인 영역(1e))과 동일 불순물이 동일 농도로 도입된 막질 검사용 반도체막(1c)(실리콘막)이 형성되어 있다. 또, 이 막질 검사 영역(80)에 있어서, 막질 검사용 반도체막(1c)은 게이트 절연막(2)과 동층의 검사 영역 측 게이트 절연막(2c) 및 검사 영역 측 층간 절연막(4, 71, 72)을 관통하는 개구부(8c)로부터 노출되고 있다. 여기서, 막질 검사용 반도체막(1c)은 TFT(50)의 소스·드레인 영역(고농도 소스 영역(1d) 및 고농도 드레인 영역(1e))보다도 꽤 넓은 면적을 갖도록 형성되어 있다. 또, 막질 검사용 반도체막(1c)은 개구부(8c)의 형성 영역을 포함하는 영역에 형성되어, 이 개구부(8c)의 개구 면적과 비교하여 한층 크다.
이렇게, 본 형태의 액티브 매트릭스 기판(200)에는, TFT(50)의 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e)과 동층, 또한, 동일 불순물이 동일 농도로 도입된 막질 검사용 반도체막(1c)을 구비하는 막질 검사 영역(80)이 형성되어 있기 때문에, 이 막질 검사 영역(80)에서 막질 검사용 반도체막(1c)에 원소 분석을 행하면, TFT(50)의 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e)의 불순물 농도 분포 등과 같은 막질 검사를 행할 수 있다. 게다가, 막질 검사 영역(80)은 검사 영역 측 게이트 절연막(2c) 및 층간 절연막(4, 71, 72)을 관통하는 개구부(8c)로부터 노출되고 있기 때문에, 바로 검사에 착수할 수 있어, TFT(50) 측에서 검사하는 경우와 달리, 층간 절연막(4, 71, 72), 게이트 전극(3a) 및 게이트 절연막(2)을 제거할 필요가 없다. 그 때문에, 막질 검사를 신속하고, 또한, 용이하게 행할 수 있다. 또, 이러한 막질 검사 영역(80)이면 크게 형성해도, TFT(50)의 트랜지스터 특성 등에 영향을 미치지 않는다. 따라서, 커다란 막질 검사 영역(80)을 형성함으로써, SIMS 에 의한 분석에 있어서, 막질 검사 영역(80) 일부를 래스터하면서 깊이 방향에 있어서의 원소 분석을 높은 정밀도로 행할 수 있다. 게다가, 막질 검사 영역(80)은 TFT(50)의 고농도 소스 영역(1d) 및 고농도 드레인 영역과 비교하여 꽤 큰 면적, 예를 들면, 약 1mm2의 면적을 갖고 있기 때문에, SIMS에 의한 원소 분석에 덧붙여, X선에 의한 결정 해석이나 라만 산란 분석 등을 이용하여 막질 검사용 반도체막(1c)(반도체막(1h))의 결정화도도 검사할 수 있다. 그 때문에, 아몰퍼스 반도체막에 대해 결정화 처리를 행하여 얻은 다결정성 반도체막(1h)으로부터 형성한 TFT(50) 을 검사하는 데 효과적이다.
더욱이, 본 형태에 있어서, 막질 검사 영역(80)은 도 1로 알 수 있듯이, 액티브 매트릭스 기판(200) 중, 대향 기판(100)으로부터 밀려 나온 위치에 형성되어 있다. 따라서, 액티브 매트릭스 기판(200)의 단계에 한하지 않고, 액티브 매트릭스 기판(200)과 대향 기판(100)을 맞붙여 전기 광학 장치(300)를 조합하여 점등 검사 등을 행한 후라도, 막질 검사 영역(80)에서 막질 검사를 행할 수 있다.
(액티브 매트릭스 기판(200)의 제조 방법)
이러한 막질 검사 영역(80)을 형성하면서, 액티브 매트릭스 기판(200)을 제조하는 방법을 도 6 내지 도 8을 참조하여 설명한다. 이들 도면은 어느 것도 본 형태의 액티브 매트릭스 기판(200)의 제조 방법을 도시하는 공정 단면도로, 어느 도면에 있어서도, 그 좌측 부분에는 화소 TFT부의 단면, 우측 부분에는 도 1의 C-C′선에 있어서의 단면(막질 검사 영역(80)의 단면)을 도시하고 있다.
우선, 도 6(가)에 도시하는 바와 같이, 유리 기판, 예를 들면 무알칼리 유리나 석영 등으로 이루어지는 투명한 절연 기판(10)의 표면에 직접, 혹은 절연 기판(10) 표면에 형성한 기초 보호막(도시하지 않는다)의 표면 전체에, 감압 CVD법 등에 의해 두께가 약 20nm 내지 약 200nm, 바람직하게는 약 100nm의 폴리실리콘막으로 이루어지는 반도체막(1)을 형성한 후, 도 6(나)에 도시하는 바와 같이, 그것을 포토리소그래피 기술을 사용하여, 패터닝하여, 화소 TFT부에 아일랜드 형상의 반도체막(1h)(능동층)을 형성한다. 또, 막질 검사 영역(80)에 아일랜드 형상의 막질 검사용 반도체막(1c)을 형성한다.
이러한 반도체막(1)의 형성은 저온 프로세스에서 아몰퍼스 실리콘막을 퇴적한 후, 레이저 어닐링 방법 등의 방법으로 결정화시켜 폴리실리콘막을 얻는다.
다음으로, 도 6(다)에 도시하는 바와 같이, CVD법 등에 의해 예를 들면 400℃ 정도의 온도 조건 하에서 절연 기판(10)의 전면에 두께가 약 50nm 내지 약 150nm의 실리콘 산화막을 형성한다. 그 결과, 화소 TFT부에서는 아일랜드 형상의 반도체막(1h) 표면에 게이트 절연막(2)이 형성되고, 막질 검사 영역(80)에서는 아일랜드 형상의 막질 검사용 반도체막(1c) 표면에 검사 영역 측 게이트 절연막(2c)이 형성된다.
다음으로, 도 6(라)에 도시하는 바와 같이, 게이트 전극 등을 형성하기 위한 탄탈막(3)(도전막)을 절연 기판(10) 전면에 형성한 후, 탄탈막(3)을 포토리소그래피 기술을 사용하여 패터닝하고, 도 6(마)에 도시하는 바와 같이, 화소 TFT부 측에 게이트 전극(3a)을 형성한다. 또, 막질 검사 영역(80)으로부터는 탄탈막(3)을 완전히 제거한다.
다음으로, 도 6(바)에 도시하는 바와 같이, 화소 TFT부 및 구동 회로의 N채널 TFT부 측에는, 게이트 전극(3a)를 마스크로 하여, 약 0.1×1013/cm2 내지 약 10×1013/cm2의 도즈량으로 저농도 불순물 이온(링 이온) 주입을 행하고, 화소 TFT부 측에는, 게이트 전극(3a)에 대해 자기 정합적으로 저농도 소스 영역(1f) 및 저농도 드레인 영역(1g)을 형성한다. 여기서, 게이트 전극(3a)의 바로 아래에 위치하고 있기 때문에, 불순물 이온이 도입되지 않은 부분은 채널 영역(1a)이 된다. 이 때, 막질 검사 영역(80)에서는, 저농도 소스 영역(1f) 및 저농도 드레인 영역(1g)과 마찬가지로 저농도 불순물이 도입된다.
다음으로, 도 7(가)에 도시하는 바와 같이, 화소 TFT부에서는, 게이트 전극(3a)보다 폭이 넓은 레지스트 마스크(RM1)를 형성하고 고농도 불순물 이온(링 이온)을 약 0.1×1015/cm2 내지 약 10×1015/cm2의 도즈량으로 주입, 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e)을 형성한다. 이 때도, 막질 검사 영역(80)에서는, 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e)과 마찬가지로 고농도 불순물이 도입된다.
이들 불순물 도입 공정 대신에, 저농도 불순물 주입을 행하지 않고서 게이트 전극(3a)보다 폭이 넓은 레지스트 마스크(RM1)를 형성한 상태에서 고농도 불순물(링 이온)을 주입, 오프셋 구조의 소스 영역 및 드레인 영역을 형성해도 된다. 또, 게이트 전극(3a) 상에 고농도 불순물(링 이온)을 주입, 셀프 얼라인 구조의 소스 영역 및 드레인 영역을 형성해도 되는 것은 물론이다.
또, 도시를 생략하지만, 주변 구동 회로의 P채널 TFT부를 형성하기 위해, 화상 표시 영역, 막질 검사 영역(80) 및 N채널 TFT부를 레지스트로 피복 보호하고, 게이트 전극을 마스크로 하여, 약 0.1×1015/cm2 내지 약 10×1015/cm2의 도즈량으로 붕소 이온을 주입함으로써, 자기 정합적으로 P채널 소스·드레인 영역을 형성한다. 또한, N채널 TFT부 형성 시와 마찬가지로, 게이트 전극을 마스크로 하여, 약 0.1×1013/cm2 내지 약 10×1013/cm2의 도즈량으로 저농도 불순물(붕소 이온)을 도입하여, 폴리실리콘막에 저농도 영역을 형성한 후, 게이트 전극보다 폭이 넓은 마스크를 형성하여 고농도 불순물(붕소 이온)을 약 0.1×1015/cm2 내지 약 10×1015/cm2 의 도즈량으로 주입, LDD 구조(라이틀리·도푸트·드레인 구조)의 소스 영역 및 드레인 영역을 형성해도 된다. 또, 저농도 불순물 주입을 행하지 않고서, 게이트 전극보다 폭이 넓은 마스크를 형성한 상태에서 고농도 불순물(링 이온)을 주입, 오프셋 구조의 소스 영역 및 드레인 영역을 형성해도 된다. 이들 이온 주입 공정에 의해, CMOS화가 가능해져, 주변 구동 회로의 동일 기판 내로의 내장화가 가능해진다.
다음으로, 도 7(나)에 도시하는 바와 같이, 게이트 전극(3a) 및 검사 영역 측 게이트 절연막(2c)의 표면 측에 CVD법 등에 의해, 예를 들면 400℃ 정도의 온도 조건 하에서 산화 실리콘막이나 NSG막(붕소나 링을 포함하지 않는 실리케이트 유리막) 등으로 이루어지는 제 1 층간 절연막(4)을 300nm 내지 1500nm 정도의 막 두께로 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 제 1 층간 절연막(4)에 컨택트 홀 및 개구부를 형성하기 위한 레지스트 마스크(RM2)를 형성한다.
다음으로, 도 7(다)에 도시하는 바와 같이, 화소 TFT부 측에서는 제 1 층간 절연막(4) 중, 소스 영역(1d) 및 드레인 영역(1e)에 대응하는 부분, 막질 검사 영역(80) 측에서는 제 1 층간 절연막(4) 중, 막질 검사용 반도체막(1c)에 대응하는 부분의 일부에 컨택트 홀(4a, 4d) 및 개구부(4c)를 각각 형성한다. 그 결과, 막질 검사 영역(80)에서는, 막질 검사용 반도체막(1c)이 노출한 상태가 된다. 그리고, 레지스트 마스크(RM2)를 제거한다.
다음으로, 도 7(라)에 도시하는 바와 같이, 제 1 층간 절연막(4)의 표면 측에, 소스 전극 등을 구성하기 위한 알루미늄막(6)을 스패터법 등으로 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 알루미늄막(6)을 패터닝하기 위한 레지스트 마스크(RM3)를 형성한다.
다음으로, 도 7(마)에 도시하는 바와 같이, 알루미늄막(6)을 패터닝하고, 화소 TFT부에서는, 데이터선(30)의 일부로서 고농도 소스 영역(1d)에 제 1 컨택트 홀(4a)을 개재시켜 전기적으로 접속하는 알루미늄막으로 이루어지는 소스 전극(6a)과, 고농도 드레인 영역(1e)에 제 2 컨택트 홀(4d)을 개재시켜 전기적으로 접속하는 드레인 전극(6d)을 형성한다. 이에 대해, 막질 검사 영역(80)에서는 알루미늄막(6)을 완전히 제거하여, 막질 검사용 반도체막(1c)을 노출시킨다. 그리고, 레지스트 마스크(RM3)를 제거한다.
다음으로, 도 8(가)에 도시하는 바와 같이, 소스 전극(6a), 드레인 전극(6d) 및 막질 검사용 반도체막(1c)의 표면 측에, 퍼하이드로 폴리실라잔 또는 이것을 포함하는 조성물인 도포막을 소성 한 절연막(71)을 형성한다. 더욱이, 이 절연막(71)의 표면에, TEOS를 사용한 CVD법에 의해 예를 들면 400℃ 정도의 온도 조건 하에서 두께가 약 50nm 내지 약 1500nm의 실리콘 산화막으로 이루어지는 절연막(72)을 형성한다. 이들 절연막(71, 72)에 의해 제 2 층간 절연막(7)이 형성된다.
다음으로, 포토리소그래피 기술을 사용하여, 제 2 층간 절연막(7)에 컨택트 홀 및 개구부를 형성하기 위한 레지스트 마스크(RM4)를 형성한다.
다음으로, 도 8(나)에 도시하는 바와 같이, 제 2 층간 절연막(7)을 구성하는 절연막(71, 72)에 대해, 드레인 전극(6d)에 대응하는 부분에 컨택트 홀(71a, 72a)로 이루어지는 제 3 컨택트 홀(8a)을 형성한다. 이 때, 막질 검사 영역(80)에서는, 제 2 층간 절연막(7)을 구성하는 절연막(71, 72)에 대해 개구부(71c, 72c)를 형성하고, 막질 검사용 반도체막(1c)을 노출시키는 개구부(8c)를 형성한다. 그리고, 레지스트 마스크(RM4)를 제거한다.
다음으로, 도 8(다)에 도시하는 바와 같이, 제 2 층간 절연막(7)의 표면 측에, 드레인 전극을 구성하기 위한 두께가 약 40nm 내지 약 200nm의 ITO막(9)(Indium Tin Oxide)을 스패터법 등으로 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, ITO막(9)을 패터닝하기 위한 레지스트 마스크(RM5)를 형성한다.
그리고, 레지스트 마스크(RM5)를 사용하여, ITO막(9)을 패터닝한다. 그 결과, 도 5(가), 도 5(나)에 도시하는 바와 같이, 화소 TFT부에는, 제 3 컨택트 홀(8a)을 개재시켜 드레인 전극(6d)에 전기적으로 접속하는 화소 전극(9a)이 형성된다. 막질 검사 영역(80)에서는 ITO막(9)이 완전히 제거되어, 막질 검사용 반도체막(1c)이 개구부(8c)로부터 노출된 상태가 된다.
따라서, 그 이후, 개구부(8c)를 개재시켜 막질 검사용 반도체막(1c)의 막질 검사를 바로 행할 수 있다. 게다가, 막질 검사용 반도체막(1c)은 TFT(50)의 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e)과 대략 동일한 이력을 갖게 되기 때문에, 막질 검사용 반도체막(1h)을 검사 대상으로 했을 때라도, 보다 높은 정밀도로, TFT(50)의 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e)의 막질을 검사할 수 있다. 더욱이, TFT(50)을 제조하는 공정을 그대로 이용하여 막질 검사 영역(80)을 형성할 수 있기 때문에, 공정 수가 늘어나는 일이 없다.
[실시예 2]
상기 실시예 1에서는, 도 6(바)에 도시하는 공정에서 막질 검사용 반도체막(1c)에 저농도 불순물을 도입한 후, 도 7(가)에 도시하는 공정에서 막질 검사용 반도체막(1c)에 고농도 불순물을 도입함으로써, 막질 검사용 반도체막(1c)에 대해서는, 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e)과 동일 불순물이 동일 농도로 도입된 영역으로 했다.
그런데 본 형태에서는, 도 6(바)에 도시하는 공정에서 막질 검사용 반도체막(1c)에 저농도 불순물을 도입한 후, 도 7(가)에 도시하는 공정에서는, 도 9에 도시하는 바와 같이, 막질 검사 영역(80) 도 레지스트 마스크(RM1)로 덮어 둔다. 이러한 방법에서도, 막질 검사용 반도체막(1c)에 대해서는, 저농도 소스 영역(1f) 및 저농도 드레인 영역(1g)과 동일 불순물이 동일 농도로 도입된 영역으로 할 수 있다. 따라서, 이 검사 영역(80)에 있어서 막질 검사용 반도체막(1c)을 분석하면, TFT(50)의 저농도 소스 영역(1f) 및 저농도 드레인 영역(1g)에 대해서 막질 검사를 행할 수 있다. 게다가, 막질 검사용 반도체막(1c)은 TFT(50)의 저농도 소스 영역(1f) 및 저농도 드레인 영역(1g)과 대략 동일한 이력을 갖게 되기 때문에, 막질 검사용 반도체막(1c)을 검사 대상으로 했을 때라도, 보다 높은 정밀도로, TFT(50)의 저농도 소스 영역(1f) 및 저농도 드레인 영역의 막질을 검사할 수 있다. 더욱이, 이 경우도 TFT(50)을 제조하는 공정을 그대로 이용하여 막질 검사 영역(80)을 형성할 수 있기 때문에, 공정 수가 늘어나는 일이 없다.
[실시예 3]
상기 실시예 1에서는, 도 6(바)에 도시하는 공정에서 막질 검사용 반도체막(1c)에 저농도 불순물을 도입한 후, 도 7(가)에 도시하는 공정에서 막질 검사용 반도체막(1c) 전체에 고농도 불순물을 도입함으로써, 막질 검사용 반도체막(1c) 전체를 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e)과 동일 불순물이 동일 농도로 도입된 영역으로 했다.
그런데 본 형태에서는, 도 6(바)에 도시하는 공정에서 막질 검사용 반도체막(1c)에 저농도 불순물을 도입한 후, 도 7(가)에 도시하는 공정에서는, 도 10(가)에 도시하는 바와 같이, 막질 검사 영역(80)의 일부만을 레지스트 마스크(RM1)로 덮어 둔다. 따라서, 도 10(나)에 도시하는 바와 같이, 막질 검사용 반도체막(1c)에는, 저농도 소스 영역(1f) 및 저농도 드레인 영역(1g)과 동일 불순물이 동일 농도로 도입된 제 1 막질 검사용 반도체막(1c′)과, 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e)과 동일 불순물이 동일 농도로 도입된 제 2 막질 검사용 반도체막(1c")을 형성할 수 있다. 따라서, 이 검사 영역(80)에 있어서 제 1 막질 검사용 반도체막(1c′)과 제 2 막질 검사용 반도체막(1c")을 각각 분석하면, TFT(50)의 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e)에 대한 막질 검사와, 저농도 소스 영역(1f) 및 저농도 드레인 영역(1g)에 대한 막질 검사를 행할 수 있다. 더구나, 막질 검사용 반도체막(1c)(제 1 막질 검사용 반도체막(1c′)과 제 2 막질 검사용 반도체막(1c)")은 각각, TFT(50)의 저농도 소스·드레인 영역 및 고농도 소스·드레인 영역과 각각 대략 동일한 이력을 갖게 되기 때문에, 막질 검사용 반도체막(1c)을 검사 대상으로 했을 때라도, 보다 높은 정밀도로, TFT(50)의 소스·드레인 영역의 막질을 검사할 수 있다. 더욱이, 이 경우도, TFT(50) 을 제조하는 공정을 그대로 이용하여 막질 검사 영역(80)을 형성할 수 있기 때문에, 공정 수가 늘어나는 일이 없다.
[실시예 4]
상기 실시예 1 내지 3에서는, 막질 검사용 반도체막(1c)에 불순물을 도입함으로써, 막질 검사용 반도체막(1c)을 TFT(50)의 소스·드레인 영역의 검사용으로 했다.
그런데 본 형태에서는, 도 6(바)에 도시하는 공정 및 도 7(가)에 도시하는 공정 중 어느 하나에 있어서도, 도 9에 도시하는 바와 같이, 막질 검사 영역(80)을 레지스트 마스크(RM1)로 덮어 둔다. 따라서, 도 11에 도시하는 바와 같이, 막질 검사용 반도체막(1c)은 불순물이 도입되지 않는 진성 영역이 된다. 따라서, 이 검사 영역(80)에 있어서 막질 검사용 반도체막(1c)을 분석하면, TFT(50)의 채널 영역(1a)에 대한 막질 검사를 행할 수 있다. 또, 이 경우도, TFT(50)을 제조하는 공정을 그대로 이용하여 막질 검사 영역(80)을 형성할 수 있기 때문에, 공정 수가 늘어나는 일이 없다.
또한, TFT(50)을 제조할 때는, 도 6(가) 내지 도 6(다)에 도시하는 공정에서 극히 저농도 불순물을 채널 도프해 두는 경우가 있다. 이 경우에는, 막질 검사용 반도체막(1c)은 채널 영역(1c)과 동일 불순물이 동일 농도로 채널 도프된 영역으로서 형성되게 된다.
[실시예 5]
상기 실시예 1 내지 4 중 어느 하나에 있어서도, 1장의 액티브 매트릭스 기판(200)에 대해 막질 검사 영역(80)을 한 곳에 형성한 예였지만, 도 12에 도시하는 바와 같이, 2개소 이상에 막질 검사 영역(80)을 형성해도 된다. 이 경우에, 막질 검사 영역(80)의 각 막질 검사용 반도체막(1c) 어느 것에도, 동일 불순물을 동일 농도로 도입해도 되지만, 예를 들면, 다수의 막질 검사 영역(1c) 중, 어느 막질 검사 영역(80)의 막질 검사용 반도체막(1c)에는 불순물을 도입하지 않고서 TFT(50)의 채널 영역(1a)의 막질 검사용으로서 사용하고, 다른 막질 검사 영역(80)의 막질 검사용 반도체막(1c)에는 불순물을 도입하여 TFT(50)의 소스·드레인 영역의 막질 검사용으로서 사용해도 된다.
[실시예 6]
다음으로, 본 발명의 실시예 6을 설명한다. 본 형태에 관련되는 전기 광학 장치 및 그 제조 방법은 기본적인 구성이 실시예 1과 동일하기 때문에, 대응하는 부분에는 동일 부호를 붙여 설명한다.
(액티브 매트릭스 기판의 구성)
도 13은 본 발명의 실시예 6에 관련되는 전기 광학 장치에 사용한 액티브 매트릭스 기판의 구성을 모식적으로 도시하는 블록도이다.
도 13에 도시하는 바와 같이, 본 형태의 구동 회로 내장형 액티브 매트릭스 기판(200)도 절연 기판(10) 상에, 서로 교차하는 다수의 주사선(20)과 다수의 데이터선(30)과 접속하는 TFT(50)이 형성되며, 화소 전극(9a)이 매트릭스 형상으로 구성되어 있다. 주사선(20)은 탄탈막, 알루미늄막, 알루미늄의 합금막 등으로 구성되며, 데이터선(30)은 알루미늄막 혹은 알루미늄 합금막 등으로 구성되고, 각각 단층 혹은 적층되어 있다. 이들 화소 전극(9a)이 형성되어 있는 영역이 화면 표시 영역(11)이다.
절연 기판(10) 상에 있어서의 화면 표시 영역(11)의 바깥 측 영역(주변 부분)에는, 다수의 데이터선(30) 각각에 화상 신호를 공급하는 데이터선 구동 회로(60)가 구성되어 있다. 또, 주사선(20)의 양단부 각각에는 각각의 주사선(20)에 화소 선택용 주사 신호를 공급하는 주사선 구동 회로(70)가 구성되어 있다.
본 형태의 액티브 매트릭스 기판(200)에 있어서, 절연 기판(10)의 변 부분 중, 데이터선 구동 회로(60) 측 변 부분에는 정전류, 변조 화상 신호(화상 신호), 각종 구동 신호 등이 입력되는 알루미늄막 등의 금속막, 금속 실리사이드막, 혹은 ITO막 등의 도전막으로 이루어지는 다수의 입출력 단자(45)가 구성되고, 이들 입출력 단자로부터는, 주사선 구동 회로(60) 및 데이터선 구동 회로(70)를 구동하기 위한 알루미늄막 등의 저저항 금속막으로 이루어지는 다수의 신호 배선(73, 74)이 각각 배치되어 있다.
또, 신호 배선(73, 74)의 도중 위치에는, 후술하는 정전 보호 회로(65, 75)가 형성되어 있다.
그 밖의 구성은 실시예 1에 있어서 도 3을 참조하여 설명한 내용과 동일하기 때문에, 대응하는 부분에는 동일 부호를 붙여 도 13에 도시하는 바와 같이 하여 그들 설명을 생략한다.
(화소 및 TFT 구조)
도 14는 도 13에 도시하는 액티브 매트릭스 기판의 화상 표시 영역의 코너 부분을 확대하여 도시하는 평면도이다. 도 15(가), 도 15(나)는 각각, 도 14의 화소 TFT부인 A-A′선, 도 16의 정전기 대책부인 B-B′선, 후술하는 막질 검사 영역인 C-C′선에 있어서의 단면도 및 그들 일부를 확대하여 도시하는 단면도이다.
도 14로 알 수 있듯이, 화소 전극(9a)에는, 주사선(20) 및 데이터선(30)에 접속하는 화소 스위칭용 TFT(50)이 형성되어 있다. 또, 각 화소 전극(9a)을 향해서는 용량선(75)도 형성되어 있다.
TFT(50)은 도 15(가), 도 15(나)에 도시하는 바와 같이, 주사선(20)과 동시 형성된 게이트 전극(3a)과, 데이터선(30)의 일부로서의 소스 전극(6a)이 제 1 층간 절연막(4)의 제 1 컨택트 홀(4a)을 개재시켜 전기적으로 접속하는 소스 영역(1f, 1d)과, 데이터선(30)과 동시 형성된 알루미늄막 등으로 구성된 드레인 전극(6d)이 제 1 층간 절연막(4)의 제 2 컨택트 홀(4d)을 개재시켜 전기적으로 접속하는 드레인 영역(1g, 1e)을 갖고 있다. 또, 제 1 층간 절연막(4)의 상층 측에는 제 2 층간 절연막(7)이 형성되어 있으며, 이 제 2 층간 절연막(7)에 형성된 제 3 컨택트 홀(8a)을 개재시켜는, 화소 전극(9a)이 드레인 전극(6d)에 대해 전기적으로 접속하고 있다.
(정전기 대책)
이러한 구성을 갖는 액티브 매트릭스 기판(200)에 있어서, 상기 TFT(50),각종 배선, 주사선 구동 회로(70) 및 데이터선 구동 회로(60)는 반도체 프로세스를 이용하여 형성된다. 여기서, 액티브 매트릭스 기판(200)에는 절연 기판(10)이 사용되고 있어서, 정전기 등에 기인하는 불량이 발생하기 쉽기 때문에, 본 형태에서는 이하의 정전기 대책을 실시하고 있다.
우선, 본 형태에서는, 도 13에 도시하는 바와 같이, 주사선(20) 및 TFT(50)의 게이트 전극을 형성하는 공정을 겸용하여, 모든 신호 배선(73, 74)에 전기적으로 접속하는 제 1 단락용 배선(91)을 형성하고 있다. 또, 주사선(20) 및 TFT(50)의 게이트 전극을 형성하는 공정을 겸용하여, 모든 주사선(20)에 전기적으로 접속하는 제 2 단락용 배선(92)을 형성하고 있다. 더욱이, 주사선(20) 및 TFT(50)의 게이트 전극을 형성하는 공정을 겸용하여, 모든 데이터선(30)에 전기적으로 접속하는 제 3 단락용 배선(93)을 형성하고 있다.
여기서, 제 1, 제 2 및 제 3 단락용 배선(91, 92, 93)은 어디까지나 주사선(20)과 TFT(50)의 게이트 전극과 일괄하여 게이트 절연막(2)과 제 1 층간 절연막(4)과의 층 사이에 형성된 탄탈막이다. 이에 대해, 신호 배선(73, 74) 및 데이터선(30)은 제 1 층간 절연막(4)과 제 2 층간 절연막(7)과의 층 사이에 형성된 알루미늄막이다. 따라서, 제 1 및 제 3 단락용 배선(91, 93)은 알루미늄막으로 이루어지는 신호 배선(73, 74) 및 데이터선(30)과는 다른 층 사이에 위치하고 있다.
이 때문에, 도 16 및 도 15(가)에 도시하는 바와 같이, 제 1 및 제 3 단락용 배선(91, 93)과, 배선(6e)(신호 배선(73, 74) 및 데이터선(30))은 제 1 층간 절연막(4)에 형성된 컨택트 홀(4e)을 개재시켜 전기적으로 접속하고 있다.
이렇게 하여, 제 1, 제 2 및 제 3 단락용 배선(91, 92, 93)을 각각 신호 배선(73, 74), 주사선(20) 및 데이터선(30)에 접속해 두면, 이들 배선 구조를 형성한 이후 행해지는 공정에 있어서 정전기 등이 발생해도, 이 전하는 제 1, 제 2 및 제 3 단락용 배선(91, 92, 93)을 개재시켜 기판 바깥 둘레 측으로 확산하여, 돌발적인 과잉 전류가 주사선(20), 화상 표시 영역(11), 주사선 구동 회로(70), 샘플 홀드 회로 및 데이터선 구동 회로(60)에 흐르지 않기 때문에, 이들 모든 부분을 정전기로부터 보호할 수 있다.
단, 제 1, 제 2 및 제 3 단락용 배선(91, 92, 93)은 액티브 매트릭스 기판(200)의 제조 공정이 종료한 후에는 불필요하기 때문에, 상세하게는 후술하지만, 도 13에 「×」표를 붙인 위치에 대해, 도 15(가), 도 15(나)에 도시하는 바와 같이, 제 1 층간 절연막(4) 및 제 2 층간 절연막(7)에 절단용 구멍(8b)을 형성하고, 이 절단용 구멍(8b)를 개재시켜 단락용 배선(3b)(제 1, 제 2 및 제 3 단락용 배선(91, 92, 93))에 에칭을 행함으로써 절단하고 있다. 이 때문에, 도 13에 있어서, 제조 공정 도중까지, 제 1, 제 2 및 제 3 단락용 배선(91, 92, 93)은 각각 신호 배선(73, 74), 주사선(20) 및 데이터선(30)에 접속하고 있지만, 절단용 구멍을 개재시킨 에칭 후는 신호 배선(73, 74), 주사선(20) 및 데이터선(30) 각각이 전기적으로 분리되게 된다. 이로써, 액티브 매트릭스 기판(200)에서는, 제 1, 제 2 및 제 3 단락용 배선(91, 92, 93)을 절단한 후이면, 전기 특성의 검사 및 액정 표시 장치를 제조한 후의 동작에 지장은 없다.
여기서, 단락용 배선(3b)(제 1, 제 2 및 제 3 단락용 배선(91, 92, 93))은 제 1 층간 절연막(4) 및 제 2 층간 절연막(7)으로부터 노출시켜 절단하기 때문에, 제 1 층간 절연막(4)에는, 단락용 배선(3b)에 상당하는 부분에 절단용 구멍(4b)(제 1 접속용 구멍)이 형성되며, 제 2 층간 절연막(7)에는, 단락용 배선(3b)에 상당하는 부분에는 절단용 구멍(8b)(제 2 절단용 구멍)이 형성되어 있다. 절단용 구멍(8b)은 절단용 구멍(4b)에 겹치는 위치에 절단용 구멍(4b)보다 큰 내경을 갖고 형성되어 있다.
(정전 보호 회로)
도 13에 도시한 정전 보호 회로(65, 75)로서는, 각종 회로를 이용할 수 있지만, 도 17에 도시하는 것에서는, 보호 저항(66)과, 푸시-풀 배열된 P채널형 TFT(67)와 N채널형 TFT(68)를 이용하고 있으며, 각각의 양전원(VDD) 및 음전원(VSS) 사이에 다이오드를 구성한다. 또, 본 형태에서는, 제 1 단락용 배선(91)을 신호 배선(73)(또는 74)에 접속하는 것은 반드시, 입출력 단자(45)와 보호 저항(66) 사이이며, 이로써, 입출력 단자(45) 혹은 제 1 단락용 배선(91)으로부터 들어간 정전기는 보호 저항(66) 및 정전기 보호 회로(65)(또는 75)를 통과하지 않으면 데이터선 구동 회로(60) 및 주사선 구동 회로(70)에 이르지 않는다. 이러한 구성으로 함으로써, 정전기는 정전기 보호 회로(65)(또는 75)에 확실히 흡수되어, 데이터선 구동 회로(60) 및 주사선 구동 회로(70)를 확실하게 보호할 수 있다.
(막질 검사 영역)
이렇게 형성한 액티브 매트릭스 기판(200)에 대해서는, 반도체 프로세스를 이용하여 각 구성 요소를 형성한 후, 도 13에 「×」표를 붙인 위치에서, 제 1, 제 2 및 제 3 단락용 배선(91, 92, 93)을 절단하여, 이러한 후에, 전기적인 검사를 행한다. 또, 이 검사 공정에 있어서 불량이라 판정된 것에 대해서는, 각종 해석이 행해져, 그 결과가 피드 백된다. 예를 들면, TFT(50)에 대해 게이트 절연막(2)과 채널 영역(1a)의 계면의 불순물 분포 등과 같은 막질을 검사하여, 그 결과가 피드 백된다.
이러한 검사를 행하기 위해, 본 형태라도, 도 1 및 도 13에 도시하는 바와 같이, 액티브 매트릭스 기판(200)에는 화상 표시 영역(11), 주사선 구동 회로(70), 데이터선 구동 회로(60), 신호 배선(73, 74) 등이 형성되어 있지 않은 각 부분(도 1 및 도 13을 향해 우측 아래 부분)에는, 각 변이 각각 1mm 정도의 구형의 막질 검사 영역(80)이 형성되어 있다.
이 막질 검사 영역(80)에서는, 도 15(가), 도 15(나)에 도시하는 바와 같이, TFT(50)의 채널 영역(1a) 및 게이트 절연막(2)과 각각 동층의 막질 검사용 반도체막(1c)(실리콘막) 및 검사 영역 측 게이트 절연막(2c)(막질 검사용 게이트 절연막/실리콘 산화막)이 적층되어 있다. 이 검사 영역 측 게이트 절연막(2c)은 막질 검사 영역 측에 형성된 각 층간 절연막(4, 71, 72)의 개구부(8c)(개구부(4c, 71c, 72c)로부터 노출되고 있다. 또, 개구부(8c) 주위에는, 후술하는 바와 같이, 개구부(8c)를 개재시켜 에칭된 도전막(3c)의 나머지 부분이 있다. 여기서, 막질 검사용 반도체막(1c)은 채널 영역(1a)보다도 꽤 넓은 면적을 갖도록 형성되어 있다. 또, 막질 검사용 반도체막(1c)은 개구부(8c)의 형성 영역을 포함하는 영역에 형성되며, 이 개구부(8c)의 개구 면적과 비교하여 한층 크다.
따라서, 본 형태의 액티브 매트릭스 기판(200)에는, TFT(50)의 채널 영역(1a) 및 게이트 절연막(2) 각각 동층의 막질 검사용 반도체막(1c) 및 검사 영역 측 게이트 절연막(2c)이 적층된 막질 검사 영역(80)이 형성되어 있기 때문에, 이 막질 검사 영역(80)에서 검사를 행하면, TFT(50)의 게이트 절연막(2)과 채널 영역(1a)의 계면의 불순물 분포 등과 같은 막질을 검사할 수 있다. 여기서, 막질 검사 영역(80)은 층간 절연막(4, 71, 72)의 개구부(8c)로부터 노출되고 있기 때문에, 바로 검사에 착수할 수 있어, TFT(50) 측에서 검사하는 경우와 달리, 층간 절연막(4, 71, 72)이나 게이트 전극(3a)을 제거할 필요가 없다. 그 때문에, 막질 검사를 신속히, 또, 용이하게 행할 수 있다. 또, 이러한 막질 검사 영역(80)이면 크게 형성해도, TFT(50)의 트랜지스터 특성 등에 영향을 미치지 않는다. 따라서, 커다란 막질 검사 영역(80)을 형성함으로써, SIMS에 의한 분석에 있어서, 막질 검사 영역(80)의 일부를 래스터하면서 깊이 방향에 있어서의 원소 분석을 높은 정밀도로 행할 수 있다. 게다가, 막질 검사 영역(80)은 트랜지스터의 채널 영역과 비교하여 꽤 큰 면적, 예를 들면, 약 1mm2의 면적을 갖고 있기 때문에, SIMS에 의한 원소 분석에 덧붙여, 라만 산란 분석 등을 이용하여 막질 검사용 반도체막(1c)(채널 영역(1a))의 결정화도도 검사할 수 있다. 그 때문에, 아몰퍼스 반도체막에 대해 결정화 처리를 행하여 얻은 다결정성 반도체막으로부터 형성한 TFT(50)을 검사하는 데 효과적이다.
더욱이, 본 형태에 있어서, 막질 검사 영역(80)은 도 1로 알 수 있듯이, 액티브 매트릭스 기판(200) 중, 대향 기판(100)으로부터 밀려 나온 위치에 형성되어 있다. 따라서, 액티브 매트릭스 기판(200)의 단계에 한하지 않고, 액티브 매트릭스 기판(200)과 대향 기판(100)을 맞붙여 전기 광학 장치(300)를 조립하여 점등 검사 등을 행한 후, 막질 검사 영역(80)에서의 막질 검사를 행할 수도 있다.
(액티브 매트릭스 기판(200)의 제조 방법)
이러한 막질 검사 영역(80)을 형성하고, 또한, 정전 보호 대책을 행하면서, 액티브 매트릭스 기판(200)을 제조하는 방법을 도 18 내지 도 20을 참조하여 설명한다. 이들 도면은 어느 것도 본 형태의 액티브 매트릭스 기판(200)의 제조 방법을 도시하는 공정 단면도로, 어느 도면에 있어서도, 그 좌측 부분에는 도 14의 A-A′선에 있어서의 단면(화소 TFT부의 단면), 중앙 부분에는 도 16의 B-B′선에 있어서의 단면(단락용 배선의 절단이 행해지는 정전기 대책 배선부(도 13에 「×」표를 붙인 부분)의 단면), 우측 부분에는 도 1의 C-C′선에 있어서의 단면(막질 검사 영역(80)의 단면)을 도시하고 있다.
또, 이하에 설명하는 공정은 어느 것도 도 6 내지 도 8을 참조하여 설명한 제조 방법에 대응하고 있기 때문에, 공통하는 부분에 대한 상세한 설명을 생략한다.
우선, 도 18(가)에 도시하는 바와 같이, 유리 기판, 예를 들면 무알칼리 유리나 석영 등으로 이루어지는 투명한 절연 기판(10)의 표면에 직접, 혹은 절연 기판(10)의 표면에 형성한 기초 보호막(도시하지 않는다)의 표면 전체에, 감압 CVD법 등에 의해 두께가 약 20nm 내지 약 200nm, 바람직하게는 약 100nm의 폴리 실리콘막으로 이루어지는 반도체막(1)을 형성한 후, 도 18(나)에 도시하는 바와 같이, 그것을 포토리소그래피 기술을 사용하여, 패터닝하고, 화소 TFT부에 아일랜드 형상의 반도체막(1h)(능동층)을 형성한다. 또, 막질 검사 영역(80)에 아일랜드 형상의 막질 검사용 반도체막(1c)을 형성한다. 이에 대해, 정전기 대책 배선부 측에서는 반도체막(1)을 완전히 제거한다.
이러한 반도체막(1)의 형성은 저온 프로세스에서 아몰퍼스 실리콘막을 퇴적한 후, 레이저 어닐 방법 등의 방법으로 결정화시켜 폴리실리콘막을 얻는다.
다음으로, 도 18(다)에 도시하는 바와 같이, CVD법 등에 의해 예를 들면 400℃ 정도의 온도 조건 하에서 절연 기판(10)의 전면에 두께가 약 50nm 내지 약 150nm의 실리콘 산화막을 형성한다. 그 결과, 화소 TFT부에서는 아일랜드 형상의 반도체막(1h)의 표면에 게이트 절연막(2)이 형성되고, 막질 검사 영역(80)에서는 아일랜드 형상의 막질 검사용 반도체막(1c)의 표면에 검사 영역 측 게이트 절연막(2c)이 형성된다.
다음으로, 도 18(라)에 도시하는 바와 같이, 게이트 전극 등을 형성하기 위한 탄탈막(3)을 절연 기판(10) 전면에 형성한 후, 탄탈막(3)을 포토리소그래피 기술을 사용하여, 도 18(마)에 도시하는 바와 같이, 패터닝하여, 화소 TFT부 측에 게이트 전극(3a)을 형성한다. 또, 막질 검사 영역(80)에 도전막(3c)을 남긴다. 이에 대해, 정전기 대책 배선부에는, 탄탈막을 단락용 배선(3b)(제 1, 제 2 및 제 3 단락용 배선(91, 92, 93)에 상당한다)으로서 남긴다.
다음으로, 도 18(바)에 도시하는 바와 같이, 화소 TFT부 및 구동 회로의 N채널 TFT부 측에는, 게이트 전극(3a)을 마스크로 하여, 약 0.1×1013/cm2 내지 약 10×1013/cm2의 도즈량으로 저농도 불순물 이온(링 이온) 주입을 행하고, 화소 TFT부 측에는 게이트 전극(3a)에 대해 자기 정합적으로 저농도 소스 영역(1f) 및 저농도 드레인 영역(1g)을 형성한다. 여기서, 게이트 전극(3a)의 바로 아래에 위치하고 있기 때문에, 불순물 이온이 도입되지 않은 부분은 채널 영역(1a)이 된다. 이 때, 막질 검사 영역(80)에서는, 채널 영역(1a)과 마찬가지로 막질 검사용 반도체막(1c)은 도전막(3c)으로 덮여 있기 때문에, 불순물은 도입되지 않는다.
다음으로, 도 19(가)에 도시하는 바와 같이, 화소 TFT부에서는, 게이트 전극(3a)보다 폭이 넓은 레지스트 마스크(RM1)를 형성하여 고농도 불순물 이온(링 이온)을 약 0.1×1015/cm2 내지 약 10×1015/cm2의 도즈량으로 주입, 고농도 소스 영역(1d) 및 드레인 영역(1e)을 형성한다. 이 때도, 막질 검사 영역(80)에서는, 채널 영역(1a)과 마찬가지로 막질 검사용 반도체막(1c)은 도전막(3c)으로 덮여 있기 때문에, 불순물은 도입되지 않는다.
다음으로, 도 19(나)에 도시하는 바와 같이, 게이트 전극(3a), 단락용 배선(3b) 및 도전막(3c)의 표면 측에 CVD법 등에 의해, 예를 들면 400℃ 정도의 온도 조건 하에서 산화 실리콘막이나 NSG막(붕소나 링을 포함하지 않는 실리케이트 유리막) 등으로 이루어지는 제 1 층간 절연막(4)을 300nm 내지 1500nm 정도의 막 두께로 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 제 1 층간 절연막(4)에 컨택트 홀, 절단용 구멍 및 개구부를 형성하기 위한 레지스트 마스크(RM2)를 형성한다.
다음으로, 도 19(다)에 도시하는 바와 같이, 화소 TFT부 측에서는 제 1 층간 절연막(4) 중, 소스 영역(1d) 및 드레인 영역(1e)에 대응하는 부분, 정전기 대책 배선부 측에서는 제 1 층간 절연막(4) 중, 각 단락용 배선(3b)에 대응하는 부분의 일부, 막질 검사 영역(80) 측에서는 제 1 층간 절연막(4) 중, 도전막(3c)에 대응하는 부분의 일부에 컨택트 홀(4a, 4d, 4e), 절단용 구멍(4b) 및 개구부(4c)를 각각 형성한다. 그 결과, 정전기 대책 배선부 측에서는, 단락용 배선(3b)의 절단 예정 부분이 노출한 상태가 된다. 또, 막질 검사 영역(80)에서는, 도전막(3c)이 노출한 상태가 된다. 그리고, 레지스트 마스크(RM2)를 제거한다.
다음으로, 도 19(라)에 도시하는 바와 같이, 제 1 층간 절연막(4)의 표면 측에, 소스 전극 등을 구성하기 위한 알루미늄막(6)을 스패터법 등으로 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 알루미늄막(6)을 패터닝하기 위한 레지스트 마스크(RM3)를 형성한다.
다음으로, 도 19(마)에 도시하는 바와 같이, 알루미늄막(6)을 패터닝하고, 화소 TFT부에서는, 데이터선(30)의 일부로서 소스 영역(1a)에 제 1 컨택트 홀(4a)을 개재시켜 전기적으로 접속하는 알루미늄막으로 이루어지는 소스 전극(6a)과, 드레인 영역(1e)에 제 2 컨택트 홀(4d)을 개재시켜 전기적으로 접속하는 드레인 전극(6d)을 형성한다. 또, 정전기 대책 배선부에서는, 알루미늄막으로 이루어지는 각종 배선(6e)(데이터선(30)이나 신호 배선(73, 74))을 컨택트 홀(4e)을 개재시켜 단락용 배선(3b)에 전기적으로 접속시킨다. 이에 대해, 막질 검사 영역(80)에서는 알루미늄막(6)을 완전히 제거한다.
이렇게, 도 19(다) 내지 도 19(마)의 공정을 이용하여, 도 16을 참조하여 설명한 제 1 및 제 3 단락용 배선(91, 93)과, 신호선(73, 74) 및 데이터선(30)과의 배선 접속을 행한다. 또, 정전기 대책 배선부 측에서는, 단락용 배선(3b)의 절단 예정 부분이 노출한 상태가 된다. 그리고, 레지스트 마스크(RM3)를 제거한다.
다음으로, 도 20(가)에 도시하는 바와 같이, 소스 전극(6a) 및 배선(6e) 등의 표면 측에, 퍼하이드로 실라잔 또는 이것을 포함하는 조성물인 도포막을 소성한 절연막(71)을 형성한다. 더욱이, 이 절연막(71)의 표면에 TEOS를 사용한 CVD법에 의해 예를 들면 400℃ 정도의 온도 조건 하에서 두께가 약 50nm 내지 약 1500nm의 실리콘 산화막으로 이루어지는 절연막(72)을 형성한다. 이들 절연막(71, 72)에 의해 제 2 층간 절연막(7)이 형성된다.
다음으로, 포토리소그래피 기술을 사용하여, 제 2 층간 절연막(7)에 컨택트 홀, 절단용 구멍 및 개구부를 형성하기 위한 레지스트 마스크(RM4)를 형성한다.
다음으로, 도 20(나)에 도시하는 바와 같이, 제 2 층간 절연막(7)을 구성하는 절연막(71, 72)에 대해, 드레인 전극(6d)에 대응하는 부분에 컨택트 홀(71a, 72a)로 이루어지는 제 3 컨택트 홀(8a)을 형성한다.
이 때, 정전기 대책 배선부에 있어서, 단락용 배선(3b)(제 1, 제 2 및 제 3 단락용 배선(91, 92, 93)에 상당한다)의 절단 예정 부분에서는, 제 2 층간 절연막(7)을 구성하는 절연막(71, 72)에 대해 절단용 구멍(71b, 72b)으로 이루어지는 절단용 구멍(8b)을 구성한다. 따라서, 단락용 배선(3b)의 절단 예정 부분이 노출한 상태가 된다.
또, 막질 검사 영역(80)에서는, 제 2 층간 절연막(7)을 구성하는 절연막(71, 72)에 대해 개구부(71c, 72c)를 형성하고, 도전막(3c)을 노출시키는 개구부(8c)를 형성한다. 그리고, 레지스트 마스크(RM4)를 제거한다.
다음으로, 도 20(다)에 도시하는 바와 같이, 제 2 층간 절연막(7)의 표면 측에, 드레인 전극을 구성하기 위한 두께가 약 40nm 내지 약 200nm의 ITO막(9)을 스패터법 등으로 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, ITO막(9)을 패터닝하기 위한 레지스트 마스크(RM5)를 형성한다.
그리고, 레지스트 마스크(RM5)를 사용하여, ITO막(9)을 패터닝한다. 그 결과, 도 15(가), 도 15(나)에 도시하는 바와 같이, 화소 TFT부에는 제 3 컨택트 홀(8a)을 개재시켜 드레인 전극(6d)에 전기적으로 접속하는 화소 전극(9a)이 형성된다. 정전기 대책 배선부에서는 ITO막(9)이 완전히 제거된다. 막질 검사 영역(80)이라도 ITO막(9)이 완전히 제거된다.
또, 본 형태에서는, ITO막(9)을 패터닝했을 때에는, 정전기 대책 배선부 측에서 단락용 배선(3b)의 절단 예정 부분이 절단되어, 이 절단부에 의해 각 배선이 분리된다. 이렇게 제조 공정의 최종 공정에서 단락용 배선(3b)을 절단하기 때문에, 그 이전의 많은 공정에서 발생하는 정전기에 대해 유효하다. 즉, 신호 배선(73, 74)(배선(6e))을 제 1 단락용 배선(91)(단락용 배선(3b))으로 전기적으로 접속한 상태에서 각 공정을 행한다. 따라서, 정전기가 발생하거나, 절연 기판 표면에 전하가 축적되어도, 이러한 전하를 제 1 단락용 배선(91)을 개재시켜 기판 바깥 둘레 측으로 확산시키기 때문에, 과잉 전류가 데이터선 구동 회로(60) 및 주사선 구동 회로(70)에 돌발적으로 흐르지 않는다. 그 때문에, 데이터선 구동 회로(60) 및 주사선 구동 회로(70)를 보호할 수 있다. 또, 주사선(20) 각각에 전기적으로 접속하는 제 2 단락용 배선(92)(단락용 배선(3b))을 이용하여 과잉 전류가 주사선(20)에 돌발적으로 흐르는 것을 방지하기 때문에, 주사선(20)이나 화면 표시 영역(11)을 보호할 수 있다. 더욱이, 데이터선(30)(배선(6e)) 각각에 전기적으로 접속하는 제 3 단락용 배선(93)(단락용 배선(3b))을 이용하여 과잉 전류가 데이터선(30)에 돌발적으로 흐르는 것을 방지하기 때문에, 데이터선(30), 샘플 홀드 회로 및 화면 표시 영역(11)을 보호할 수 있다.
더욱이, 막질 검사 영역(80)에서는, 개구부(8c)로부터 노출했던 도전막(3c)이 제거되어, 검사 영역 측 게이트 절연막(2c)이 개구부(8c)로부터 노출한 상태가 된다. 따라서, 이후, 개구부(8c)를 개재시켜 검사 영역 측 게이트 절연막(2c) 및 막질 검사용 반도체막(1c)의 막질 검사를 바로 행할 수 있다. 게다가, 검사 영역 측 게이트 절연막(2c) 및 막질 검사용 반도체막(1c)은 TFT(50)의 게이트 절연막(2) 및 채널 영역(1a)과 대략 동일한 이력을 갖게 되기 때문에, 검사 영역 측 게이트 절연막(2) 및 막질 검사용 반도체막(1h)을 검사 대상으로 했을 때라도, 보다 높은 정밀도로, TFT(50)의 게이트 절연막(2) 및 채널 영역의 막질을 검사할 수 있다.
또, 정전 보호용 단락선(6b)을 절단하는 공정을 이용하여, 막질 검사 영역(80)을 노출시키기 때문에, 공정 수가 늘어나는 일이 없다. 여기서, 정전 보호를 행하는 데 있어서도, 단락용 배선(3b)을 주사선(20) 등과 동시에 형성하고, 제 1 층간 절연막(4)에 제 1 및 제 2 컨택트 홀(4a, 4d)을 형성할 때에 절단용 구멍(4b)을 동시에 형성하며, 더욱이 제 2 층간 절연막(7)에 제 3 컨택트 홀(8a)을 형성할 때에 절단용 구멍(8b)을 형성한다. 그 때문에, 화소 전극(9a)과 드레인 영역(1e)을 드레인 전극(6d)을 중계하여 전기적으로 접속할 경우라도, TFT를 제조해 가는 공정 중에서 제 1 층간 절연막(4) 및 제 2 층간 절연막(7)으로부터 단락용 배선(3b)을 노출시켜, 절단할 수 있어, 최소한의 공정 수로 정전 보호를 행할 수 있다.
또한, 상기 형태에서는, 막질 검사용 반도체막(1c)은 개구부(8c)의 형성 영역을 포함하는 영역에 형성되어 있었지만, 도 21에 도시하는 바와 같이, 막질 검사용 반도체막(1c)이 개구부(8c)의 안쪽에 형성되어 있는 구성이어도 된다.
[그 밖의 실시예]
또한, 상기 형태에서는 각각 반도체막 검사용 혹은 반도체막/게이트 절연막 검사용 막질 검사 영역을 형성했지만, 실시예 1 내지 5에 관련되는 구성과, 실시예 6에 관련되는 구성을 조합시켜, 이들 2종류의 막질 검사 영역을 동일 액티브 매트릭스 기판 상에 형성해도 된다. 이 때에는, 도 18 내지 도 20을 참조하여 설명한 제조 방법에 대해, 도 6 내지 도 8을 참조하여 설명한 공정을 실시하는 것 만으로 되며, 제조 공정 수가 늘어나는 일은 없다.
또, 상기 형태에서는, 전기 광학 장치 조립에 사용하는 액티브 매트릭스 기판에 본 발명을 적용했지만, 액티브 매트릭스 기판을 제조할 때에, 시험적으로 흘러 공정 조건을 확인하기 위한 테스트 기판에 본 발명을 적용해도 된다.
더욱이, 본 발명은 상기 형태에 한정되지 않고, 본 발명 요지의 범위 내에서 각종 변형한 형태로 실시가 가능하다. 예를 들면, 본 발명은 상술한 각종 액정 표시 장치에 한하지 않고, 전계 발광, 플라즈마 디스플레이 장치에도 적용할 수 있다. 더욱이 또, 본 발명은 SOI(Silicon On Insulator) 기판이나 SOS(Silicon On Sapphire) 기판을 사용한 경우에도 적용할 수 있다.
이상 설명한 바와 같이, 본 발명에서는, 트랜지스터에 사용한 반도체막과 동층의 막질 검사용 반도체막을 구비하는 막질 검사 영역, 혹은 트랜지스터의 채널 영역 및 게이트 절연막 각각과 동층의 막질 검사용 반도체막 및 막질 검사용 게이트 절연막이 적층된 막질 검사 영역이 형성되어 있기 때문에, 이 막질 검사 영역을 분석하면, 트랜지스터의 소스·드레인 영역이나 채널 영역을 구성하는 반도체막에 대한 원소 분석이나 결정화도의 분석, 혹은 게이트 절연막과 채널 영역의 계면의 불순물 분포 등과 같은 막질 검사를 행할 수 있다. 또, 막질 검사 영역은 층간 절연막과 동층의 검사 영역 측 층간 절연막의 개구부로부터 노출되고 있기 때문에, 바로 검사에 착수할 수 있어, 트랜지스터 측에서 검사하는 경우와 달리, 층간 절연막이나 게이트 전극을 제거할 필요가 없다. 따라서, 막질 검사를 신속하고, 또한 용이하게 행할 수 있다. 더욱이, 막질 검사 영역이면 크게 형성해도, 트랜지스터의 트랜지스터 특성 등에 영향을 미치지 않는다. 그 때문에, 커다란 막질 검사 영역을 형성함으로써, 각종 분석을 높은 정밀도로 행할 수 있다.
도 1은 본 발명을 적용한 전기 광학 장치를 대향 기판 측에서 본 평면도.
도 2는 도 1의 H-H′선으로 절단했을 때의 전기 광학 장치의 단면도.
도 3은 본 발명의 실시예 1에 관련되는 전기 광학 장치에 사용한 액티브 매트릭스 기판의 블록도.
도 4는 도 3에 도시하는 액티브 매트릭스 기판의 화소의 등가 회로도.
도 5(가), 도 5(나)는 각각 도 3에 도시하는 액티브 매트릭스 기판에 형성한 화소 TFT부 및 도 1의 막질 검사 영역의 C-C′선에 있어서의 단면도 및 그들 일부를 확대하여 도시하는 단면도.
도 6(가) 내지 도 6(바)는 도 5에 도시하는 액티브 매트릭스 기판의 제조 방법을 도시하는 공정단면도.
도 7(가) 내지 도 7(마)는 도 6에 도시하는 공정에 이어서 행하는 각 공정의 공정 단면도.
도 8(가) 내지 도 8(다)는 도 7에 도시하는 공정에 이어서 행하는 각 공정의 공정 단면도.
도 9는 본 발명의 실시예 2에 관련되는 액티브 매트릭스 기판에 대해, TFT의 저농도 소스·드레인 영역의 검사용 막질 검사 영역을 형성할 때의 고농도 불순물 공정의 단면도.
도 10(가), 도 10(나)는 각각 본 발명의 실시예 3에 관련되는 액티브 매트릭스 기판에 대해, TFT의 저농도 소스·드레인 영역 및 고농도 소스·드레인 영역의 쌍방에 대한 검사용 막질 검사 영역을 형성할 때의 고농도 불순물 공정의 단면도 및 이 공정을 사용하여 형성한 막질 검사 영역의 단면도.
도 11은 본 발명의 실시예 4에 관련되는 액티브 매트릭스 기판에 있어서, TFT의 채널 영역에 대한 막질 검사 영역의 구성을 도시하는 단면도.
도 12는 본 발명의 실시예 5에 관련되는 액티브 매트릭스 기판에 대해, 다수 개소에 형성한 막질 검사 영역의 구성을 도시하는 단면도.
도 13은 본 발명의 실시예 6에 관련되는 전기 광학 장치에 사용한 액티브 매트릭스 기판의 블록도.
도 14는 도 13에 도시하는 액티브 매트릭스 기판의 화상 표시 영역의 코너 부분을 확대하여 도시하는 평면도.
도 15(가), 도 15(나)는 각각 도 13에 도시하는 액티브 매트릭스 기판에 있어서의 도 14의 화소 TFT부인 A-A′선, 도 16의 정전 정전기 대책부인 B-B′선, 도 1의 막질 검사 영역인 C-C′선에 있어서의 단면도 및 그들 일부를 확대하여 도시하는 단면도이다.
도 16은 도 13에 도시하는 액티브 매트릭스 기판에 있어서의 신호 배선과 단락용 배선과의 접속 구조를 도시하는 평면도.
도 17은 도 13에 도시하는 액티브 매트릭스 기판에 구성한 정전 보호 회로의 회로도.
도 18(가) 내지 도 18(바)는 도 13에 도시하는 액티브 매트릭스 기판의 제조 방법을 도시하는 공정 단면도.
도 19(가) 내지 도 19(마)는 도 18에 도시하는 공정에 이어서 행하는 각 공정의 공정 단면도.
도 20(가) 내지 도 20(다)는 도 19에 도시하는 공정에 이어서 행하는 각 공정의 공정 단면도.
도 21은 본 발명을 적용한 다른 액티브 매트릭스 기판에 형성한 막질 검사 영역의 구성을 도시하는 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 반도체막 1a: 채널 영역
1c: 막질 검사용 반도체막 1d: 소스 영역
1e: 드레인 영역 1f: LDD 영역
1g: LDD 영역 1h: 아일랜드 형상의 반도체막
1c, 1c′,1c": 막질 검사용 반도체막 2: 게이트 절연막
2c: 검사 영역 측 게이트 절연막 3a: 게이트 전극
3b: 단락용 배선 3c: 도전막
4: 제 1 층간 절연막 4a: 제 1 컨택트 홀
4b: 절단용 구멍(제 1 절단용 구멍) 4d: 제 2 컨택트 홀
4e: 제 1 층간 절연막에 형성된 컨택트 홀
5b, 8b: 절단용 구멍 6a: 소스 전극
6d: 드레인 전극 6e: 배선
7: 제 2 층간 절연막 8a: 제 3 컨택트 홀
8c: 개구부 9a: 화소 전극
10: 절연 기판 11: 화상 표시 영역
20: 주사선 30: 데이터선
32: 대향 전극 39: 액정
40: 액정 봉입 영역 41: 절연 기판
45: 입출력 단자 50: TFT
55: 차광막 57: 차광막
59: 실재 60: 데이터선 구동 회로
65: 정전 보호 회로 66: 보호 저항
70: 주사선 구동 회로 71: 폴리실라잔을 사용한 절연막
71a 내지 71c: 컨택트 홀 72: CVD법으로 형성한 절연막
72a 내지 72c: 컨택트 홀 73, 74: 신호 배선
75: 정전 보호 회로 75: 용량선
80: 막질 검사 영역 91: 제 1 단락용 배선
92: 제 2 단락용 배선 93: 제 3 단락용 배선
100: 대향 기판 200: 액티브 매트릭스 기판
300: 전기 광학 장치

Claims (23)

  1. 기판 상에 트랜지스터 및 신호 배선이 형성된 액티브 매트릭스 기판에 있어서,
    상기 기판 상에 있어서의 상기 트랜지스터 및 상기 신호 배선이 형성되어 있지 않은 영역의 적어도 한 곳에, 상기 트랜지스터에 사용한 반도체막과 동층의 막질 검사용 반도체막을 구비하는 막질 검사 영역을 갖고 있고,
    상기 막질 검사용 반도체막은 상기 트랜지스터보다도 상층에 형성된 층간 절연막과 동층의 검사 영역 측 층간 절연막에 형성된 개구부로부터 노출되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 막질 검사용 반도체막은 상기 트랜지스터의 소스·드레인 영역과 동층이며, 또한, 해당 소스·드레인 영역과 동일 불순물이 동일 농도로 도입되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  4. 제 1 항에 있어서,
    상기 트랜지스터의 소스·드레인 영역은 저농도 소스·드레인 영역과 고농도 소스·드레인 영역을 가지고,
    상기 막질 검사용 반도체막은 상기 저농도 소스·드레인 영역 및 고농도 소스·드레인 영역 중 한쪽 소스·드레인 영역과 동층이며, 또한, 해당 소스·드레인 영역과 동일 불순물이 동일 농도로 도입되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  5. 제 1 항에 있어서,
    상기 트랜지스터의 소스·드레인 영역은 저농도 소스·드레인 영역과 고농도 소스·드레인 영역을 가지고,
    상기 막질 검사용 반도체막은 상기 저농도 소스·드레인 영역과 동층이며, 또한, 해당 저농도 소스·드레인 영역과 동일 불순물이 동일 농도로 도입되어 있는 제 1 막질 검사용 반도체막과, 상기 고농도 소스·드레인 영역과 동층이며, 또한, 해당 고농도 소스·드레인 영역과 동일 불순물이 동일 농도로 도입되어 있는 제 2 막질 검사용 반도체막을 구비하고 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  6. 제 3 항에 있어서,
    상기 막질 검사 영역은 상기 트랜지스터의 소스·드레인 영역보다도 큰 면적을 갖고 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  7. 제 1 항에 있어서,
    상기 막질 검사용 반도체막은 상기 트랜지스터의 채널 영역과 동층이며, 또한, 해당 채널 영역과 동일한 진성 반도체막 혹은 동일 불순물이 동일 농도로 채널 도프된 저농도 영역인 것을 특징으로 하는 액티브 매트릭스 기판.
  8. 제 1 항에 있어서,
    상기 막질 검사용 반도체막은 상기 트랜지스터의 채널 영역과 동층이며, 또한, 해당 채널 영역과 동일한 진성 반도체막 혹은 동일 불순물이 동일 농도로 채널 도프된 저농도 영역이며,
    상기 막질 검사 영역은 상기 막질 검사용 반도체막의 표면에 상기 트랜지스터의 게이트 절연막과 동층의 막질 검사용 게이트 절연막을 구비하고 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  9. 제 8 항에 있어서,
    상기 막질 검사용 게이트 절연막은 상기 트랜지스터보다 상층에 형성된 층간 절연막과 동층의 검사 영역 측 절연막에 형성된 개구부로부터 노출되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 막질 검사 영역은 상기 트랜지스터의 채널 영역보다도 큰 면적을 갖고 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  11. 제 1 항에 있어서,
    상기 막질 검사 영역은 1mm2 이상의 면적을 갖고 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  12. 제 1 항 또는 제 9 항에 있어서,
    상기 막질 검사용 반도체막은 상기 개구부의 형성 영역을 포함하는 영역에 형성되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  13. 제 1 항 또는 제 9 항에 있어서,
    상기 막질 검사용 반도체막은 상기 개구부의 안쪽에 형성되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  14. 제 1 항에 있어서,
    상기 트랜지스터는 박막 트랜지스터이며,
    상기 기판 상에는, 해당 박막 트랜지스터의 게이트 전극에 전기적으로 접속하는 주사선, 상기 박막 트랜지스터의 소스 영역에 전기적으로 접속하는 데이터선 및 상기 박막 트랜지스터의 드레인 영역에 접속하는 화소 전극이 형성된 화상 표시 영역과, 해당 화상 표시 영역보다 바깥 둘레 측 영역으로부터 상기 주사선 및 상기 데이터선에 신호 출력하는 주사선 구동 회로 및 데이터선 구동 회로와, 해당 구동 회로에 신호를 공급하는 다수의 상기 신호 배선이 형성되며,
    상기 막질 검사 영역은 상기 기판 상에 있어서의 상기 화상 표시 영역, 상기 주사선 구동 회로, 상기 데이터선 구동 회로, 상기 신호 배선이 형성되어 있지 않은 영역의 적어도 한 곳에 형성되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  15. 제 14 항에 규정한 액티브 매트릭스 기판과, 대향 기판과의 사이에 전기 광학 물질이 끼워져 있는 것을 특징으로 하는 전기 광학 장치.
  16. 제 3 항에 규정한 액티브 매트릭스 기판의 제조 방법에 있어서,
    상기 트랜지스터에 사용하는 반도체막 및 게이트 절연막을 이 순서로 형성함과 동시에 상기 막질 검사 영역으로 사용될 영역에 대해 상기 막질 검사용 반도체막 및 검사 영역 측 게이트 절연막을 이 순서로 형성하는 공정과,
    상기 트랜지스터의 게이트 전극을 형성하기 위한 도전막을 형성한 후, 해당도전막을 패터닝하여 상기 게이트 전극을 형성함과 동시에 상기 막질 검사 영역 측으로부터 도전막을 제거하는 공정과,
    상기 게이트 절연막을 개재시켜 상기 반도체막에 불순물을 선택적으로 도입하여 상기 트랜지스터의 소스·드레인 영역을 형성함과 동시에 상기 검사 영역 측 게이트 절연막을 개재시켜 상기 막질 검사용 반도체막에도 불순물을 도입하는 공정과,
    상기 게이트 전극의 표면 측에 상기 층간 절연막을 형성함과 동시에 상기 검사 영역 측에는 상기 검사 영역 측 게이트 절연막의 표면 측에 상기 검사 영역 측 층간 절연막을 형성하는 공정과,
    상기 층간 절연막에 상기 트랜지스터에 대한 컨택트 홀을 형성함과 동시에 상기 막질 검사 영역에서는 상기 검사 영역 측 층간 절연막 및 상기 검사 영역 측 게이트 절연막에 상기 개구부를 형성하여 상기 막질 검사용 반도체막을 노출시키는 공정을 적어도 갖는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  17. 제 4 항에 규정한 액티브 매트릭스 기판의 제조 방법에 있어서,
    상기 트랜지스터에 사용하는 반도체막 및 게이트 절연막을 이 순서로 형성함과 동시에 상기 막질 검사 영역으로 사용될 영역에 대해 상기 막질 검사용 반도체막 및 검사 영역 측 게이트 절연막을 이 순서로 형성하는 공정,
    상기 트랜지스터의 게이트 전극을 형성하기 위한 도전막을 형성한 후, 해당 도전막을 패터닝하여 상기 게이트 전극을 형성함과 동시에 상기 막질 검사 영역 측으로부터 도전막을 제거하는 공정과,
    상기 게이트 절연막을 개재시켜 상기 반도체막에 고농도 불순물 및 저농도 불순물을 선택적으로 도입하여 상기 트랜지스터의 상기 저농도 소스·드레인 영역 및 상기 고농도 소스·드레인 영역을 형성함과 동시에 상기 검사 영역 측 게이트 절연막을 개재시켜 상기 막질 검사용 반도체막에도 상기 저농도 불순물 및 상기 고농도 불순물의 한쪽 불순물을 도입하는 공정과,
    상기 게이트 전극의 표면 측에 상기 층간 절연막을 형성함과 동시에 상기 검사 영역 측에는 상기 검사 영역 측 게이트 절연막의 표면 측에 상기 검사 영역 측 층간 절연막을 형성하는 공정과,
    상기 층간 절연막에 상기 트랜지스터에 대한 컨택트 홀을 형성함과 동시에 상기 막질 검사 영역에서는 상기 검사 영역 측 층간 절연막 및 상기 검사 영역 측 게이트 절연막에 상기 개구부를 형성하여 상기 막질 검사용 반도체막을 노출시키는 공정을 적어도 갖는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  18. 제 5 항에 규정한 액티브 매트릭스 기판의 제조 방법에 있어서,
    상기 트랜지스터에 사용하는 반도체막 및 게이트 절연막을 이 순서로 형성함과 동시에 상기 막질 검사 영역으로 사용될 영역에 대해 상기 막질 검사용 반도체막 및 검사 영역 측 게이트 절연막을 이 순서로 형성하는 공정,
    상기 트랜지스터의 게이트 전극을 형성하기 위한 도전막을 형성한 후, 해당도전막을 패터닝하여 상기 게이트 전극을 형성함과 동시에 상기 막질 검사 영역 측으로부터 도전막을 제거하는 공정과,
    상기 게이트 절연막을 개재시켜 상기 반도체막에 고농도 불순물 및 저농도 불순물을 선택적으로 도입하여 상기 트랜지스터의 상기 저농도 소스·드레인 영역 및 상기 고농도 소스·드레인 영역을 형성함과 동시에 상기 검사 영역 측 게이트 절연막을 개재시켜 상기 막질 검사용 반도체막에도 상기 저농도 불순물 및 상기 고농도 불순물을 선택적으로 도입하여 상기 제 1 막질 검사용 반도체막 및 상기 제 2 막질 검사용 반도체막을 형성하는 공정과,
    상기 게이트 전극의 표면 측에 상기 층간 절연막을 형성함과 동시에 상기 검사 영역 측에는 상기 검사 영역 측 게이트 절연막의 표면 측에 상기 검사 영역 측 층간 절연막을 형성하는 공정과,
    상기 층간 절연막에 상기 트랜지스터에 대한 컨택트 홀을 형성함과 동시에 상기 막질 검사 영역에서는 상기 검사 영역 측 층간 절연막 및 상기 검사 영역 측 게이트 절연막에 상기 개구부를 형성하여 상기 막질 검사용 반도체막을 노출시키는 공정을 적어도 갖는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  19. 제 7 항에 규정한 액티브 매트릭스 기판의 제조 방법에 있어서,
    상기 트랜지스터에 사용하는 반도체막 및 게이트 절연막을 이 순서로 형성함과 동시에 상기 막질 검사 영역으로 사용될 영역에 대해 상기 막질 검사용 반도체막 및 검사 영역 측 게이트 절연막을 이 순서로 형성하는 공정,
    상기 트랜지스터의 게이트 전극을 형성하기 위한 도전막을 형성한 후, 해당 도전막을 패터닝하여 상기 게이트 전극을 형성함과 동시에 상기 막질 검사 영역 측으로부터 도전막을 제거하는 공정과,
    상기 막질 검사용 반도체막을 마스크로 덮은 상태에서, 상기 게이트 절연막을 개재시켜 상기 반도체막에 불순물을 선택적으로 도입하여 상기 트랜지스터의 소스·드레인 영역을 형성하는 공정과,
    상기 층간 절연막에 상기 트랜지스터에 대한 컨택트 홀을 형성함과 동시에 상기 막질 검사 영역에서는 상기 검사 영역 측 층간 절연막 및 상기 검사 영역 측 게이트 절연막에 상기 개구부를 형성하여 상기 막질 검사용 반도체막을 노출시키는 공정을 적어도 갖는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  20. 제 9 항에 규정한 액티브 매트릭스 기판의 제조 방법에 있어서,
    상기 트랜지스터의 채널 영역 및 게이트 절연막을 형성할 때에 상기 막질 검사 영역으로 사용될 영역에 대해 상기 막질 검사용 반도체막 및 상기 막질 검사용 게이트 절연막을 형성하는 공정과,
    상기 트랜지스터의 게이트 전극을 형성함과 함께 상기 막질 검사 영역에도 도전막을 동시에 형성하는 공정과,
    소정의 마스크를 개재시켜 불순물을 도입하여 상기 트랜지스터의 소스·드레인 영역을 형성하는 공정과,
    상기 게이트 전극의 표면 측에 상기 층간 절연막을 형성함과 함께 상기 검사 영역 측에는 상기 도전막의 표면 측에 상기 검사 영역 측 절연막을 동시에 형성하는 공정과,
    상기 층간 절연막에 상기 트랜지스터에 대한 컨택트 홀을 형성함과 함께 상기 막질 검사 영역에 상기 개구부를 동시에 형성하여 상기 도전막을 노출시키는 공정과,
    상기 개구부를 개재시켜 상기 도전막을 에칭 제거함으로써 상기 개구부로부터 상기 막질 검사용 게이트 절연막을 노출시키는 공정을 적어도 갖는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  21. 제 9 항에 규정한 액티브 매트릭스 기판의 제조 방법에 있어서,
    상기 박막 트랜지스터의 채널 영역 및 게이트 절연막을 형성할 때에 상기 막질 검사 영역으로 사용될 영역에 대해 상기 막질 검사용 반도체막 및 상기 막질 검사용 게이트 절연막을 형성하는 공정과,
    상기 주사선 및 상기 데이터선 중 적어도 어느 한 배선끼리를 전기적으로 접속하기 위한 단락용 배선을 상기 게이트 전극 및 상기 주사선과 동시에 형성함과 함께 상기 막질 검사 영역에도 도전막을 동시 형성하는 공정과,
    소정의 마스크를 개재시켜 불순물을 도입하여 상기 박막 트랜지스터의 소스·드레인 영역을 형성하는 공정과,
    상기 게이트 전극 및 상기 주사선의 표면 측에 상기 층간 절연막을 형성함과 함께 상기 검사 영역 측에는 상기 도전막의 표면 측에 상기 검사 영역 측 절연막을 동시에 형성하는 공정과,
    상기 층간 절연막에 상기 단락용 배선의 절단 예정 부분을 노출시키는 절단용 구멍을 상기 박막 트랜지스터에 대한 컨택트 홀과 동시에 형성함과 함께 상기 막질 검사 영역에 상기 개구부를 동시에 형성하여 상기 도전막을 노출시키는 공정과,
    상기 절단용 구멍을 개재시켜 상기 단락용 배선을 상기 절단 예정 부분에서 에칭에 의해 절단함과 함께 상기 개구부를 개재시켜 상기 도전막을 동시에 에칭 제거함으로써 해당 개구부로부터 상기 막질 검사용 게이트 절연막을 노출시키는 공정을 적어도 갖는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  22. 기판 상에 트랜지스터 및 신호 배선이 형성된 액티브 매트릭스 기판에 있어서,
    상기 기판 상에 있어서의 상기 트랜지스터 및 상기 신호 배선이 형성되어 있지 않은 영역의 적어도 한 곳에, 상기 트랜지스터에 사용한 반도체막과 동층의 제 1 반도체막을 구비하는 제 1 영역을 갖고 있고,
    상기 제 1 반도체막은 상기 트랜지스터보다도 상층에 형성된 층간 절연막과 동층의 상기 제 1 영역측 층간절연막에 형성된 개구부로부터 노출되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  23. 삭제
KR10-2000-0011708A 1999-03-11 2000-03-09 액티브 매트릭스 기판, 전기 광학 장치 및 액티브매트릭스 기판의 제조 방법 KR100521710B1 (ko)

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