JP3315834B2 - 薄膜トランジスタマトリクス装置及びその製造方法 - Google Patents
薄膜トランジスタマトリクス装置及びその製造方法Info
- Publication number
- JP3315834B2 JP3315834B2 JP13440095A JP13440095A JP3315834B2 JP 3315834 B2 JP3315834 B2 JP 3315834B2 JP 13440095 A JP13440095 A JP 13440095A JP 13440095 A JP13440095 A JP 13440095A JP 3315834 B2 JP3315834 B2 JP 3315834B2
- Authority
- JP
- Japan
- Prior art keywords
- drain
- gate
- bus lines
- thin film
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136204—Arrangements to prevent high voltage or static electricity failures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
- H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13454—Drivers integrated on the active matrix substrate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136254—Checking; Testing
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタマトリ
クス装置及びその製造方法に係り、特にラップトップパ
ソコンや壁掛けＴＶとして用いられるＴＦＴ−ＬＣＤ
（ＴＦＴマトリクス型液晶ディスプレー装置）及びその
製造方法に関する。ＴＦＴ−ＬＣＤは薄型軽量、低消費
電力等の特徴を有し、ＣＲＴに代わるディスプレー装置
として将来大きな市場をもつことが期待されている。ワ
ークステーション用等の大画面、高精度のＴＦＴパネル
を実現するためには、画素の開口率が画質を向上させる
ために重要な問題である。また、ＴＦＴパネルを安価に
製造するためには、操作性に優れたフォトリソグラフィ
技術により形成可能な素子構造であることが重要であ
る。
クス装置及びその製造方法に係り、特にラップトップパ
ソコンや壁掛けＴＶとして用いられるＴＦＴ−ＬＣＤ
（ＴＦＴマトリクス型液晶ディスプレー装置）及びその
製造方法に関する。ＴＦＴ−ＬＣＤは薄型軽量、低消費
電力等の特徴を有し、ＣＲＴに代わるディスプレー装置
として将来大きな市場をもつことが期待されている。ワ
ークステーション用等の大画面、高精度のＴＦＴパネル
を実現するためには、画素の開口率が画質を向上させる
ために重要な問題である。また、ＴＦＴパネルを安価に
製造するためには、操作性に優れたフォトリソグラフィ
技術により形成可能な素子構造であることが重要であ
る。
【０００２】
【従来の技術】従来の薄膜トランジスタマトリクス装置
のパターンレイアウトを図３５に示す。透明絶縁基板１
１０の中央には画像表示領域１１２が設けられ、複数の
薄膜トランジスタ（図示せず）と、各薄膜トランジスタ
のソースに接続された複数の画素電極（図示せず）がマ
トリクス状に配列されている。複数の薄膜トランジスタ
のゲート電極は図３５の左右に延びるゲートバスライン
１１４により共通接続され、ドレイン電極は図３５の上
下に延びるドレインバスライン１１６により共通接続さ
れている。
のパターンレイアウトを図３５に示す。透明絶縁基板１
１０の中央には画像表示領域１１２が設けられ、複数の
薄膜トランジスタ（図示せず）と、各薄膜トランジスタ
のソースに接続された複数の画素電極（図示せず）がマ
トリクス状に配列されている。複数の薄膜トランジスタ
のゲート電極は図３５の左右に延びるゲートバスライン
１１４により共通接続され、ドレイン電極は図３５の上
下に延びるドレインバスライン１１６により共通接続さ
れている。
【０００３】複数のゲートバスライン１１４は、互いに
隣り合う奇数番目のゲートバスライン１１４ａと偶数番
目のゲートバスライン１１４ｂに分けられている。奇数
番目のゲートバスライン１１４ａは図３５の右側のゲー
ト側タブ（ＴＡＢ）端子１１８ａに接続され、偶数番目
のゲートバスライン１１４ｂは図３５の左側のゲート側
タブ端子１１８ｂに接続されている。
隣り合う奇数番目のゲートバスライン１１４ａと偶数番
目のゲートバスライン１１４ｂに分けられている。奇数
番目のゲートバスライン１１４ａは図３５の右側のゲー
ト側タブ（ＴＡＢ）端子１１８ａに接続され、偶数番目
のゲートバスライン１１４ｂは図３５の左側のゲート側
タブ端子１１８ｂに接続されている。
【０００４】複数のドレインバスライン１１６は、互い
に隣り合う奇数番目のドレインバスライン１１６ａと偶
数番目のドレインバスライン１１６ｂに分けられてい
る。奇数番目のドレインバスライン１１６ａは図３５の
上側のドレイン側タブ端子１２０ａに接続され、偶数番
目のドレインバスライン１１６ｂは図３５の下側のドレ
イン側タブ端子１２０ｂに接続されている。
に隣り合う奇数番目のドレインバスライン１１６ａと偶
数番目のドレインバスライン１１６ｂに分けられてい
る。奇数番目のドレインバスライン１１６ａは図３５の
上側のドレイン側タブ端子１２０ａに接続され、偶数番
目のドレインバスライン１１６ｂは図３５の下側のドレ
イン側タブ端子１２０ｂに接続されている。
【０００５】
【発明が解決しようとする課題】このように、従来の薄
膜トランジスタマトリクス装置では、上述したように、
ゲートバスライン１１４ａ、１１４ｂ及びドレインバス
ライン１１６ａ、１１６ｂがそれぞれ独立した導電層パ
ターンにより形成されている。このため、薄膜トランジ
スタを形成する製造工程や液晶パネルを形成する製造工
程において、静電チャージ等の電気的ストレスにより、
導電層パターン間において短絡したり、薄膜トランジス
タのしきい値等の特性が変動したりするという問題があ
った。
膜トランジスタマトリクス装置では、上述したように、
ゲートバスライン１１４ａ、１１４ｂ及びドレインバス
ライン１１６ａ、１１６ｂがそれぞれ独立した導電層パ
ターンにより形成されている。このため、薄膜トランジ
スタを形成する製造工程や液晶パネルを形成する製造工
程において、静電チャージ等の電気的ストレスにより、
導電層パターン間において短絡したり、薄膜トランジス
タのしきい値等の特性が変動したりするという問題があ
った。
【０００６】本発明の目的は、製造工程中において、静
電チャージ等の電気的ストレスが加わっても、短絡欠陥
が発生することなく、特性変動が少なく、高歩留まりで
製造することができる薄膜トランジスタマトリクス装置
及びその製造方法を提供することにある。本発明の他の
目的は、高精度な検査が可能で、不良品を前もってふる
い分けることができる薄膜トランジスタマトリクス装置
及びその製造方法を提供することにある。
電チャージ等の電気的ストレスが加わっても、短絡欠陥
が発生することなく、特性変動が少なく、高歩留まりで
製造することができる薄膜トランジスタマトリクス装置
及びその製造方法を提供することにある。本発明の他の
目的は、高精度な検査が可能で、不良品を前もってふる
い分けることができる薄膜トランジスタマトリクス装置
及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的は、透明絶縁基
板と、前記透明絶縁基板上にマトリクス状に配置された
複数の薄膜トランジスタと、前記透明絶縁基板上にマト
リクス状に配置され、前記薄膜トランジスタのソースに
接続された複数の画素電極と、前記薄膜トランジスタの
ゲート又はドレインを共通接続する複数のバスライン
と、前記透明絶縁基板の縁部であって、前記バスライン
の端部に相対して形成された外部端子と、前記外部端子
より内側の領域に形成され、前記複数のバスラインを共
通接続するための接続配線とを有することを特徴とする
薄膜トランジスタマトリクス装置によって達成される。
板と、前記透明絶縁基板上にマトリクス状に配置された
複数の薄膜トランジスタと、前記透明絶縁基板上にマト
リクス状に配置され、前記薄膜トランジスタのソースに
接続された複数の画素電極と、前記薄膜トランジスタの
ゲート又はドレインを共通接続する複数のバスライン
と、前記透明絶縁基板の縁部であって、前記バスライン
の端部に相対して形成された外部端子と、前記外部端子
より内側の領域に形成され、前記複数のバスラインを共
通接続するための接続配線とを有することを特徴とする
薄膜トランジスタマトリクス装置によって達成される。
【０００８】上述した薄膜トランジスタマトリクス装置
において、前記接続配線は、前記複数のバスライン中の
互いに隣り合うバスラインを別個に共通接続するための
複数の接続配線を有することが望ましい。上述した薄膜
トランジスタマトリクス装置において、前記複数の接続
配線を接続し、前記接続配線よりも抵抗値の高い抵抗配
線を更に有することが望ましい。
において、前記接続配線は、前記複数のバスライン中の
互いに隣り合うバスラインを別個に共通接続するための
複数の接続配線を有することが望ましい。上述した薄膜
トランジスタマトリクス装置において、前記複数の接続
配線を接続し、前記接続配線よりも抵抗値の高い抵抗配
線を更に有することが望ましい。
【０００９】上記目的は、透明絶縁基板と、前記透明絶
縁基板上にマトリクス状に配置された複数の薄膜トラン
ジスタと、前記透明絶縁基板上にマトリクス状に配置さ
れ、前記薄膜トランジスタのソースに接続された複数の
画素電極と、前記薄膜トランジスタのゲートを共通接続
する複数のゲートバスラインと、前記薄膜トランジスタ
のドレインを共通接続する複数のドレインバスライン
と、前記透明絶縁基板の縁部であって、前記ゲートバス
ラインの端部に相対して形成された第１の外部端子と、
前記透明絶縁基板の縁部であって、前記ドレインバスラ
インの端部に相対して形成された第２の外部端子と、前
記第１の外部端子よりも内側の領域に形成され、前記複
数のゲートバスラインを共通接続するためのゲート用接
続配線と、前記第２の外部端子よりも内側の領域に形成
され、前記複数のドレインバスラインを共通接続するた
めのドレイン用接続配線とを有することを特徴とする薄
膜トランジスタマトリクス装置によって達成される。
縁基板上にマトリクス状に配置された複数の薄膜トラン
ジスタと、前記透明絶縁基板上にマトリクス状に配置さ
れ、前記薄膜トランジスタのソースに接続された複数の
画素電極と、前記薄膜トランジスタのゲートを共通接続
する複数のゲートバスラインと、前記薄膜トランジスタ
のドレインを共通接続する複数のドレインバスライン
と、前記透明絶縁基板の縁部であって、前記ゲートバス
ラインの端部に相対して形成された第１の外部端子と、
前記透明絶縁基板の縁部であって、前記ドレインバスラ
インの端部に相対して形成された第２の外部端子と、前
記第１の外部端子よりも内側の領域に形成され、前記複
数のゲートバスラインを共通接続するためのゲート用接
続配線と、前記第２の外部端子よりも内側の領域に形成
され、前記複数のドレインバスラインを共通接続するた
めのドレイン用接続配線とを有することを特徴とする薄
膜トランジスタマトリクス装置によって達成される。
【００１０】上述した薄膜トランジスタマトリクス装置
において、前記ゲート用接続配線と前記ドレイン用接続
配線を接続し、前記ゲート用接続配線及び前記ドレイン
用接続配線よりも抵抗値の高い抵抗配線を更に有するこ
とが望ましい。上述した薄膜トランジスタマトリクス装
置において、前記ゲート用接続配線は、前記複数のゲー
トバスライン中の互いに隣り合うゲートバスラインを別
個に共通接続するための第１及び第２のゲート用接続配
線を有し、前記ドレイン用接続配線は、前記複数のドレ
インバスライン中の互いに隣り合うドレインバスライン
を別個に共通接続するための第１及び第２のドレイン用
接続配線を有することが望ましい。
において、前記ゲート用接続配線と前記ドレイン用接続
配線を接続し、前記ゲート用接続配線及び前記ドレイン
用接続配線よりも抵抗値の高い抵抗配線を更に有するこ
とが望ましい。上述した薄膜トランジスタマトリクス装
置において、前記ゲート用接続配線は、前記複数のゲー
トバスライン中の互いに隣り合うゲートバスラインを別
個に共通接続するための第１及び第２のゲート用接続配
線を有し、前記ドレイン用接続配線は、前記複数のドレ
インバスライン中の互いに隣り合うドレインバスライン
を別個に共通接続するための第１及び第２のドレイン用
接続配線を有することが望ましい。
【００１１】上述した薄膜トランジスタマトリクス装置
において、前記第１及び第２のゲート用接続配線と、前
記第１及び第２のドレイン用接続配線とを接続し、前記
複数の接続配線よりも抵抗値の高い抵抗配線を更に有す
ることが望ましい。上記目的は、透明絶縁基板上に、薄
膜トランジスタのゲートを共通接続する複数のゲートバ
スラインと、前記ゲートバスラインの端部に相対して形
成された第１の外部端子と、前記第１の外部端子よりも
内側の領域に形成され、前記複数のゲートバスラインを
共通接続するゲート用接続配線とを形成する第１の工程
と、全面に、第１絶縁膜を形成する第２の工程と、前記
第１絶縁膜上に、前記薄膜トランジスタのドレインを共
通接続する複数のドレインバスラインと、前記ドレイン
バスラインの端部に相対して形成された第２の外部端子
と、前記第２の外部端子よりも内側の領域に形成され、
前記複数のドレインバスラインを共通接続するドレイン
用接続配線とを形成する第３の工程とを有することを特
徴とする薄膜トランジスタマトリクス装置の製造方法に
よって達成される。
において、前記第１及び第２のゲート用接続配線と、前
記第１及び第２のドレイン用接続配線とを接続し、前記
複数の接続配線よりも抵抗値の高い抵抗配線を更に有す
ることが望ましい。上記目的は、透明絶縁基板上に、薄
膜トランジスタのゲートを共通接続する複数のゲートバ
スラインと、前記ゲートバスラインの端部に相対して形
成された第１の外部端子と、前記第１の外部端子よりも
内側の領域に形成され、前記複数のゲートバスラインを
共通接続するゲート用接続配線とを形成する第１の工程
と、全面に、第１絶縁膜を形成する第２の工程と、前記
第１絶縁膜上に、前記薄膜トランジスタのドレインを共
通接続する複数のドレインバスラインと、前記ドレイン
バスラインの端部に相対して形成された第２の外部端子
と、前記第２の外部端子よりも内側の領域に形成され、
前記複数のドレインバスラインを共通接続するドレイン
用接続配線とを形成する第３の工程とを有することを特
徴とする薄膜トランジスタマトリクス装置の製造方法に
よって達成される。
【００１２】上記目的は、透明絶縁基板上に、薄膜トラ
ンジスタのゲートを共通接続する複数のゲートバスライ
ンと、前記ゲートバスラインの端部に相対して形成され
た第１の外部端子と、前記複数のゲートバスライン中の
互いに隣り合うゲートバスラインの一方の組を共通接続
する第１のゲート用接続配線とを形成する第１の工程
と、全面に、第１絶縁膜を形成する第２の工程と、前記
第１絶縁膜上に、前記薄膜トランジスタのドレインを共
通接続する複数のドレインバスラインと、前記ドレイン
バスラインの端部に相対して形成された第２の外部端子
と、前記複数のドレインバスライン中の互いに隣り合う
一方の組を共通接続する第１のドレイン用接続配線とを
形成する第３の工程と、全面に、第２絶縁膜を形成する
第４の工程と、前記第２絶縁膜上に、画素電極と、前記
複数のゲートバスライン中の互いに隣り合うゲートバス
ラインの他方の組を共通接続する第２のゲート用接続配
線と、前記複数のドレインバスライン中の互いに隣り合
う他方の組を共通接続する第２のドレイン用接続配線と
を形成する第５の工程とを更に有することを特徴とする
薄膜トランジスタマトリクス装置の製造方法によって達
成される。
ンジスタのゲートを共通接続する複数のゲートバスライ
ンと、前記ゲートバスラインの端部に相対して形成され
た第１の外部端子と、前記複数のゲートバスライン中の
互いに隣り合うゲートバスラインの一方の組を共通接続
する第１のゲート用接続配線とを形成する第１の工程
と、全面に、第１絶縁膜を形成する第２の工程と、前記
第１絶縁膜上に、前記薄膜トランジスタのドレインを共
通接続する複数のドレインバスラインと、前記ドレイン
バスラインの端部に相対して形成された第２の外部端子
と、前記複数のドレインバスライン中の互いに隣り合う
一方の組を共通接続する第１のドレイン用接続配線とを
形成する第３の工程と、全面に、第２絶縁膜を形成する
第４の工程と、前記第２絶縁膜上に、画素電極と、前記
複数のゲートバスライン中の互いに隣り合うゲートバス
ラインの他方の組を共通接続する第２のゲート用接続配
線と、前記複数のドレインバスライン中の互いに隣り合
う他方の組を共通接続する第２のドレイン用接続配線と
を形成する第５の工程とを更に有することを特徴とする
薄膜トランジスタマトリクス装置の製造方法によって達
成される。
【００１３】上記目的は、透明絶縁基板上に、薄膜トラ
ンジスタのゲートを共通接続する複数のゲートバスライ
ンと、前記ゲートバスラインの端部に相対して形成され
た第１の外部端子と、前記複数のゲートバスライン中の
互いに隣り合うゲートバスラインの一方の組を共通接続
する第１のゲート用接続配線と、複数のドレインバスラ
イン中の互いに隣り合う一方の組を共通接続する第１の
ドレイン用接続配線とを形成する第１の工程と、全面
に、第１絶縁膜を形成する第２の工程と、前記第１絶縁
膜上に、前記薄膜トランジスタのドレインを共通接続す
る前記複数のドレインバスラインと、前記ドレインバス
ラインの端部に相対して形成された第２の外部端子と、
前記複数のドレインバスライン中の互いに隣り合う他方
の組を共通接続する第２のドレイン用接続配線と、前記
複数のゲートバスライン中の互いに隣り合うゲートバス
ラインの一他方の組を共通接続する第２のゲート用接続
配線とを形成する第３の工程とを有することを特徴とす
る薄膜トランジスタマトリクス装置の製造方法によって
達成される。
ンジスタのゲートを共通接続する複数のゲートバスライ
ンと、前記ゲートバスラインの端部に相対して形成され
た第１の外部端子と、前記複数のゲートバスライン中の
互いに隣り合うゲートバスラインの一方の組を共通接続
する第１のゲート用接続配線と、複数のドレインバスラ
イン中の互いに隣り合う一方の組を共通接続する第１の
ドレイン用接続配線とを形成する第１の工程と、全面
に、第１絶縁膜を形成する第２の工程と、前記第１絶縁
膜上に、前記薄膜トランジスタのドレインを共通接続す
る前記複数のドレインバスラインと、前記ドレインバス
ラインの端部に相対して形成された第２の外部端子と、
前記複数のドレインバスライン中の互いに隣り合う他方
の組を共通接続する第２のドレイン用接続配線と、前記
複数のゲートバスライン中の互いに隣り合うゲートバス
ラインの一他方の組を共通接続する第２のゲート用接続
配線とを形成する第３の工程とを有することを特徴とす
る薄膜トランジスタマトリクス装置の製造方法によって
達成される。
【００１４】上記目的は、透明絶縁基板上に、薄膜トラ
ンジスタのゲートを共通接続する複数のゲートバスライ
ンと、前記ゲートバスラインの端部に相対して形成され
た第１の外部端子と、前記複数のゲートバスライン中の
互いに隣り合うゲートバスラインの一方の組を共通接続
する第１のゲート用接続配線と、複数のドレインバスラ
イン中の互いに隣り合う一方の組を共通接続する第１の
ドレイン用接続配線とを形成する第１の工程と、全面
に、第１絶縁膜を形成する第２の工程と、前記第１絶縁
膜上に、前記薄膜トランジスタのドレインを共通接続す
る前記複数のドレインバスラインと、前記ドレインバス
ラインの端部に相対して形成された第２の外部端子と、
第２のドレイン用接続配線と、第２のゲート用接続配線
とを形成する第３の工程と、全面に、第２絶縁膜を形成
する第４の工程と、前記第２絶縁膜上に、画素電極と、
前記複数のドレインバスライン中の互いに隣り合う他方
の組と前記第２のドレイン用接続配線とを接続する第１
の接続配線と、前記複数のゲートバスライン中の互いに
隣り合うゲートバスラインの他方の組と前記第２のゲー
ト用接続配線とを接続する第２の接続配線とを形成する
第５の工程とを有することを特徴とする薄膜トランジス
タマトリクス装置の製造方法によって達成される。
ンジスタのゲートを共通接続する複数のゲートバスライ
ンと、前記ゲートバスラインの端部に相対して形成され
た第１の外部端子と、前記複数のゲートバスライン中の
互いに隣り合うゲートバスラインの一方の組を共通接続
する第１のゲート用接続配線と、複数のドレインバスラ
イン中の互いに隣り合う一方の組を共通接続する第１の
ドレイン用接続配線とを形成する第１の工程と、全面
に、第１絶縁膜を形成する第２の工程と、前記第１絶縁
膜上に、前記薄膜トランジスタのドレインを共通接続す
る前記複数のドレインバスラインと、前記ドレインバス
ラインの端部に相対して形成された第２の外部端子と、
第２のドレイン用接続配線と、第２のゲート用接続配線
とを形成する第３の工程と、全面に、第２絶縁膜を形成
する第４の工程と、前記第２絶縁膜上に、画素電極と、
前記複数のドレインバスライン中の互いに隣り合う他方
の組と前記第２のドレイン用接続配線とを接続する第１
の接続配線と、前記複数のゲートバスライン中の互いに
隣り合うゲートバスラインの他方の組と前記第２のゲー
ト用接続配線とを接続する第２の接続配線とを形成する
第５の工程とを有することを特徴とする薄膜トランジス
タマトリクス装置の製造方法によって達成される。
【００１５】上述した薄膜トランジスタマトリクス装置
の製造方法において、前記第３の工程の後、全面に、第
２絶縁膜を形成する第４の工程と、前記第２絶縁膜上
に、画素電極と、前記ゲート用接続配線と前記ドレイン
用接続配線を接続する抵抗配線とを形成する第５の工程
とを更に有することが望ましい。上述した薄膜トランジ
スタマトリクス装置の製造方法において、前記第５の工
程で、前記第１及び第２のゲート用接続配線と前記第１
及び第２のドレイン用接続配線を接続する抵抗配線とを
形成することが望ましい。
の製造方法において、前記第３の工程の後、全面に、第
２絶縁膜を形成する第４の工程と、前記第２絶縁膜上
に、画素電極と、前記ゲート用接続配線と前記ドレイン
用接続配線を接続する抵抗配線とを形成する第５の工程
とを更に有することが望ましい。上述した薄膜トランジ
スタマトリクス装置の製造方法において、前記第５の工
程で、前記第１及び第２のゲート用接続配線と前記第１
及び第２のドレイン用接続配線を接続する抵抗配線とを
形成することが望ましい。
【００１６】上述した薄膜トランジスタマトリクス装置
の製造方法において、所定の製造工程の終了後には、前
記ゲートバスラインを前記ゲート用接続配線から電気的
に分離し、前記ドレインバスラインを前記ドレイン用接
続配線から電気的に分離することが望ましい。
の製造方法において、所定の製造工程の終了後には、前
記ゲートバスラインを前記ゲート用接続配線から電気的
に分離し、前記ドレインバスラインを前記ドレイン用接
続配線から電気的に分離することが望ましい。
【００１７】
【作用】本発明によれば、透明絶縁基板と、前記透明絶
縁基板上にマトリクス状に配置された複数の薄膜トラン
ジスタと、前記透明絶縁基板上にマトリクス状に配置さ
れ、前記薄膜トランジスタのソースに接続された複数の
画素電極と、前記薄膜トランジスタのゲート又はドレイ
ンを共通接続する複数のバスラインと、前記透明絶縁基
板の縁部であって、前記バスラインの端部に相対して形
成された外部端子と、前記外部端子より内側の領域に形
成され、前記複数のバスラインを共通接続するための接
続配線とを設けたので、製造工程中において、静電チャ
ージ等の電気的ストレスが加わっても、短絡欠陥が発生
することなく、特性変動が少なく、高歩留まりで製造す
ることができる。
縁基板上にマトリクス状に配置された複数の薄膜トラン
ジスタと、前記透明絶縁基板上にマトリクス状に配置さ
れ、前記薄膜トランジスタのソースに接続された複数の
画素電極と、前記薄膜トランジスタのゲート又はドレイ
ンを共通接続する複数のバスラインと、前記透明絶縁基
板の縁部であって、前記バスラインの端部に相対して形
成された外部端子と、前記外部端子より内側の領域に形
成され、前記複数のバスラインを共通接続するための接
続配線とを設けたので、製造工程中において、静電チャ
ージ等の電気的ストレスが加わっても、短絡欠陥が発生
することなく、特性変動が少なく、高歩留まりで製造す
ることができる。
【００１８】上述した薄膜トランジスタマトリクス装置
において、複数の接続配線により複数のバスライン中の
互いに隣り合うバスラインを別個に共通接続するように
すれば、これら接続配線に異なる電位を印加して、高精
度な検査が可能であり、不良品を前もってふるい分ける
ことができる。本発明によれば、透明絶縁基板と、前記
透明絶縁基板上にマトリクス状に配置された複数の薄膜
トランジスタと、前記透明絶縁基板上にマトリクス状に
配置され、前記薄膜トランジスタのソースに接続された
複数の画素電極と、前記薄膜トランジスタのゲートを共
通接続する複数のゲートバスラインと、前記薄膜トラン
ジスタのドレインを共通接続する複数のドレインバスラ
インと、前記透明絶縁基板の縁部であって、前記ゲート
バスラインの端部に相対して形成された第１の外部端子
と、前記透明絶縁基板の縁部であって、前記ドレインバ
スラインの端部に相対して形成された第２の外部端子
と、前記第１の外部端子よりも内側の領域に形成され、
前記複数のゲートバスラインを共通接続するためのゲー
ト用接続配線と、前記第２の外部端子よりも内側の領域
に形成され、前記複数のドレインバスラインを共通接続
するためのドレイン用接続配線とを設けたので、製造工
程中において、静電チャージ等の電気的ストレスが加わ
っても、短絡欠陥が発生することなく、特性変動が少な
く、高歩留まりで製造することができる。
において、複数の接続配線により複数のバスライン中の
互いに隣り合うバスラインを別個に共通接続するように
すれば、これら接続配線に異なる電位を印加して、高精
度な検査が可能であり、不良品を前もってふるい分ける
ことができる。本発明によれば、透明絶縁基板と、前記
透明絶縁基板上にマトリクス状に配置された複数の薄膜
トランジスタと、前記透明絶縁基板上にマトリクス状に
配置され、前記薄膜トランジスタのソースに接続された
複数の画素電極と、前記薄膜トランジスタのゲートを共
通接続する複数のゲートバスラインと、前記薄膜トラン
ジスタのドレインを共通接続する複数のドレインバスラ
インと、前記透明絶縁基板の縁部であって、前記ゲート
バスラインの端部に相対して形成された第１の外部端子
と、前記透明絶縁基板の縁部であって、前記ドレインバ
スラインの端部に相対して形成された第２の外部端子
と、前記第１の外部端子よりも内側の領域に形成され、
前記複数のゲートバスラインを共通接続するためのゲー
ト用接続配線と、前記第２の外部端子よりも内側の領域
に形成され、前記複数のドレインバスラインを共通接続
するためのドレイン用接続配線とを設けたので、製造工
程中において、静電チャージ等の電気的ストレスが加わ
っても、短絡欠陥が発生することなく、特性変動が少な
く、高歩留まりで製造することができる。
【００１９】上述した薄膜トランジスタマトリクス装置
において、第１及び第２のゲート用接続配線により、複
数のゲートバスライン中の互いに隣り合うゲートバスラ
インを別個に共通接続し、第１及び第２のドレイン用接
続配線により、複数のドレインバスライン中の互いに隣
り合うドレインバスラインを別個に共通接続する用にす
れば、これら接続配線に異なる電位を印加して、高精度
な検査が可能であり、不良品を前もってふるい分けるこ
とができる。
において、第１及び第２のゲート用接続配線により、複
数のゲートバスライン中の互いに隣り合うゲートバスラ
インを別個に共通接続し、第１及び第２のドレイン用接
続配線により、複数のドレインバスライン中の互いに隣
り合うドレインバスラインを別個に共通接続する用にす
れば、これら接続配線に異なる電位を印加して、高精度
な検査が可能であり、不良品を前もってふるい分けるこ
とができる。
【００２０】本発明によれば、透明絶縁基板上に、薄膜
トランジスタのゲートを共通接続する複数のゲートバス
ラインと、前記ゲートバスラインの端部に相対して形成
された第１の外部端子と、前記第１の外部端子よりも内
側の領域に形成され、前記複数のゲートバスラインを共
通接続するゲート用接続配線とを形成する第１の工程
と、全面に、第１絶縁膜を形成する第２の工程と、前記
第１絶縁膜上に、前記薄膜トランジスタのドレインを共
通接続する複数のドレインバスラインと、前記ドレイン
バスラインの端部に相対して形成された第２の外部端子
と、前記第２の外部端子よりも内側の領域に形成され、
前記複数のドレインバスラインを共通接続するドレイン
用接続配線とを形成する第３の工程を有する製造方法に
より、薄膜トランジスタマトリクス装置を製造すること
ができる。
トランジスタのゲートを共通接続する複数のゲートバス
ラインと、前記ゲートバスラインの端部に相対して形成
された第１の外部端子と、前記第１の外部端子よりも内
側の領域に形成され、前記複数のゲートバスラインを共
通接続するゲート用接続配線とを形成する第１の工程
と、全面に、第１絶縁膜を形成する第２の工程と、前記
第１絶縁膜上に、前記薄膜トランジスタのドレインを共
通接続する複数のドレインバスラインと、前記ドレイン
バスラインの端部に相対して形成された第２の外部端子
と、前記第２の外部端子よりも内側の領域に形成され、
前記複数のドレインバスラインを共通接続するドレイン
用接続配線とを形成する第３の工程を有する製造方法に
より、薄膜トランジスタマトリクス装置を製造すること
ができる。
【００２１】また、本発明によれば、透明絶縁基板上
に、薄膜トランジスタのゲートを共通接続する複数のゲ
ートバスラインと、前記ゲートバスラインの端部に相対
して形成された第１の外部端子と、前記複数のゲートバ
スライン中の互いに隣り合うゲートバスラインの一方の
組を共通接続する第１のゲート用接続配線とを形成する
第１の工程と、全面に、第１絶縁膜を形成する第２の工
程と、前記第１絶縁膜上に、前記薄膜トランジスタのド
レインを共通接続する複数のドレインバスラインと、前
記ドレインバスラインの端部に相対して形成された第２
の外部端子と、前記複数のドレインバスライン中の互い
に隣り合う一方の組を共通接続する第１のドレイン用接
続配線とを形成する第３の工程と、全面に、第２絶縁膜
を形成する第４の工程と、前記第２絶縁膜上に、画素電
極と、前記複数のゲートバスライン中の互いに隣り合う
ゲートバスラインの他方の組を共通接続する第２のゲー
ト用接続配線と、前記複数のドレインバスライン中の互
いに隣り合う他方の組を共通接続する第２のドレイン用
接続配線とを形成する第５の工程とを有する製造方法に
より、薄膜トランジスタマトリクス装置を製造すること
ができる。
に、薄膜トランジスタのゲートを共通接続する複数のゲ
ートバスラインと、前記ゲートバスラインの端部に相対
して形成された第１の外部端子と、前記複数のゲートバ
スライン中の互いに隣り合うゲートバスラインの一方の
組を共通接続する第１のゲート用接続配線とを形成する
第１の工程と、全面に、第１絶縁膜を形成する第２の工
程と、前記第１絶縁膜上に、前記薄膜トランジスタのド
レインを共通接続する複数のドレインバスラインと、前
記ドレインバスラインの端部に相対して形成された第２
の外部端子と、前記複数のドレインバスライン中の互い
に隣り合う一方の組を共通接続する第１のドレイン用接
続配線とを形成する第３の工程と、全面に、第２絶縁膜
を形成する第４の工程と、前記第２絶縁膜上に、画素電
極と、前記複数のゲートバスライン中の互いに隣り合う
ゲートバスラインの他方の組を共通接続する第２のゲー
ト用接続配線と、前記複数のドレインバスライン中の互
いに隣り合う他方の組を共通接続する第２のドレイン用
接続配線とを形成する第５の工程とを有する製造方法に
より、薄膜トランジスタマトリクス装置を製造すること
ができる。
【００２２】また、本発明によれば、透明絶縁基板上
に、薄膜トランジスタのゲートを共通接続する複数のゲ
ートバスラインと、前記ゲートバスラインの端部に相対
して形成された第１の外部端子と、前記複数のゲートバ
スライン中の互いに隣り合うゲートバスラインの一方の
組を共通接続する第１のゲート用接続配線と、複数のド
レインバスライン中の互いに隣り合う一方の組を共通接
続する第１のドレイン用接続配線とを形成する第１の工
程と、全面に、第１絶縁膜を形成する第２の工程と、前
記第１絶縁膜上に、前記薄膜トランジスタのドレインを
共通接続する前記複数のドレインバスラインと、前記ド
レインバスラインの端部に相対して形成された第２の外
部端子と、前記複数のドレインバスライン中の互いに隣
り合う他方の組を共通接続する第２のドレイン用接続配
線と、前記複数のゲートバスライン中の互いに隣り合う
ゲートバスラインの一他方の組を共通接続する第２のゲ
ート用接続配線とを形成する第３の工程とにより、薄膜
トランジスタマトリクス装置を製造することができる。
に、薄膜トランジスタのゲートを共通接続する複数のゲ
ートバスラインと、前記ゲートバスラインの端部に相対
して形成された第１の外部端子と、前記複数のゲートバ
スライン中の互いに隣り合うゲートバスラインの一方の
組を共通接続する第１のゲート用接続配線と、複数のド
レインバスライン中の互いに隣り合う一方の組を共通接
続する第１のドレイン用接続配線とを形成する第１の工
程と、全面に、第１絶縁膜を形成する第２の工程と、前
記第１絶縁膜上に、前記薄膜トランジスタのドレインを
共通接続する前記複数のドレインバスラインと、前記ド
レインバスラインの端部に相対して形成された第２の外
部端子と、前記複数のドレインバスライン中の互いに隣
り合う他方の組を共通接続する第２のドレイン用接続配
線と、前記複数のゲートバスライン中の互いに隣り合う
ゲートバスラインの一他方の組を共通接続する第２のゲ
ート用接続配線とを形成する第３の工程とにより、薄膜
トランジスタマトリクス装置を製造することができる。
【００２３】また、本発明によれば、透明絶縁基板上
に、薄膜トランジスタのゲートを共通接続する複数のゲ
ートバスラインと、前記ゲートバスラインの端部に相対
して形成された第１の外部端子と、前記複数のゲートバ
スライン中の互いに隣り合うゲートバスラインの一方の
組を共通接続する第１のゲート用接続配線と、複数のド
レインバスライン中の互いに隣り合う一方の組を共通接
続する第１のドレイン用接続配線とを形成する第１の工
程と、全面に、第１絶縁膜を形成する第２の工程と、前
記第１絶縁膜上に、前記薄膜トランジスタのドレインを
共通接続する前記複数のドレインバスラインと、前記ド
レインバスラインの端部に相対して形成された第２の外
部端子と、第２のドレイン用接続配線と、第２のゲート
用接続配線とを形成する第３の工程と、全面に、第２絶
縁膜を形成する第４の工程と、前記第２絶縁膜上に、画
素電極と、前記複数のドレインバスライン中の互いに隣
り合う他方の組と前記第２のドレイン用接続配線とを接
続する第１の接続配線と、前記複数のゲートバスライン
中の互いに隣り合うゲートバスラインの他方の組と前記
第２のゲート用接続配線とを接続する第２の接続配線と
を形成する第５の工程とを有する製造方法により、薄膜
トランジスタマトリクス装置を製造することができる。
に、薄膜トランジスタのゲートを共通接続する複数のゲ
ートバスラインと、前記ゲートバスラインの端部に相対
して形成された第１の外部端子と、前記複数のゲートバ
スライン中の互いに隣り合うゲートバスラインの一方の
組を共通接続する第１のゲート用接続配線と、複数のド
レインバスライン中の互いに隣り合う一方の組を共通接
続する第１のドレイン用接続配線とを形成する第１の工
程と、全面に、第１絶縁膜を形成する第２の工程と、前
記第１絶縁膜上に、前記薄膜トランジスタのドレインを
共通接続する前記複数のドレインバスラインと、前記ド
レインバスラインの端部に相対して形成された第２の外
部端子と、第２のドレイン用接続配線と、第２のゲート
用接続配線とを形成する第３の工程と、全面に、第２絶
縁膜を形成する第４の工程と、前記第２絶縁膜上に、画
素電極と、前記複数のドレインバスライン中の互いに隣
り合う他方の組と前記第２のドレイン用接続配線とを接
続する第１の接続配線と、前記複数のゲートバスライン
中の互いに隣り合うゲートバスラインの他方の組と前記
第２のゲート用接続配線とを接続する第２の接続配線と
を形成する第５の工程とを有する製造方法により、薄膜
トランジスタマトリクス装置を製造することができる。
【００２４】
【実施例】１．第１の実施例 １．１ 薄膜トランジスタマトリクス装置 本発明の第１の実施例による薄膜トランジスタマトリク
ス装置を図１乃至図６を用いて説明する。
ス装置を図１乃至図６を用いて説明する。
【００２５】図１は本実施例の薄膜トランジスタマトリ
クス装置のパターンレイアウトを示す図、図２は図１の
薄膜トランジスタマトリクス装置の配線領域を拡大した
図、図３は図１の薄膜トランジスタマトリクス装置の画
像表示領域を拡大した図、図４は図１の薄膜トランジス
タマトリクス装置の断面図である。最初に、図１を用い
て、本実施例の薄膜トランジスタマトリクス装置の全体
のレイアウトについて説明する。
クス装置のパターンレイアウトを示す図、図２は図１の
薄膜トランジスタマトリクス装置の配線領域を拡大した
図、図３は図１の薄膜トランジスタマトリクス装置の画
像表示領域を拡大した図、図４は図１の薄膜トランジス
タマトリクス装置の断面図である。最初に、図１を用い
て、本実施例の薄膜トランジスタマトリクス装置の全体
のレイアウトについて説明する。
【００２６】本実施例の薄膜トランジスタマトリクス装
置は、ゲート側の駆動回路とドレイン側の駆動回路が透
明絶縁基板１０の片側のみに実装されている。透明絶縁
基板１０の中央には画像表示領域１２が設けられ、複数
の薄膜トランジスタ（図示せず）と、各薄膜トランジス
タのソースに接続された複数の画素電極（図示せず）が
マトリクス状に配列されている。複数の薄膜トランジス
タのゲート電極は図１の左右に延びるゲートバスライン
１４により共通接続され、ドレイン電極は図１の上下に
延びるドレインバスライン１６により共通接続されてい
る。
置は、ゲート側の駆動回路とドレイン側の駆動回路が透
明絶縁基板１０の片側のみに実装されている。透明絶縁
基板１０の中央には画像表示領域１２が設けられ、複数
の薄膜トランジスタ（図示せず）と、各薄膜トランジス
タのソースに接続された複数の画素電極（図示せず）が
マトリクス状に配列されている。複数の薄膜トランジス
タのゲート電極は図１の左右に延びるゲートバスライン
１４により共通接続され、ドレイン電極は図１の上下に
延びるドレインバスライン１６により共通接続されてい
る。
【００２７】ゲートバスライン１４は図１の左側に延
び、その端部にはバンプ１８が形成されている。透明絶
縁基板１０の縁部には、外部からの信号を入力する入力
端子２０が形成されている。入力端子２０の内側の端部
とゲートバスライン１４のバンプ１８とは、駆動用ＩＣ
チップ（図示せず）が載置されるＩＣチップ領域２２内
で対向して配置される。
び、その端部にはバンプ１８が形成されている。透明絶
縁基板１０の縁部には、外部からの信号を入力する入力
端子２０が形成されている。入力端子２０の内側の端部
とゲートバスライン１４のバンプ１８とは、駆動用ＩＣ
チップ（図示せず）が載置されるＩＣチップ領域２２内
で対向して配置される。
【００２８】入力端子２０とバンプ１８間のＩＣチップ
領域２２を縦断して、ゲートバスライン１４を共通接続
するためのゲート用接続配線２４が延在している。ゲー
ト用接続配線２４とゲートバスライン１４のバンプ１８
とは細い接続配線２６により接続されている。この細い
接続配線２６は最終的にはレーザビームにより溶断さ
れ、ゲートバスライン１４はゲート用接続配線５４から
電気的に分離される。
領域２２を縦断して、ゲートバスライン１４を共通接続
するためのゲート用接続配線２４が延在している。ゲー
ト用接続配線２４とゲートバスライン１４のバンプ１８
とは細い接続配線２６により接続されている。この細い
接続配線２６は最終的にはレーザビームにより溶断さ
れ、ゲートバスライン１４はゲート用接続配線５４から
電気的に分離される。
【００２９】ドレインバスライン１６は図１の上側に延
び、その端部にはバンプ２８が形成されている。透明絶
縁基板１０の縁部には、外部からの信号を入力する入力
端子３０が形成されている。入力端子３０の内側の端部
とドレインバスライン１６のバンプ２８とは、駆動用Ｉ
Ｃチップ（図示せず）が載置されるＩＣチップ領域３２
内で対向して配置される。
び、その端部にはバンプ２８が形成されている。透明絶
縁基板１０の縁部には、外部からの信号を入力する入力
端子３０が形成されている。入力端子３０の内側の端部
とドレインバスライン１６のバンプ２８とは、駆動用Ｉ
Ｃチップ（図示せず）が載置されるＩＣチップ領域３２
内で対向して配置される。
【００３０】入力端子３０とバンプ２８間のＩＣチップ
領域３２を横断して、ドレインバスライン１６を共通接
続するためのドレイン用接続配線３４が延在している。
ドレイン用接続配線３４とドレインバスライン１６のバ
ンプ２８とは細い接続配線３６により接続されている。
この細い接続配線３６は最終的にはレーザビームにより
溶断され、ドレインバスライン１４はドレイン用接続配
線３４から電気的に分離される。
領域３２を横断して、ドレインバスライン１６を共通接
続するためのドレイン用接続配線３４が延在している。
ドレイン用接続配線３４とドレインバスライン１６のバ
ンプ２８とは細い接続配線３６により接続されている。
この細い接続配線３６は最終的にはレーザビームにより
溶断され、ドレインバスライン１４はドレイン用接続配
線３４から電気的に分離される。
【００３１】ゲート用接続配線２４とドレイン用接続配
線３４は、これら接続配線２４、３４よりも抵抗値の高
い抵抗配線３８により接続されている。次に、図２乃至
図４を用いて、本実施例の薄膜トランジスタマトリクス
装置の詳細について説明する。図４の右側の図は、図２
のドレインバスライン１６のバンプ２８のＡ−Ａ′線断
面図であり、左側の図は図２のゲートバスライン１４の
バンプ１８のＢ−Ｂ′線断面図であり、中央の図は図３
の薄膜トランジスタ及び画素電極のＣ−Ｃ′線断面図で
ある。
線３４は、これら接続配線２４、３４よりも抵抗値の高
い抵抗配線３８により接続されている。次に、図２乃至
図４を用いて、本実施例の薄膜トランジスタマトリクス
装置の詳細について説明する。図４の右側の図は、図２
のドレインバスライン１６のバンプ２８のＡ−Ａ′線断
面図であり、左側の図は図２のゲートバスライン１４の
バンプ１８のＢ−Ｂ′線断面図であり、中央の図は図３
の薄膜トランジスタ及び画素電極のＣ−Ｃ′線断面図で
ある。
【００３２】薄膜トランジスタマトリクス装置の画像表
示部１２の詳細について、図３の平面図及び図４のＣ−
Ｃ′線断面図を用いて説明する。画像表示部１２の平面
構成を図３に示す。ゲートバスライン１４とドレインバ
スライン１６が交差する位置に薄膜トランジスタ４０が
設けられている。薄膜トランジスタ４０のゲート電極４
０ｇはゲートバスライン１４に接続され、ドレイン電極
４０ｄはドレインバスライン１６に接続され、ソース電
極４０ｓは画素電極４２に接続されている。画素電極４
２の中央には蓄積容量部４４が設けられている。
示部１２の詳細について、図３の平面図及び図４のＣ−
Ｃ′線断面図を用いて説明する。画像表示部１２の平面
構成を図３に示す。ゲートバスライン１４とドレインバ
スライン１６が交差する位置に薄膜トランジスタ４０が
設けられている。薄膜トランジスタ４０のゲート電極４
０ｇはゲートバスライン１４に接続され、ドレイン電極
４０ｄはドレインバスライン１６に接続され、ソース電
極４０ｓは画素電極４２に接続されている。画素電極４
２の中央には蓄積容量部４４が設けられている。
【００３３】画像表示部１２の断面構成を図４のＣ−
Ｃ′線断面図に示す。透明絶縁基板１０上には、例え
ば、ＡｌやＣｒ等の金属層４６により形成されたゲート
バスライン１４と、蓄積容量部４４の蓄積電極４６ａが
形成されている。これらゲートバスライン１４と蓄積電
極４６ａは、薄膜トランジスタ４０のゲート電極４０ｇ
と同一層である。
Ｃ′線断面図に示す。透明絶縁基板１０上には、例え
ば、ＡｌやＣｒ等の金属層４６により形成されたゲート
バスライン１４と、蓄積容量部４４の蓄積電極４６ａが
形成されている。これらゲートバスライン１４と蓄積電
極４６ａは、薄膜トランジスタ４０のゲート電極４０ｇ
と同一層である。
【００３４】金属層４６上には、例えば、ＳｉＮ膜又は
ＳｉＯ2膜とＳｉＮ膜との２層膜等からなる第１絶縁膜
４８が形成されている。この第１絶縁膜４８は、薄膜ト
ランジスタ４０のゲート絶縁膜と同一層である。第１絶
縁膜４８上には、例えば、ｉ型ａ−Ｓｉからなる半導体
活性層５０が形成されている。この半導体活性層５０
は、薄膜トランジスタ４０のチャネル層と同一層であ
る。更に、半導体活性層５０上には、例えば、ＡｌやＣ
ｒ等の金属層５２により形成されたソース電極４０ｓ
と、蓄積容量部４４の対向電極５２ａが形成されてい
る。
ＳｉＯ2膜とＳｉＮ膜との２層膜等からなる第１絶縁膜
４８が形成されている。この第１絶縁膜４８は、薄膜ト
ランジスタ４０のゲート絶縁膜と同一層である。第１絶
縁膜４８上には、例えば、ｉ型ａ−Ｓｉからなる半導体
活性層５０が形成されている。この半導体活性層５０
は、薄膜トランジスタ４０のチャネル層と同一層であ
る。更に、半導体活性層５０上には、例えば、ＡｌやＣ
ｒ等の金属層５２により形成されたソース電極４０ｓ
と、蓄積容量部４４の対向電極５２ａが形成されてい
る。
【００３５】金属層５２上には、例えば、ＳｉＮ膜又は
ＳｉＯ2膜とＳｉＮ膜との２層膜等からなる第２絶縁膜
５４が形成されている。この第２絶縁膜４８には、ソー
ス電極４０ｓ及び対向電極５２ａ上にコンタクトホール
が形成されている。第２絶縁膜５４上には、例えば、Ｉ
ＴＯ等からなるＩＴＯ電極膜５６が形成されている。Ｉ
ＴＯ電極膜５６は画素電極４２を構成しており、コンタ
クトホールを介してソース電極４０ｓ及び対向電極５２
ａに接続されている。
ＳｉＯ2膜とＳｉＮ膜との２層膜等からなる第２絶縁膜
５４が形成されている。この第２絶縁膜４８には、ソー
ス電極４０ｓ及び対向電極５２ａ上にコンタクトホール
が形成されている。第２絶縁膜５４上には、例えば、Ｉ
ＴＯ等からなるＩＴＯ電極膜５６が形成されている。Ｉ
ＴＯ電極膜５６は画素電極４２を構成しており、コンタ
クトホールを介してソース電極４０ｓ及び対向電極５２
ａに接続されている。
【００３６】薄膜トランジスタマトリクス装置のドレイ
ンバスライン１６のバンプ２８の詳細について、図２の
平面図及び図４のＡ−Ａ′線断面図を用いて説明する。
透明絶縁基板１０上には、第１絶縁膜４８が形成されて
いる。この第１絶縁膜４８上には、半導体活性層５０及
び金属層５２が積層されている。金属層５２上には第２
絶縁膜５４が形成され、金属層５２上の第２絶縁膜５４
にはコンタクトホールが形成されている。第２絶縁膜５
４上には、ＩＴＯ電極膜５６が形成されている。ＩＴＯ
電極膜５６はコンタクトホールを介して金属層５２に接
続されている。これらＩＴＯ電極膜５６及び金属層５２
によりバンプ２８が構成されている。ドレインバスライ
ン１６を共通接続するドレイン用接続配線３４及び細い
接続配線２６は、バンプ２８の金属層５２と同一層であ
る。
ンバスライン１６のバンプ２８の詳細について、図２の
平面図及び図４のＡ−Ａ′線断面図を用いて説明する。
透明絶縁基板１０上には、第１絶縁膜４８が形成されて
いる。この第１絶縁膜４８上には、半導体活性層５０及
び金属層５２が積層されている。金属層５２上には第２
絶縁膜５４が形成され、金属層５２上の第２絶縁膜５４
にはコンタクトホールが形成されている。第２絶縁膜５
４上には、ＩＴＯ電極膜５６が形成されている。ＩＴＯ
電極膜５６はコンタクトホールを介して金属層５２に接
続されている。これらＩＴＯ電極膜５６及び金属層５２
によりバンプ２８が構成されている。ドレインバスライ
ン１６を共通接続するドレイン用接続配線３４及び細い
接続配線２６は、バンプ２８の金属層５２と同一層であ
る。
【００３７】薄膜トランジスタマトリクス装置のゲート
バスライン１４のバンプ１８の詳細について、図２の平
面図及び図４のＢ−Ｂ′線断面図を用いて説明する。透
明絶縁基板１０上には、金属層４６が形成されている。
金属層４６上には、第１絶縁膜４８及び第２絶縁膜５４
が形成されている。金属層４６上の第１絶縁膜４８及び
第２絶縁膜５４にはコンタクトホールが形成されてい
る。第２絶縁膜５４上には、ＩＴＯ電極膜５６が形成さ
れている。ＩＴＯ電極膜５６はコンタクトホールを介し
て金属層４６に接続されている。これらＩＴＯ電極膜５
６及び金属層４６によりバンプ１８が構成されている。
ゲートバスライン１４を共通接続するためのゲート用接
続配線２４及び細い接続配線２６は、バンプ１８の金属
層４６と同一層である。
バスライン１４のバンプ１８の詳細について、図２の平
面図及び図４のＢ−Ｂ′線断面図を用いて説明する。透
明絶縁基板１０上には、金属層４６が形成されている。
金属層４６上には、第１絶縁膜４８及び第２絶縁膜５４
が形成されている。金属層４６上の第１絶縁膜４８及び
第２絶縁膜５４にはコンタクトホールが形成されてい
る。第２絶縁膜５４上には、ＩＴＯ電極膜５６が形成さ
れている。ＩＴＯ電極膜５６はコンタクトホールを介し
て金属層４６に接続されている。これらＩＴＯ電極膜５
６及び金属層４６によりバンプ１８が構成されている。
ゲートバスライン１４を共通接続するためのゲート用接
続配線２４及び細い接続配線２６は、バンプ１８の金属
層４６と同一層である。
【００３８】上述した薄膜トランジスタマトリクス装置
を用いて液晶パネルを構成する。カラーフィルタが形成
された対向基板（図示せず）を用意し、薄膜トランジス
タマトリクス装置と対向基板の間に液晶をを挟んで液晶
パネルを構成する。この液晶パネルに駆動回路等の周辺
回路を設けた回路基板（図示せず）を用意し、液晶パネ
ルと回路基板とをフレキシブルケーブル等の接続配線
（図示せず）により接続することにより、液晶表示ユニ
ットを構成する。
を用いて液晶パネルを構成する。カラーフィルタが形成
された対向基板（図示せず）を用意し、薄膜トランジス
タマトリクス装置と対向基板の間に液晶をを挟んで液晶
パネルを構成する。この液晶パネルに駆動回路等の周辺
回路を設けた回路基板（図示せず）を用意し、液晶パネ
ルと回路基板とをフレキシブルケーブル等の接続配線
（図示せず）により接続することにより、液晶表示ユニ
ットを構成する。
【００３９】１．２ 製造方法 次に、本実施例の薄膜トランジスタマトリクス装置の製
造方法を図５及び図６を用いて説明する。この製造方法
では５枚のマスクが用いられる。まず、ガラス基板等の
透明絶縁基板１０上に、スパッタ法を用いて、例えばＡ
ｌ又はＣｒ等からなる金属層４６を成膜する。第１マス
クを用いて金属層４６をパターニングして、ゲートバス
ライン１４、ゲート電極４２ａ、蓄積電極４６ａ、バン
プ１８の金属層４６、ゲート用接続配線２４、細い接続
配線２６を形成する（図５（ａ）参照）。
造方法を図５及び図６を用いて説明する。この製造方法
では５枚のマスクが用いられる。まず、ガラス基板等の
透明絶縁基板１０上に、スパッタ法を用いて、例えばＡ
ｌ又はＣｒ等からなる金属層４６を成膜する。第１マス
クを用いて金属層４６をパターニングして、ゲートバス
ライン１４、ゲート電極４２ａ、蓄積電極４６ａ、バン
プ１８の金属層４６、ゲート用接続配線２４、細い接続
配線２６を形成する（図５（ａ）参照）。
【００４０】次に、全面に、プラズマＣＶＤ法を用い
て、ＳｉＮ膜又はＳｉＯ2膜とＳｉＮ膜との２層膜等か
らなる第１絶縁膜４８を成膜する。次に、第１絶縁膜４
８上に、プラズマＣＶＤ法を用いて、ノンドープのｉ型
ａ−Ｓｉからなる半導体活性層５０と、ＳｉＯ2膜又は
ＳｉＮ膜からなる保護膜（図示せず）とを連続的に成膜
する（図５（ｂ）参照）。続いて、この保護膜を、第２
マスクを用いて、ＴＦＴチャネル部を除き、弗酸緩衝液
等を用いて全てエッチング除去する。
て、ＳｉＮ膜又はＳｉＯ2膜とＳｉＮ膜との２層膜等か
らなる第１絶縁膜４８を成膜する。次に、第１絶縁膜４
８上に、プラズマＣＶＤ法を用いて、ノンドープのｉ型
ａ−Ｓｉからなる半導体活性層５０と、ＳｉＯ2膜又は
ＳｉＮ膜からなる保護膜（図示せず）とを連続的に成膜
する（図５（ｂ）参照）。続いて、この保護膜を、第２
マスクを用いて、ＴＦＴチャネル部を除き、弗酸緩衝液
等を用いて全てエッチング除去する。
【００４１】次に、全面に、プラズマＣＶＤ法を用い
て、ｎ+ 型ａ−Ｓｉ層（図示せず）を成膜する。次に、
ｎ+ 型ａ−Ｓｉ層上に、スパッタ法を用いて、Ａｌ又は
Ｃｒ等からなる金属層５２を成膜する（図５（ｃ）参
照）。次に、第３マスクを用いて、金属層５２及び半導
体活性層５０をパターニングし、バンプ２８の金属層５
２、ソース電極４０ｓ、対向電極５２ａ、ドレイン電極
４０ｄ、ドレインバスライン１６、ドレイン用接続配線
３４、細い接続配線２６を形成する（図５（ｄ）参
照）。
て、ｎ+ 型ａ−Ｓｉ層（図示せず）を成膜する。次に、
ｎ+ 型ａ−Ｓｉ層上に、スパッタ法を用いて、Ａｌ又は
Ｃｒ等からなる金属層５２を成膜する（図５（ｃ）参
照）。次に、第３マスクを用いて、金属層５２及び半導
体活性層５０をパターニングし、バンプ２８の金属層５
２、ソース電極４０ｓ、対向電極５２ａ、ドレイン電極
４０ｄ、ドレインバスライン１６、ドレイン用接続配線
３４、細い接続配線２６を形成する（図５（ｄ）参
照）。
【００４２】次に、全面に、プラズマＣＶＤ法を用い
て、ＳｉＮ膜又はＳｉＯ2膜とＳｉＮ膜との２層膜等か
らなる第２絶縁膜５４を成膜する（図６（ａ）参照）。
次に、第４マスクを用いて、第２絶縁膜５４及び第１絶
縁膜４８をパターニングして、バンプ２８用コンタクト
ホール、ソース電極４０ｓ用コンタクトホール、対向電
極５２ａ用コンタクトホール、バンプ１８用コンタクト
ホール、抵抗配線３８用コンタクトホールを形成する
（図６（ｂ）参照）。
て、ＳｉＮ膜又はＳｉＯ2膜とＳｉＮ膜との２層膜等か
らなる第２絶縁膜５４を成膜する（図６（ａ）参照）。
次に、第４マスクを用いて、第２絶縁膜５４及び第１絶
縁膜４８をパターニングして、バンプ２８用コンタクト
ホール、ソース電極４０ｓ用コンタクトホール、対向電
極５２ａ用コンタクトホール、バンプ１８用コンタクト
ホール、抵抗配線３８用コンタクトホールを形成する
（図６（ｂ）参照）。
【００４３】次に、全面に、スパッタ法を用いて、ＩＴ
Ｏ電極膜５６を成膜する（図６（ｃ）参照）。次いで、
第５マスクを用いてＩＴＯ電極膜５６をパターニングし
て、バンプ２８、画素電極４２、バンプ１８、抵抗配線
３８を形成する（図６（ｄ））。抵抗配線３８は、ゲー
ト用接続配線２４の端部とドレイン用接続配線３４の端
部を接続するようにパターニングされる。
Ｏ電極膜５６を成膜する（図６（ｃ）参照）。次いで、
第５マスクを用いてＩＴＯ電極膜５６をパターニングし
て、バンプ２８、画素電極４２、バンプ１８、抵抗配線
３８を形成する（図６（ｄ））。抵抗配線３８は、ゲー
ト用接続配線２４の端部とドレイン用接続配線３４の端
部を接続するようにパターニングされる。
【００４４】このよう５枚のマスクを用いることにより
薄膜トランジスタマトリクス装置を製造する。本実施例
によれば、ゲートバスライン１４が細い接続配線２６を
介してゲート用接続配線２４により共通接続され、ドレ
インバスライン１６が細い接続配線３６を介してドレイ
ン用接続配線３４により共通接続されているので、薄膜
トランジスタを形成する製造工程や、液晶パネルを形成
する製造工程において、静電チャージが加わっても電荷
が局在することがなく、電気的ストレスを緩和すること
ができる。
薄膜トランジスタマトリクス装置を製造する。本実施例
によれば、ゲートバスライン１４が細い接続配線２６を
介してゲート用接続配線２４により共通接続され、ドレ
インバスライン１６が細い接続配線３６を介してドレイ
ン用接続配線３４により共通接続されているので、薄膜
トランジスタを形成する製造工程や、液晶パネルを形成
する製造工程において、静電チャージが加わっても電荷
が局在することがなく、電気的ストレスを緩和すること
ができる。
【００４５】なお、静電チャージ等が加わる製造工程が
終了した後には、レーザ等を用いて細い接続配線２６、
３６を溶断して、ゲートバスライン１４をゲート用接続
配線２４から電気的に分離し、ドレインバスライン１６
をドレイン用接続配線３４から電気的に分離する。２．第２の実施例 本発明の第２の実施例による薄膜トランジスタマトリク
ス装置を図７及び図８を用いて説明する。
終了した後には、レーザ等を用いて細い接続配線２６、
３６を溶断して、ゲートバスライン１４をゲート用接続
配線２４から電気的に分離し、ドレインバスライン１６
をドレイン用接続配線３４から電気的に分離する。２．第２の実施例 本発明の第２の実施例による薄膜トランジスタマトリク
ス装置を図７及び図８を用いて説明する。
【００４６】図７は本実施例の薄膜トランジスタマトリ
クス装置のパターンレイアウトを示す図、図８は図７の
薄膜トランジスタマトリクス装置の配線領域を拡大した
図である。上述した第１の実施例による薄膜トランジス
タマトリクス装置と同一又は同種の構成要素には同一の
符号を付して説明を省略又は簡略にする。本実施例によ
る薄膜トランジスタマトリクス装置は、複数のゲートバ
スライン１４の内、互いに隣り合うゲートバスライン１
４を別個に共通接続し、複数のドレインバスライン１６
の内、互いに隣り合うドレインバスライン１６を別個に
共通接続したことを特徴としている。
クス装置のパターンレイアウトを示す図、図８は図７の
薄膜トランジスタマトリクス装置の配線領域を拡大した
図である。上述した第１の実施例による薄膜トランジス
タマトリクス装置と同一又は同種の構成要素には同一の
符号を付して説明を省略又は簡略にする。本実施例によ
る薄膜トランジスタマトリクス装置は、複数のゲートバ
スライン１４の内、互いに隣り合うゲートバスライン１
４を別個に共通接続し、複数のドレインバスライン１６
の内、互いに隣り合うドレインバスライン１６を別個に
共通接続したことを特徴としている。
【００４７】図７及び図８に示すように、複数のゲート
バスライン１４は、互いに隣り合う奇数番目のゲートバ
スライン１４ａと偶数番目のゲートバスライン１４ｂに
分けられている。奇数番目のゲートバスライン１４ａ
は、図７の左側の端部にバンプ１８ａが形成され、右側
の端部はゲート用接続配線２４ａに共通接続されてい
る。ゲート用接続配線２４ａは透明絶縁基板１０の右側
の縁に沿って延在している。
バスライン１４は、互いに隣り合う奇数番目のゲートバ
スライン１４ａと偶数番目のゲートバスライン１４ｂに
分けられている。奇数番目のゲートバスライン１４ａ
は、図７の左側の端部にバンプ１８ａが形成され、右側
の端部はゲート用接続配線２４ａに共通接続されてい
る。ゲート用接続配線２４ａは透明絶縁基板１０の右側
の縁に沿って延在している。
【００４８】偶数番目のゲートバスライン１４ｂは、図
７の左側の端部にバンプ１８ｂが形成されている。バン
プ１８ｂは細い接続配線２６ｂを介してゲート用接続配
線２４ｂに共通接続されている。ゲート用接続配線２４
ｂは、入力端子２０とバンプ１８ｂ間のＩＣチップ領域
２２を縦断して延在している。奇数番目のドレインバス
ライン１６ａは、図７の上側の端部にバンプ２８ａが形
成されている。バンプ２８ａは細い接続配線３６ａを介
してドレイン用接続配線３４ａに共通接続されている。
ドレイン用接続配線３４ａは、入力端子３０とバンプ２
８ａ間のＩＣチップ領域３２を横断して延在している。
７の左側の端部にバンプ１８ｂが形成されている。バン
プ１８ｂは細い接続配線２６ｂを介してゲート用接続配
線２４ｂに共通接続されている。ゲート用接続配線２４
ｂは、入力端子２０とバンプ１８ｂ間のＩＣチップ領域
２２を縦断して延在している。奇数番目のドレインバス
ライン１６ａは、図７の上側の端部にバンプ２８ａが形
成されている。バンプ２８ａは細い接続配線３６ａを介
してドレイン用接続配線３４ａに共通接続されている。
ドレイン用接続配線３４ａは、入力端子３０とバンプ２
８ａ間のＩＣチップ領域３２を横断して延在している。
【００４９】偶数番目のドレインバスライン１６ｂは、
図７の上側の端部にバンプ２９ｂが形成され、下側の端
部はドレイン用接続配線３４ｂに共通接続されている。
ドレイン用接続配線３４ｂは透明絶縁基板１０の下側の
縁に沿って延在している。ゲート用接続配線２４ａ、２
４ｂとドレイン用接続配線３４ａ、３４ｂは互いに抵抗
配線３８ａ、３８ｂ、３８ｃ、３８ｄにより接続されて
いる。ゲート用接続配線２４ａとドレイン用接続配線３
４ａは抵抗配線３８ａにより接続され、ゲート用接続配
線２４ａとドレイン用接続配線３４ｂは抵抗配線３８ｂ
により接続され、ゲート用接続配線２４ｂとドレイン用
接続配線３４ａは抵抗配線３８ｃにより接続され、ゲー
ト用接続配線２４ｂとドレイン用接続配線３４ｂは抵抗
配線３８ｄにより接続されている。
図７の上側の端部にバンプ２９ｂが形成され、下側の端
部はドレイン用接続配線３４ｂに共通接続されている。
ドレイン用接続配線３４ｂは透明絶縁基板１０の下側の
縁に沿って延在している。ゲート用接続配線２４ａ、２
４ｂとドレイン用接続配線３４ａ、３４ｂは互いに抵抗
配線３８ａ、３８ｂ、３８ｃ、３８ｄにより接続されて
いる。ゲート用接続配線２４ａとドレイン用接続配線３
４ａは抵抗配線３８ａにより接続され、ゲート用接続配
線２４ａとドレイン用接続配線３４ｂは抵抗配線３８ｂ
により接続され、ゲート用接続配線２４ｂとドレイン用
接続配線３４ａは抵抗配線３８ｃにより接続され、ゲー
ト用接続配線２４ｂとドレイン用接続配線３４ｂは抵抗
配線３８ｄにより接続されている。
【００５０】このように本実施例によれば、ゲートバス
ライン１４ａ、１４ｂがゲート用接続配線２４ａ、２４
ｂにより共通接続され、ドレインバスライン１６ａ、１
６ｂがドレイン用接続配線３４ａ、３４ｂにより共通接
続されているので、薄膜トランジスタを形成する製造工
程や、液晶パネルを形成する製造工程において、静電チ
ャージが加わっても電荷が局在することがなく、電気的
ストレスを緩和することができる。
ライン１４ａ、１４ｂがゲート用接続配線２４ａ、２４
ｂにより共通接続され、ドレインバスライン１６ａ、１
６ｂがドレイン用接続配線３４ａ、３４ｂにより共通接
続されているので、薄膜トランジスタを形成する製造工
程や、液晶パネルを形成する製造工程において、静電チ
ャージが加わっても電荷が局在することがなく、電気的
ストレスを緩和することができる。
【００５１】また、検査精度を向上するためには、全て
のゲートバスライン、全てのドレインバスラインに同じ
電圧を印加するテストするよりも、互いに隣り合うゲー
トバスライン、ドレインバスラインに異なる電圧を印加
してテストを行うことが望ましい。本実施例によれば、
互いに隣り合うゲートバスライン１４ａ、１４ｂ同士を
別個に共通接続し、互いに隣り合うドレインバスライン
２４ａ、２４ｂ同士を別個に共通接続したので、互いに
隣り合うゲートバスライン、ドレインバスラインに異な
る電圧を印加して精度の高い検査を行うことができる。３．第３の実施例 ３．１ 薄膜トランジスタマトリクス装置 本発明の第３の実施例による薄膜トランジスタマトリク
ス装置を図９乃至図１１を用いて説明する。
のゲートバスライン、全てのドレインバスラインに同じ
電圧を印加するテストするよりも、互いに隣り合うゲー
トバスライン、ドレインバスラインに異なる電圧を印加
してテストを行うことが望ましい。本実施例によれば、
互いに隣り合うゲートバスライン１４ａ、１４ｂ同士を
別個に共通接続し、互いに隣り合うドレインバスライン
２４ａ、２４ｂ同士を別個に共通接続したので、互いに
隣り合うゲートバスライン、ドレインバスラインに異な
る電圧を印加して精度の高い検査を行うことができる。３．第３の実施例 ３．１ 薄膜トランジスタマトリクス装置 本発明の第３の実施例による薄膜トランジスタマトリク
ス装置を図９乃至図１１を用いて説明する。
【００５２】図９は本実施例の薄膜トランジスタマトリ
クス装置のパターンレイアウトを示す図、図１０は図９
の薄膜トランジスタマトリクス装置の配線領域を拡大し
た図、図１１は図９の薄膜トランジスタマトリクス装置
の断面図である。上述した第１及び第２の実施例による
薄膜トランジスタマトリクス装置と同一又は同種の構成
要素には同一の符号を付して説明を省略又は簡略にす
る。
クス装置のパターンレイアウトを示す図、図１０は図９
の薄膜トランジスタマトリクス装置の配線領域を拡大し
た図、図１１は図９の薄膜トランジスタマトリクス装置
の断面図である。上述した第１及び第２の実施例による
薄膜トランジスタマトリクス装置と同一又は同種の構成
要素には同一の符号を付して説明を省略又は簡略にす
る。
【００５３】本実施例による薄膜トランジスタマトリク
ス装置は、複数のゲートバスライン１４の内、互いに隣
り合うゲートバスライン１４ａ、１４ｂを別個に共通接
続し、複数のドレインバスライン１６の内、互いに隣り
合うドレインバスライン１６ａ、１６ｂを別個に共通接
続すると共に、ゲートバスライン１４ａ、１４ｂを別個
に共通接続したゲート用接続配線２４ａ、２４ｂを透明
絶縁基板１０の同じ側に配置し、ドレインバスライン１
６ａ、１６ｂを別個に共通接続したドレイン用接続配線
３４ａ、３４ｂを透明絶縁基板１０の同じ側に配置した
ことを特徴としている。
ス装置は、複数のゲートバスライン１４の内、互いに隣
り合うゲートバスライン１４ａ、１４ｂを別個に共通接
続し、複数のドレインバスライン１６の内、互いに隣り
合うドレインバスライン１６ａ、１６ｂを別個に共通接
続すると共に、ゲートバスライン１４ａ、１４ｂを別個
に共通接続したゲート用接続配線２４ａ、２４ｂを透明
絶縁基板１０の同じ側に配置し、ドレインバスライン１
６ａ、１６ｂを別個に共通接続したドレイン用接続配線
３４ａ、３４ｂを透明絶縁基板１０の同じ側に配置した
ことを特徴としている。
【００５４】最初に、図９及び図１０を用いて、本実施
例の薄膜トランジスタマトリクス装置の平面的なレイア
ウトについて説明する。複数のゲートバスライン１４
は、互いに隣り合う奇数番目のゲートバスライン１４ａ
と偶数番目のゲートバスライン１４ｂに分けられてい
る。奇数番目のゲートバスライン１４ａの図９の左側の
端部には、バンプ１８ａが形成されている。バンプ１８
ａは細い接続配線２６ａ及びコンタクトホール２７を介
してゲート用接続配線２４ａに共通接続されている。
例の薄膜トランジスタマトリクス装置の平面的なレイア
ウトについて説明する。複数のゲートバスライン１４
は、互いに隣り合う奇数番目のゲートバスライン１４ａ
と偶数番目のゲートバスライン１４ｂに分けられてい
る。奇数番目のゲートバスライン１４ａの図９の左側の
端部には、バンプ１８ａが形成されている。バンプ１８
ａは細い接続配線２６ａ及びコンタクトホール２７を介
してゲート用接続配線２４ａに共通接続されている。
【００５５】偶数番目のゲートバスライン１４ｂの図９
の左側の端部には、バンプ１８ｂが形成されている。バ
ンプ１８ｂは細い接続配線２６ｂを介してゲート用接続
配線２４ｂに共通接続されている。ゲート用接続配線２
４ａ、２４ｂは、入力端子２０とバンプ１８ａ、１８ｂ
間のＩＣチップ領域２２を縦断して延在している。
の左側の端部には、バンプ１８ｂが形成されている。バ
ンプ１８ｂは細い接続配線２６ｂを介してゲート用接続
配線２４ｂに共通接続されている。ゲート用接続配線２
４ａ、２４ｂは、入力端子２０とバンプ１８ａ、１８ｂ
間のＩＣチップ領域２２を縦断して延在している。
【００５６】奇数番目のドレインバスライン１６ａの図
９の上側の端部には、バンプ２８ａが形成されている。
バンプ２８ａは細い接続配線３６ａ及びコンタクトホー
ル３７を介してドレイン用接続配線３４ａに共通接続さ
れている。偶数番目のドレインバスライン１６ｂの図９
の上側の端部には、バンプ２８ｂが形成されている。バ
ンプ２８ｂは細い接続配線３６ｂを介してドレイン用接
続配線３４ｂに共通接続されている。
９の上側の端部には、バンプ２８ａが形成されている。
バンプ２８ａは細い接続配線３６ａ及びコンタクトホー
ル３７を介してドレイン用接続配線３４ａに共通接続さ
れている。偶数番目のドレインバスライン１６ｂの図９
の上側の端部には、バンプ２８ｂが形成されている。バ
ンプ２８ｂは細い接続配線３６ｂを介してドレイン用接
続配線３４ｂに共通接続されている。
【００５７】ドレイン用接続配線３４ａ、３４ｂは、入
力端子３０とバンプ２８ａ、２８ｂ間のＩＣチップ領域
３２を横断して延在している。ゲート用接続配線２４
ａ、２４ｂとドレイン用接続配線３４ａ、３４ｂは互い
に抵抗配線３８ａ、３８ｂ、３８ｃ、３８ｄにより接続
されている。ゲート用接続配線２４ａとゲート用接続配
線２４ｂは抵抗配線３８ａにより接続され、ゲート用接
続配線２４ａとドレイン用接続配線３４ｂは抵抗配線３
８ｂにより接続され、ゲート用接続配線２４ｂとドレイ
ン用接続配線３４ａは抵抗配線３８ｃにより接続され、
ドレイン用接続配線３４ａとドレイン用接続配線３４ｂ
は抵抗配線３８ｄにより接続されている。
力端子３０とバンプ２８ａ、２８ｂ間のＩＣチップ領域
３２を横断して延在している。ゲート用接続配線２４
ａ、２４ｂとドレイン用接続配線３４ａ、３４ｂは互い
に抵抗配線３８ａ、３８ｂ、３８ｃ、３８ｄにより接続
されている。ゲート用接続配線２４ａとゲート用接続配
線２４ｂは抵抗配線３８ａにより接続され、ゲート用接
続配線２４ａとドレイン用接続配線３４ｂは抵抗配線３
８ｂにより接続され、ゲート用接続配線２４ｂとドレイ
ン用接続配線３４ａは抵抗配線３８ｃにより接続され、
ドレイン用接続配線３４ａとドレイン用接続配線３４ｂ
は抵抗配線３８ｄにより接続されている。
【００５８】次に、図１１を用いて、本実施例の薄膜ト
ランジスタマトリクス装置の断面構造について説明す
る。ドレイン用接続配線３４ａ、３４ｂ近傍の断面構造
について、図１０の平面図及び図１１のＡ−Ａ′線断面
図を用いて説明する。透明絶縁基板１０上には、第１絶
縁膜４８が形成されている。この第１絶縁膜４８上に
は、半導体活性層５０及び金属層５２と同一層の細い接
続配線３６ｂとドレイン用接続配線３４ａが形成されて
いる。金属層５２上には第２絶縁膜５４が形成され、第
２絶縁膜５４にはコンタクトホール３７が形成されてい
る。第２絶縁膜５４上には、ＩＴＯ電極膜５６と同一層
のドレイン用接続配線３４ｂが形成されている。ドレイ
ン用接続配線３４ｂはコンタクトホール３７を介して細
い接続配線３６ｂに接続されている。
ランジスタマトリクス装置の断面構造について説明す
る。ドレイン用接続配線３４ａ、３４ｂ近傍の断面構造
について、図１０の平面図及び図１１のＡ−Ａ′線断面
図を用いて説明する。透明絶縁基板１０上には、第１絶
縁膜４８が形成されている。この第１絶縁膜４８上に
は、半導体活性層５０及び金属層５２と同一層の細い接
続配線３６ｂとドレイン用接続配線３４ａが形成されて
いる。金属層５２上には第２絶縁膜５４が形成され、第
２絶縁膜５４にはコンタクトホール３７が形成されてい
る。第２絶縁膜５４上には、ＩＴＯ電極膜５６と同一層
のドレイン用接続配線３４ｂが形成されている。ドレイ
ン用接続配線３４ｂはコンタクトホール３７を介して細
い接続配線３６ｂに接続されている。
【００５９】ゲート用接続配線２４ａ、２４ｂ近傍の断
面構造について、図１０の平面図及び図１１のＢ−Ｂ′
線断面図を用いて説明する。透明絶縁基板１０上には、
金属層４６と同一層のゲート用接続配線２４ｂと細い接
続配線２６ａが形成されている。金属層４６上には、第
１絶縁膜４８及び第２絶縁膜５４が形成されている。細
い接続配線２６ａ上の第１絶縁膜４８及び第２絶縁膜５
４にはコンタクトホール２７が形成されている。第２絶
縁膜５４上には、ＩＴＯ電極膜５６と同一層のゲート用
接続配線２４ａが形成されている。ゲート用接続配線２
４ａはコンタクトホール２７を介して細い接続配線２６
ａに接続されている。
面構造について、図１０の平面図及び図１１のＢ−Ｂ′
線断面図を用いて説明する。透明絶縁基板１０上には、
金属層４６と同一層のゲート用接続配線２４ｂと細い接
続配線２６ａが形成されている。金属層４６上には、第
１絶縁膜４８及び第２絶縁膜５４が形成されている。細
い接続配線２６ａ上の第１絶縁膜４８及び第２絶縁膜５
４にはコンタクトホール２７が形成されている。第２絶
縁膜５４上には、ＩＴＯ電極膜５６と同一層のゲート用
接続配線２４ａが形成されている。ゲート用接続配線２
４ａはコンタクトホール２７を介して細い接続配線２６
ａに接続されている。
【００６０】３．２ 第１の製造方法 次に、本実施例の薄膜トランジスタマトリクス装置の製
造方法を図１２乃至図１７を用いて説明する。図１２及
び図１３は各製造工程におけるＡ−Ａ′線断面図及びＢ
−Ｂ′線断面図であり、図１４乃至図１７は各製造工程
における拡大平面図である。
造方法を図１２乃至図１７を用いて説明する。図１２及
び図１３は各製造工程におけるＡ−Ａ′線断面図及びＢ
−Ｂ′線断面図であり、図１４乃至図１７は各製造工程
における拡大平面図である。
【００６１】本実施例ではゲート用接続配線２４ａ、２
４ｂ及びドレイン用接続配線３４ａ、３４ｂが異なる層
に形成されているにもかかわらず、第１の実施例と同じ
５枚のマスクだけで製造できる。まず、ガラス基板等の
透明絶縁基板１０上に、スパッタ法を用いて、例えばＡ
ｌ又はＣｒ等からなる金属層４６を成膜する（図１２
（ａ））。
４ｂ及びドレイン用接続配線３４ａ、３４ｂが異なる層
に形成されているにもかかわらず、第１の実施例と同じ
５枚のマスクだけで製造できる。まず、ガラス基板等の
透明絶縁基板１０上に、スパッタ法を用いて、例えばＡ
ｌ又はＣｒ等からなる金属層４６を成膜する（図１２
（ａ））。
【００６２】次に、第１マスクを用いて金属層４６をパ
ターニングして、ゲートバスライン１４ａ、１４ｂ、ゲ
ート電極４２ａ、蓄積電極４６ａ、ゲート用接続配線２
４ｂ、細い接続配線２６ａ、２６ｂ、入力電極２０を形
成する（図１２（ｂ）及び図１４参照）。次に、全面
に、プラズマＣＶＤ法を用いて、ＳｉＮ膜又はＳｉＯ2
膜とＳｉＮ膜との２層膜等からなる第１絶縁膜４８を成
膜する。
ターニングして、ゲートバスライン１４ａ、１４ｂ、ゲ
ート電極４２ａ、蓄積電極４６ａ、ゲート用接続配線２
４ｂ、細い接続配線２６ａ、２６ｂ、入力電極２０を形
成する（図１２（ｂ）及び図１４参照）。次に、全面
に、プラズマＣＶＤ法を用いて、ＳｉＮ膜又はＳｉＯ2
膜とＳｉＮ膜との２層膜等からなる第１絶縁膜４８を成
膜する。
【００６３】次に、第１絶縁膜４８上に、プラズマＣＶ
Ｄ法を用いて、ノンドープのｉ型ａ−Ｓｉからなる半導
体活性層５０と、ＳｉＯ2膜又はＳｉＮ膜からなる保護
膜（図示せず）を連続的に成膜する。続いて、この保護
膜を、第２マスクを用いて、ＴＦＴチャネル部を除き、
弗酸緩衝液等を用いて全てエッチング除去する。次に、
全面に、プラズマＣＶＤ法を用いて、ｎ+ 型ａ−Ｓｉ層
（図示せず）を成膜する。続いて、ｎ+ 型ａ−Ｓｉ層上
に、スパッタ法を用いて、Ａｌ又はＣｒ等からなる金属
層５２を成膜する（図１２（ｃ）参照）。
Ｄ法を用いて、ノンドープのｉ型ａ−Ｓｉからなる半導
体活性層５０と、ＳｉＯ2膜又はＳｉＮ膜からなる保護
膜（図示せず）を連続的に成膜する。続いて、この保護
膜を、第２マスクを用いて、ＴＦＴチャネル部を除き、
弗酸緩衝液等を用いて全てエッチング除去する。次に、
全面に、プラズマＣＶＤ法を用いて、ｎ+ 型ａ−Ｓｉ層
（図示せず）を成膜する。続いて、ｎ+ 型ａ−Ｓｉ層上
に、スパッタ法を用いて、Ａｌ又はＣｒ等からなる金属
層５２を成膜する（図１２（ｃ）参照）。
【００６４】次に、第３マスクを用いて、金属層５２及
び半導体活性層５０をパターニングし、ソース電極４０
ｓ、ドレイン電極４０ｄ、ドレインバスライン１６ａ、
１６ｂ、ドレイン用接続配線３４ａ、細い接続配線３６
ａ、３６ｂ、入力電極３０を形成する（図１２（ｄ）及
び図１５参照）。次に、全面に、プラズマＣＶＤ法を用
いて、ＳｉＮ膜又はＳｉＯ2膜とＳｉＮ膜との２層膜等
からなる第２絶縁膜５４を成膜する（図１３（ａ）参
照）。
び半導体活性層５０をパターニングし、ソース電極４０
ｓ、ドレイン電極４０ｄ、ドレインバスライン１６ａ、
１６ｂ、ドレイン用接続配線３４ａ、細い接続配線３６
ａ、３６ｂ、入力電極３０を形成する（図１２（ｄ）及
び図１５参照）。次に、全面に、プラズマＣＶＤ法を用
いて、ＳｉＮ膜又はＳｉＯ2膜とＳｉＮ膜との２層膜等
からなる第２絶縁膜５４を成膜する（図１３（ａ）参
照）。
【００６５】次に、第４マスクを用いて、第２絶縁膜５
４及び第１絶縁膜４８をパターニングして、コンタクト
ホール２７、コンタクトホール３７、抵抗配線３８用コ
ンタクトホールを形成する（図１３（ｂ）及び図１６参
照）。次に、全面に、スパッタ法を用いて、ＩＴＯ電極
膜５６を成膜する（図１３（ｃ）参照）。
４及び第１絶縁膜４８をパターニングして、コンタクト
ホール２７、コンタクトホール３７、抵抗配線３８用コ
ンタクトホールを形成する（図１３（ｂ）及び図１６参
照）。次に、全面に、スパッタ法を用いて、ＩＴＯ電極
膜５６を成膜する（図１３（ｃ）参照）。
【００６６】次いで、第５マスクを用いてＩＴＯ電極膜
５６をパターニングして、画素電極４２、ゲート用接続
配線２４ａ、ドレイン用接続配線３４ｂ、抵抗配線３８
ａ、３８ｂ、３８ｃ、３８ｄを形成する（図１３（ｄ）
及び図１７参照）。抵抗配線３８ａ、３８ｂ、３８ｃ、
３８ｄは、ゲート用接続配線２４ａ、２４ｂの端部とド
レイン用接続配線３４ａ、３４ｂの端部を接続するよう
にパターニングされる。
５６をパターニングして、画素電極４２、ゲート用接続
配線２４ａ、ドレイン用接続配線３４ｂ、抵抗配線３８
ａ、３８ｂ、３８ｃ、３８ｄを形成する（図１３（ｄ）
及び図１７参照）。抵抗配線３８ａ、３８ｂ、３８ｃ、
３８ｄは、ゲート用接続配線２４ａ、２４ｂの端部とド
レイン用接続配線３４ａ、３４ｂの端部を接続するよう
にパターニングされる。
【００６７】このよう第１の実施例と同様に５枚のマス
クを用いるだけで本実施例の薄膜トランジスタマトリク
ス装置を製造することができる。３．３ 第２の製造方法 次に、本実施例の薄膜トランジスタマトリクス装置の他
の製造方法を図１８乃至図２３を用いて説明する。図１
８及び図１９は各製造工程におけるＡ−Ａ′線断面図及
びＢ−Ｂ′線断面図であり、図２０乃至図２３は各製造
工程における拡大平面図である。
クを用いるだけで本実施例の薄膜トランジスタマトリク
ス装置を製造することができる。３．３ 第２の製造方法 次に、本実施例の薄膜トランジスタマトリクス装置の他
の製造方法を図１８乃至図２３を用いて説明する。図１
８及び図１９は各製造工程におけるＡ−Ａ′線断面図及
びＢ−Ｂ′線断面図であり、図２０乃至図２３は各製造
工程における拡大平面図である。
【００６８】上述した第１の製造方法では、ゲート用接
続配線２４ａとゲート用接続配線２４ｂとを接続するた
めのコンタクトホール２７が、第１絶縁膜４８と第２絶
縁膜５４に形成されているため、ゲート用接続配線２４
ａとゲート用接続配線２４ｂの段差が大きく良好な接続
が行えないおそれがある。この第２の製造方法は、マス
クを追加することにより、コンタクトホールにより接続
される配線間に大きな段差が生じないようにしたもので
ある。本実施例では、第１の実施例よりも１枚多い６枚
のマスクを用いて製造する。
続配線２４ａとゲート用接続配線２４ｂとを接続するた
めのコンタクトホール２７が、第１絶縁膜４８と第２絶
縁膜５４に形成されているため、ゲート用接続配線２４
ａとゲート用接続配線２４ｂの段差が大きく良好な接続
が行えないおそれがある。この第２の製造方法は、マス
クを追加することにより、コンタクトホールにより接続
される配線間に大きな段差が生じないようにしたもので
ある。本実施例では、第１の実施例よりも１枚多い６枚
のマスクを用いて製造する。
【００６９】まず、ガラス基板等の透明絶縁基板１０上
に、スパッタ法を用いて、例えばＡｌ又はＣｒ等からな
る金属層４６を成膜する（図１８（ａ））。次に、第１
マスクを用いて金属層４６をパターニングして、ゲート
バスライン１４ａ、１４ｂ、ゲート電極４２ａ、蓄積電
極４６ａ、ドレイン用接続配線３４ｂ、ゲート用接続配
線２４ｂ、細い接続配線２６ａ、２６ｂ、入力電極２０
を形成する（図１８（ｂ）及び図２０参照）。
に、スパッタ法を用いて、例えばＡｌ又はＣｒ等からな
る金属層４６を成膜する（図１８（ａ））。次に、第１
マスクを用いて金属層４６をパターニングして、ゲート
バスライン１４ａ、１４ｂ、ゲート電極４２ａ、蓄積電
極４６ａ、ドレイン用接続配線３４ｂ、ゲート用接続配
線２４ｂ、細い接続配線２６ａ、２６ｂ、入力電極２０
を形成する（図１８（ｂ）及び図２０参照）。
【００７０】次に、全面に、プラズマＣＶＤ法を用い
て、ＳｉＮ膜又はＳｉＯ2膜とＳｉＮ膜との２層膜等か
らなる第１絶縁膜４８を成膜する（図１８（ｃ）参
照）。次に、第１絶縁膜４８上に、プラズマＣＶＤ法を
用いて、ノンドープのｉ型ａ−Ｓｉからなる半導体活性
層５０と、ＳｉＯ2膜又はＳｉＮ膜からなる保護膜（図
示せず）とを連続的に成膜する。続いて、この保護膜
を、第２マスクを用いて、ＴＦＴチャネル部を除き、弗
酸緩衝液等を用いて全てエッチング除去する。
て、ＳｉＮ膜又はＳｉＯ2膜とＳｉＮ膜との２層膜等か
らなる第１絶縁膜４８を成膜する（図１８（ｃ）参
照）。次に、第１絶縁膜４８上に、プラズマＣＶＤ法を
用いて、ノンドープのｉ型ａ−Ｓｉからなる半導体活性
層５０と、ＳｉＯ2膜又はＳｉＮ膜からなる保護膜（図
示せず）とを連続的に成膜する。続いて、この保護膜
を、第２マスクを用いて、ＴＦＴチャネル部を除き、弗
酸緩衝液等を用いて全てエッチング除去する。
【００７１】次に、追加したマスクを用いて、第１絶縁
膜４８をパターニングし、ドレイン用接続配線３４ｂと
細い接続配線３６ｂを接続するためのコンタクトホール
３７、細い接続配線２６ａとゲート用接続配線２４ａを
接続するためのコンタクトホール２７を形成する（図１
８（ｄ）及び図２１参照）。次に、全面に、プラズマＣ
ＶＤ法を用いて、ｎ+ 型ａ−Ｓｉ層（図示せず）を成膜
する。続いて、ｎ+ 型ａ−Ｓｉ層上に、スパッタ法を用
いて、Ａｌ又はＣｒ等からなる金属層５２を成膜する
（図１９（ａ）参照）。
膜４８をパターニングし、ドレイン用接続配線３４ｂと
細い接続配線３６ｂを接続するためのコンタクトホール
３７、細い接続配線２６ａとゲート用接続配線２４ａを
接続するためのコンタクトホール２７を形成する（図１
８（ｄ）及び図２１参照）。次に、全面に、プラズマＣ
ＶＤ法を用いて、ｎ+ 型ａ−Ｓｉ層（図示せず）を成膜
する。続いて、ｎ+ 型ａ−Ｓｉ層上に、スパッタ法を用
いて、Ａｌ又はＣｒ等からなる金属層５２を成膜する
（図１９（ａ）参照）。
【００７２】次に、第３マスクを用いて、金属層５２及
び半導体活性層５０をパターニングし、ソース電極４０
ｓ、ドレイン電極４０ｄ、ドレインバスライン１６ａ、
１６ｂ、ドレイン用接続配線３４ａ、細い接続配線３６
ａ、３６ｂ、ゲート用接続配線２４ａ、入力電極３０を
形成する（図１９（ｂ）及び図２２参照）。次に、全面
に、プラズマＣＶＤ法を用いて、ＳｉＮ膜又はＳｉＯ2
膜とＳｉＮ膜との２層膜等からなる第２絶縁膜５４を成
膜する（図１９（ｃ）参照）。
び半導体活性層５０をパターニングし、ソース電極４０
ｓ、ドレイン電極４０ｄ、ドレインバスライン１６ａ、
１６ｂ、ドレイン用接続配線３４ａ、細い接続配線３６
ａ、３６ｂ、ゲート用接続配線２４ａ、入力電極３０を
形成する（図１９（ｂ）及び図２２参照）。次に、全面
に、プラズマＣＶＤ法を用いて、ＳｉＮ膜又はＳｉＯ2
膜とＳｉＮ膜との２層膜等からなる第２絶縁膜５４を成
膜する（図１９（ｃ）参照）。
【００７３】次に、第４マスクを用いて、第２絶縁膜５
４及び第１絶縁膜４８をパターニングして、抵抗配線３
８用コンタクトホールを形成する。次に、全面に、スパ
ッタ法を用いて、ＩＴＯ電極膜５６を成膜する。次い
で、第５マスクを用いてＩＴＯ電極膜５６をパターニン
グして、画素電極４２、抵抗配線３８ａ、３８ｂ、３８
ｃ、３８ｄを形成する（図２３参照）。
４及び第１絶縁膜４８をパターニングして、抵抗配線３
８用コンタクトホールを形成する。次に、全面に、スパ
ッタ法を用いて、ＩＴＯ電極膜５６を成膜する。次い
で、第５マスクを用いてＩＴＯ電極膜５６をパターニン
グして、画素電極４２、抵抗配線３８ａ、３８ｂ、３８
ｃ、３８ｄを形成する（図２３参照）。
【００７４】このよう追加マスクを含めて６枚のマスク
を用いることにより、ゲート用接続配線２４ａとゲート
用接続配線２４ｂの段差を小さく、良好な接続を行えう
ことができる。このように本実施例によれば、ゲートバ
スライン１４ａ、１４ｂがゲート用接続配線２４ａ、２
４ｂにより共通接続され、ドレインバスライン１６ａ、
１６ｂがドレイン用接続配線３４ａ、３４ｂにより共通
接続されているので、薄膜トランジスタを形成する製造
工程や、液晶パネルを形成する製造工程において、静電
チャージが加わっても電荷が局在することがなく、電気
的ストレスを緩和することができる。
を用いることにより、ゲート用接続配線２４ａとゲート
用接続配線２４ｂの段差を小さく、良好な接続を行えう
ことができる。このように本実施例によれば、ゲートバ
スライン１４ａ、１４ｂがゲート用接続配線２４ａ、２
４ｂにより共通接続され、ドレインバスライン１６ａ、
１６ｂがドレイン用接続配線３４ａ、３４ｂにより共通
接続されているので、薄膜トランジスタを形成する製造
工程や、液晶パネルを形成する製造工程において、静電
チャージが加わっても電荷が局在することがなく、電気
的ストレスを緩和することができる。
【００７５】また、検査精度を向上するためには、全て
のゲートバスライン、全てのドレインバスラインに同じ
電圧を印加するテストするよりも、互いに隣り合うゲー
トバスライン、ドレインバスラインに異なる電圧を印加
してテストを行うことが望ましい。本実施例によれば、
互いに隣り合うゲートバスライン１４ａ、１４ｂ同士を
別個に共通接続し、互いに隣り合うドレインバスライン
２４ａ、２４ｂ同士を別個に共通接続したので、互いに
隣り合うゲートバスライン、ドレインバスラインに異な
る電圧を印加して精度の高い検査を行うことができる。４．第４の実施例 ４．１ 薄膜トランジスタマトリクス装置 本発明の第４の実施例による薄膜トランジスタマトリク
ス装置を図２４乃至図２６を用いて説明する。
のゲートバスライン、全てのドレインバスラインに同じ
電圧を印加するテストするよりも、互いに隣り合うゲー
トバスライン、ドレインバスラインに異なる電圧を印加
してテストを行うことが望ましい。本実施例によれば、
互いに隣り合うゲートバスライン１４ａ、１４ｂ同士を
別個に共通接続し、互いに隣り合うドレインバスライン
２４ａ、２４ｂ同士を別個に共通接続したので、互いに
隣り合うゲートバスライン、ドレインバスラインに異な
る電圧を印加して精度の高い検査を行うことができる。４．第４の実施例 ４．１ 薄膜トランジスタマトリクス装置 本発明の第４の実施例による薄膜トランジスタマトリク
ス装置を図２４乃至図２６を用いて説明する。
【００７６】図２４は本実施例の薄膜トランジスタマト
リクス装置のパターンレイアウトを示す図、図２５は図
２４の薄膜トランジスタマトリクス装置の配線領域を拡
大した図、図２６は図２４の薄膜トランジスタマトリク
ス装置の断面図である。上述した第１乃至第３の実施例
による薄膜トランジスタマトリクス装置と同一又は同種
の構成要素には同一の符号を付して説明を省略又は簡略
にする。
リクス装置のパターンレイアウトを示す図、図２５は図
２４の薄膜トランジスタマトリクス装置の配線領域を拡
大した図、図２６は図２４の薄膜トランジスタマトリク
ス装置の断面図である。上述した第１乃至第３の実施例
による薄膜トランジスタマトリクス装置と同一又は同種
の構成要素には同一の符号を付して説明を省略又は簡略
にする。
【００７７】本実施例による薄膜トランジスタマトリク
ス装置は、第３の実施例と同様に、ゲートバスライン１
４ａ、１４ｂを別個に共通接続したゲート用接続配線２
４ａ、２４ｂを透明絶縁基板１０の同じ側に配置し、ド
レインバスライン１６ａ、１６ｂを別個に共通接続した
ドレイン用接続配線３４ａ、３４ｂを透明絶縁基板１０
の同じ側に配置したものであるが、第３の実施例とは、
ゲートバスライン１４ａ、１４ｂとゲート用接続配線２
４ａ、２４ｂとの接続構造、ドレインバスライン１６
ａ、１６ｂとドレイン用接続配線３４ａ、３４ｂの接続
構造が異なる。
ス装置は、第３の実施例と同様に、ゲートバスライン１
４ａ、１４ｂを別個に共通接続したゲート用接続配線２
４ａ、２４ｂを透明絶縁基板１０の同じ側に配置し、ド
レインバスライン１６ａ、１６ｂを別個に共通接続した
ドレイン用接続配線３４ａ、３４ｂを透明絶縁基板１０
の同じ側に配置したものであるが、第３の実施例とは、
ゲートバスライン１４ａ、１４ｂとゲート用接続配線２
４ａ、２４ｂとの接続構造、ドレインバスライン１６
ａ、１６ｂとドレイン用接続配線３４ａ、３４ｂの接続
構造が異なる。
【００７８】最初に、図２４及び図２５を用いて、本実
施例の薄膜トランジスタマトリクス装置の平面的なレイ
アウトについて説明する。複数のゲートバスライン１４
は、互いに隣り合う奇数番目のゲートバスライン１４ａ
と偶数番目のゲートバスライン１４ｂに分けられてい
る。奇数番目のゲートバスライン１４ａの図２４の左側
の端部には、バンプ１８ａが形成されている。バンプ１
８ａは細い接続配線２６ａ及びコンタクトホール２７
ｂ、接続配線２５、コンタクトホール２７ａを介してゲ
ート用接続配線２４ａに共通接続されている。
施例の薄膜トランジスタマトリクス装置の平面的なレイ
アウトについて説明する。複数のゲートバスライン１４
は、互いに隣り合う奇数番目のゲートバスライン１４ａ
と偶数番目のゲートバスライン１４ｂに分けられてい
る。奇数番目のゲートバスライン１４ａの図２４の左側
の端部には、バンプ１８ａが形成されている。バンプ１
８ａは細い接続配線２６ａ及びコンタクトホール２７
ｂ、接続配線２５、コンタクトホール２７ａを介してゲ
ート用接続配線２４ａに共通接続されている。
【００７９】偶数番目のゲートバスライン１４ｂの図２
４の左側の端部には、バンプ１８ｂが形成されている。
バンプ１８ｂは細い接続配線２６ｂを介してゲート用接
続配線２４ｂに共通接続されている。ゲート用接続配線
２４ａ、２４ｂは、入力端子２０とバンプ１８ａ、１８
ｂ間のＩＣチップ領域２２を縦断して延在している。
４の左側の端部には、バンプ１８ｂが形成されている。
バンプ１８ｂは細い接続配線２６ｂを介してゲート用接
続配線２４ｂに共通接続されている。ゲート用接続配線
２４ａ、２４ｂは、入力端子２０とバンプ１８ａ、１８
ｂ間のＩＣチップ領域２２を縦断して延在している。
【００８０】奇数番目のドレインバスライン１６ａの図
２４の上側の端部には、バンプ２８ａが形成されてい
る。バンプ２８ａは細い接続配線３６ａ及びコンタクト
ホール３７ｂ、接続配線３５、コンタクトホール３７ａ
を介してドレイン用接続配線３４ａに共通接続されてい
る。偶数番目のドレインバスライン１６ｂの図２４の上
側の端部には、バンプ２８ｂが形成されている。バンプ
２８ｂは細い接続配線３６ｂを介してドレイン用接続配
線３４ｂに共通接続されている。
２４の上側の端部には、バンプ２８ａが形成されてい
る。バンプ２８ａは細い接続配線３６ａ及びコンタクト
ホール３７ｂ、接続配線３５、コンタクトホール３７ａ
を介してドレイン用接続配線３４ａに共通接続されてい
る。偶数番目のドレインバスライン１６ｂの図２４の上
側の端部には、バンプ２８ｂが形成されている。バンプ
２８ｂは細い接続配線３６ｂを介してドレイン用接続配
線３４ｂに共通接続されている。
【００８１】ドレイン用接続配線３４ａ、３４ｂは、入
力端子３０とバンプ２８ａ、２８ｂ間のＩＣチップ領域
３２を横断して延在している。ゲート用接続配線２４
ａ、２４ｂとドレイン用接続配線３４ａ、３４ｂは互い
に抵抗配線３８ａ、３８ｂ、３８ｃ、３８ｄにより接続
されている。ゲート用接続配線２４ａとゲート用接続配
線２４ｂは抵抗配線３８ａにより接続され、ゲート用接
続配線２４ａとドレイン用接続配線３４ｂは抵抗配線３
８ｂにより接続され、ゲート用接続配線２４ｂとドレイ
ン用接続配線３４ａは抵抗配線３８ｃにより接続され、
ドレイン用接続配線３４ａとドレイン用接続配線３４ｂ
は抵抗配線３８ｄにより接続されている。
力端子３０とバンプ２８ａ、２８ｂ間のＩＣチップ領域
３２を横断して延在している。ゲート用接続配線２４
ａ、２４ｂとドレイン用接続配線３４ａ、３４ｂは互い
に抵抗配線３８ａ、３８ｂ、３８ｃ、３８ｄにより接続
されている。ゲート用接続配線２４ａとゲート用接続配
線２４ｂは抵抗配線３８ａにより接続され、ゲート用接
続配線２４ａとドレイン用接続配線３４ｂは抵抗配線３
８ｂにより接続され、ゲート用接続配線２４ｂとドレイ
ン用接続配線３４ａは抵抗配線３８ｃにより接続され、
ドレイン用接続配線３４ａとドレイン用接続配線３４ｂ
は抵抗配線３８ｄにより接続されている。
【００８２】次に、図２６を用いて、本実施例の薄膜ト
ランジスタマトリクス装置の断面構造について説明す
る。ドレイン用接続配線３４ａ、３４ｂ近傍の断面構造
について、図２５の平面図及び図２６のＡ−Ａ′線断面
図を用いて説明する。透明絶縁基板１０上には、金属層
４６と同一層のドレイン用接続配線３４ｂが形成されて
いる。透明絶縁基板１０及びドレイン用接続配線３４ｂ
上には、第１絶縁膜４８が形成されている。この第１絶
縁膜４８上には、半導体活性層５０及び金属層５２と同
一層の細い接続配線３６ｂとドレイン用接続配線３４ａ
が形成されている。金属層５２上には第２絶縁膜５４が
形成されている。第１絶縁膜４８及び第２絶縁膜５４に
はドレイン用接続配線３４ｂに達するコンタクトホール
３７ａが形成され、第２絶縁膜５４には細い接続配線３
６ｂに達するコンタクトホール３７ｂが形成されてい
る。第２絶縁膜５４上には、ＩＴＯ電極膜５６と同一層
の接続配線３５が形成され、細い接続配線３６ｂとドレ
イン用接続配線３４ｂとをコンタクトホール３７ａ、３
７ｂを介して接続している。
ランジスタマトリクス装置の断面構造について説明す
る。ドレイン用接続配線３４ａ、３４ｂ近傍の断面構造
について、図２５の平面図及び図２６のＡ−Ａ′線断面
図を用いて説明する。透明絶縁基板１０上には、金属層
４６と同一層のドレイン用接続配線３４ｂが形成されて
いる。透明絶縁基板１０及びドレイン用接続配線３４ｂ
上には、第１絶縁膜４８が形成されている。この第１絶
縁膜４８上には、半導体活性層５０及び金属層５２と同
一層の細い接続配線３６ｂとドレイン用接続配線３４ａ
が形成されている。金属層５２上には第２絶縁膜５４が
形成されている。第１絶縁膜４８及び第２絶縁膜５４に
はドレイン用接続配線３４ｂに達するコンタクトホール
３７ａが形成され、第２絶縁膜５４には細い接続配線３
６ｂに達するコンタクトホール３７ｂが形成されてい
る。第２絶縁膜５４上には、ＩＴＯ電極膜５６と同一層
の接続配線３５が形成され、細い接続配線３６ｂとドレ
イン用接続配線３４ｂとをコンタクトホール３７ａ、３
７ｂを介して接続している。
【００８３】ゲート用接続配線２４ａ、２４ｂ近傍の断
面構造について、図２５の平面図及び図２６のＢ−Ｂ′
線断面図を用いて説明する。透明絶縁基板１０上には、
金属層４６と同一層のゲート用接続配線２４ｂと細い接
続配線２６ａが形成されている。金属層４６上には、第
１絶縁膜４８が形成されている。第１絶縁膜４８上に
は、半導体活性層５０及び金属層５２と同一層のゲート
用接続配線２４ａが形成されている。第１絶縁膜４８及
びゲート用接続配線２４ａ上には第２絶縁膜５４が形成
されている。第２絶縁膜５４にはゲート用接続配線２４
ａに達するコンタクトホール２７ａが形成され、第１絶
縁膜４８及び第２絶縁膜５４には細い接続配線２６ａに
達するコンタクトホール２７ｂが形成されている。第２
絶縁膜５４上には、ＩＴＯ電極膜５６と同一層の接続配
線２５が形成され、細い接続配線２６ａとゲート用接続
配線２４ｂとをコンタクトホール２７ａ、２７ｂを介し
て接続している。
面構造について、図２５の平面図及び図２６のＢ−Ｂ′
線断面図を用いて説明する。透明絶縁基板１０上には、
金属層４６と同一層のゲート用接続配線２４ｂと細い接
続配線２６ａが形成されている。金属層４６上には、第
１絶縁膜４８が形成されている。第１絶縁膜４８上に
は、半導体活性層５０及び金属層５２と同一層のゲート
用接続配線２４ａが形成されている。第１絶縁膜４８及
びゲート用接続配線２４ａ上には第２絶縁膜５４が形成
されている。第２絶縁膜５４にはゲート用接続配線２４
ａに達するコンタクトホール２７ａが形成され、第１絶
縁膜４８及び第２絶縁膜５４には細い接続配線２６ａに
達するコンタクトホール２７ｂが形成されている。第２
絶縁膜５４上には、ＩＴＯ電極膜５６と同一層の接続配
線２５が形成され、細い接続配線２６ａとゲート用接続
配線２４ｂとをコンタクトホール２７ａ、２７ｂを介し
て接続している。
【００８４】４．２ 製造方法 次に、本実施例の薄膜トランジスタマトリクス装置の製
造方法を図２７乃至図３２を用いて説明する。図２７及
び図２８は各製造工程におけるＡ−Ａ′線断面図及びＢ
−Ｂ′線断面図であり、図２９乃至図３２は各製造工程
における拡大平面図である。
造方法を図２７乃至図３２を用いて説明する。図２７及
び図２８は各製造工程におけるＡ−Ａ′線断面図及びＢ
−Ｂ′線断面図であり、図２９乃至図３２は各製造工程
における拡大平面図である。
【００８５】本実施例ではゲート用接続配線２４ａ、２
４ｂ及びドレイン用接続配線３４ａ、３４ｂが異なる層
に形成されているにもかかわらず、第１の実施例と同じ
５枚のマスクだけで製造できる。まず、ガラス基板等の
透明絶縁基板１０上に、スパッタ法を用いて、例えばＡ
ｌ又はＣｒ等からなる金属層４６を成膜する（図２７
（ａ））。
４ｂ及びドレイン用接続配線３４ａ、３４ｂが異なる層
に形成されているにもかかわらず、第１の実施例と同じ
５枚のマスクだけで製造できる。まず、ガラス基板等の
透明絶縁基板１０上に、スパッタ法を用いて、例えばＡ
ｌ又はＣｒ等からなる金属層４６を成膜する（図２７
（ａ））。
【００８６】次に、第１マスクを用いて金属層４６をパ
ターニングして、ドレイン用接続配線３４ｂ、ゲートバ
スライン１４ａ、１４ｂ、ゲート電極４２ａ、蓄積電極
４６ａ、ゲート用接続配線２４ｂ、細い接続配線２６
ａ、２６ｂ、入力電極２０を形成する（図２７（ｂ）及
び図２９参照）。次に、全面に、プラズマＣＶＤ法を用
いて、ＳｉＮ膜又はＳｉＯ2膜とＳｉＮ膜との２層膜等
からなる第１絶縁膜４８を成膜する。
ターニングして、ドレイン用接続配線３４ｂ、ゲートバ
スライン１４ａ、１４ｂ、ゲート電極４２ａ、蓄積電極
４６ａ、ゲート用接続配線２４ｂ、細い接続配線２６
ａ、２６ｂ、入力電極２０を形成する（図２７（ｂ）及
び図２９参照）。次に、全面に、プラズマＣＶＤ法を用
いて、ＳｉＮ膜又はＳｉＯ2膜とＳｉＮ膜との２層膜等
からなる第１絶縁膜４８を成膜する。
【００８７】次に、第１絶縁膜４８上に、プラズマＣＶ
Ｄ法を用いて、ノンドープのｉ型ａ−Ｓｉからなる半導
体活性層と、ＳｉＯ2膜又はＳｉＮ膜からなる保護膜
（図示せず）とを連続的に成膜する。続いて、この保護
膜を、第２マスクを用いて、ＴＦＴチャネル部を除き、
弗酸緩衝液等を用いて全てエッチング除去する。次に、
全面に、プラズマＣＶＤ法を用いて、ｎ+ 型ａ−Ｓｉ層
（図示せず）を成膜する。続いて、ｎ+ 型ａ−Ｓｉ層上
に、スパッタ法を用いて、Ａｌ又はＣｒ等からなる金属
層５２を成膜する（図２７（ｃ）参照）。
Ｄ法を用いて、ノンドープのｉ型ａ−Ｓｉからなる半導
体活性層と、ＳｉＯ2膜又はＳｉＮ膜からなる保護膜
（図示せず）とを連続的に成膜する。続いて、この保護
膜を、第２マスクを用いて、ＴＦＴチャネル部を除き、
弗酸緩衝液等を用いて全てエッチング除去する。次に、
全面に、プラズマＣＶＤ法を用いて、ｎ+ 型ａ−Ｓｉ層
（図示せず）を成膜する。続いて、ｎ+ 型ａ−Ｓｉ層上
に、スパッタ法を用いて、Ａｌ又はＣｒ等からなる金属
層５２を成膜する（図２７（ｃ）参照）。
【００８８】次に、第３マスクを用いて、金属層５２及
び半導体活性層５０をパターニングし、ソース電極４０
ｓ、ドレイン電極４０ｄ、ドレインバスライン１６ａ、
１６ｂ、ドレイン用接続配線３４ａ、細い接続配線３６
ａ、３６ｂ、入力電極３０、ゲート用接続配線２４ａを
形成する（図２７（ｄ）及び図３０参照）。次に、全面
に、プラズマＣＶＤ法を用いて、ＳｉＮ膜又はＳｉＯ2
膜とＳｉＮ膜との２層膜等からなる第２絶縁膜５４を成
膜する（図２８（ａ）参照）。
び半導体活性層５０をパターニングし、ソース電極４０
ｓ、ドレイン電極４０ｄ、ドレインバスライン１６ａ、
１６ｂ、ドレイン用接続配線３４ａ、細い接続配線３６
ａ、３６ｂ、入力電極３０、ゲート用接続配線２４ａを
形成する（図２７（ｄ）及び図３０参照）。次に、全面
に、プラズマＣＶＤ法を用いて、ＳｉＮ膜又はＳｉＯ2
膜とＳｉＮ膜との２層膜等からなる第２絶縁膜５４を成
膜する（図２８（ａ）参照）。
【００８９】次に、第４マスクを用いて、第２絶縁膜５
４及び第１絶縁膜４８をパターニングして、コンタクト
ホール２７ａ、２７ｂ、コンタクトホール３７ａ、３７
ｂ、抵抗配線３８用コンタクトホールを形成する（図２
８（ｂ）及び図３１参照）。次に、全面に、スパッタ法
を用いて、ＩＴＯ電極膜５６を成膜する（図２８（ｃ）
参照）。
４及び第１絶縁膜４８をパターニングして、コンタクト
ホール２７ａ、２７ｂ、コンタクトホール３７ａ、３７
ｂ、抵抗配線３８用コンタクトホールを形成する（図２
８（ｂ）及び図３１参照）。次に、全面に、スパッタ法
を用いて、ＩＴＯ電極膜５６を成膜する（図２８（ｃ）
参照）。
【００９０】次いで、第５マスクを用いてＩＴＯ電極膜
５６をパターニングして、接続配線３５、画素電極４
２、ゲート用接続配線２４ａ、ドレイン用接続配線３４
ｂ、抵抗配線３８ａ、３８ｂ、３８ｃ、３８ｄ、接続配
線２５を形成する（図２８（ｄ）及び図３２参照）。抵
抗配線３８ａ、３８ｂ、３８ｃ、３８ｄは、ゲート用接
続配線２４ａ、２４ｂの端部とドレイン用接続配線３４
ａ、３４ｂの端部を接続するようにパターニングされ
る。
５６をパターニングして、接続配線３５、画素電極４
２、ゲート用接続配線２４ａ、ドレイン用接続配線３４
ｂ、抵抗配線３８ａ、３８ｂ、３８ｃ、３８ｄ、接続配
線２５を形成する（図２８（ｄ）及び図３２参照）。抵
抗配線３８ａ、３８ｂ、３８ｃ、３８ｄは、ゲート用接
続配線２４ａ、２４ｂの端部とドレイン用接続配線３４
ａ、３４ｂの端部を接続するようにパターニングされ
る。
【００９１】このよう第１の実施例と同様に５枚のマス
クを用いるだけで本実施例の薄膜トランジスタマトリク
ス装置を製造することができる。このように本実施例に
よれば、ゲートバスライン１４ａ、１４ｂがゲート用接
続配線２４ａ、２４ｂにより共通接続され、ドレインバ
スライン１６ａ、１６ｂがドレイン用接続配線３４ａ、
３４ｂにより共通接続されているので、薄膜トランジス
タを形成する製造工程や、液晶パネルを形成する製造工
程において、静電チャージが加わっても電荷が局在する
ことがなく、電気的ストレスを緩和することができる。
クを用いるだけで本実施例の薄膜トランジスタマトリク
ス装置を製造することができる。このように本実施例に
よれば、ゲートバスライン１４ａ、１４ｂがゲート用接
続配線２４ａ、２４ｂにより共通接続され、ドレインバ
スライン１６ａ、１６ｂがドレイン用接続配線３４ａ、
３４ｂにより共通接続されているので、薄膜トランジス
タを形成する製造工程や、液晶パネルを形成する製造工
程において、静電チャージが加わっても電荷が局在する
ことがなく、電気的ストレスを緩和することができる。
【００９２】また、検査精度を向上するためには、全て
のゲートバスライン、全てのドレインバスラインに同じ
電圧を印加するテストするよりも、互いに隣り合うゲー
トバスライン、ドレインバスラインに異なる電圧を印加
してテストを行うことが望ましい。本実施例によれば、
互いに隣り合うゲートバスライン１４ａ、１４ｂ同士を
別個に共通接続し、互いに隣り合うドレインバスライン
２４ａ、２４ｂ同士を別個に共通接続したので、互いに
隣り合うゲートバスライン、ドレインバスラインに異な
る電圧を印加して精度の高い検査を行うことができる。５．第５の実施例 本発明の第５の実施例による薄膜トランジスタマトリク
ス装置を図３３乃至図３４を用いて説明する。
のゲートバスライン、全てのドレインバスラインに同じ
電圧を印加するテストするよりも、互いに隣り合うゲー
トバスライン、ドレインバスラインに異なる電圧を印加
してテストを行うことが望ましい。本実施例によれば、
互いに隣り合うゲートバスライン１４ａ、１４ｂ同士を
別個に共通接続し、互いに隣り合うドレインバスライン
２４ａ、２４ｂ同士を別個に共通接続したので、互いに
隣り合うゲートバスライン、ドレインバスラインに異な
る電圧を印加して精度の高い検査を行うことができる。５．第５の実施例 本発明の第５の実施例による薄膜トランジスタマトリク
ス装置を図３３乃至図３４を用いて説明する。
【００９３】図３３は本実施例の薄膜トランジスタマト
リクス装置のパターンレイアウトを示す図、図３４は図
３３の薄膜トランジスタマトリクス装置の配線領域を拡
大した図である。上述した第１乃至第４の実施例による
薄膜トランジスタマトリクス装置と同一又は同種の構成
要素には同一の符号を付して説明を省略又は簡略にす
る。
リクス装置のパターンレイアウトを示す図、図３４は図
３３の薄膜トランジスタマトリクス装置の配線領域を拡
大した図である。上述した第１乃至第４の実施例による
薄膜トランジスタマトリクス装置と同一又は同種の構成
要素には同一の符号を付して説明を省略又は簡略にす
る。
【００９４】本実施例による薄膜トランジスタマトリク
ス装置は、ゲートバスライン１４ａ、１４ｂを別個に共
通接続したゲート用接続配線２４ａ、２４ｂと、ゲート
側の駆動回路とを、透明絶縁基板１０の両側に配置し、
ドレインバスライン１６ａ、１６ｂを別個に共通接続し
たドレイン用接続配線３４ａ、３４ｂと、ドレイン側の
駆動回路とを、透明絶縁基板１０の両側に配置されてい
る。
ス装置は、ゲートバスライン１４ａ、１４ｂを別個に共
通接続したゲート用接続配線２４ａ、２４ｂと、ゲート
側の駆動回路とを、透明絶縁基板１０の両側に配置し、
ドレインバスライン１６ａ、１６ｂを別個に共通接続し
たドレイン用接続配線３４ａ、３４ｂと、ドレイン側の
駆動回路とを、透明絶縁基板１０の両側に配置されてい
る。
【００９５】複数のゲートバスライン１４は、互いに隣
り合う奇数番目のゲートバスライン１４ａと偶数番目の
ゲートバスライン１４ｂに分けられている。奇数番目の
ゲートバスライン１４ａの図３３の右側の端部には、バ
ンプ１８ａが形成されている。透明絶縁基板１０の右側
の縁部には、外部からの信号を入力する入力端子２０ａ
が形成されている。ゲート用接続配線２４ａは、入力端
子２０ａとバンプ１８ａ間のＩＣチップ領域２２を縦断
して延在している。
り合う奇数番目のゲートバスライン１４ａと偶数番目の
ゲートバスライン１４ｂに分けられている。奇数番目の
ゲートバスライン１４ａの図３３の右側の端部には、バ
ンプ１８ａが形成されている。透明絶縁基板１０の右側
の縁部には、外部からの信号を入力する入力端子２０ａ
が形成されている。ゲート用接続配線２４ａは、入力端
子２０ａとバンプ１８ａ間のＩＣチップ領域２２を縦断
して延在している。
【００９６】偶数番目のゲートバスライン１４ｂの図３
３の左側の端部には、バンプ１８ｂが形成されている。
透明絶縁基板１０の左側の縁部には、外部からの信号を
入力する入力端子２０ｂが形成されている。ゲート用接
続配線２４ｂは、入力端子２０ｂとバンプ１８ｂ間のＩ
Ｃチップ領域２２を縦断して延在している。奇数番目の
ドレインバスライン１６ａの図３３の上側の端部には、
バンプ２８ａが形成されている。透明絶縁基板１０の上
側の縁部には、外部からの信号を入力する入力端子３０
ａが形成されている。ゲート用接続配線３４ａは、入力
端子３０ａとバンプ２８ａ間のＩＣチップ領域３２を縦
断して延在している。
３の左側の端部には、バンプ１８ｂが形成されている。
透明絶縁基板１０の左側の縁部には、外部からの信号を
入力する入力端子２０ｂが形成されている。ゲート用接
続配線２４ｂは、入力端子２０ｂとバンプ１８ｂ間のＩ
Ｃチップ領域２２を縦断して延在している。奇数番目の
ドレインバスライン１６ａの図３３の上側の端部には、
バンプ２８ａが形成されている。透明絶縁基板１０の上
側の縁部には、外部からの信号を入力する入力端子３０
ａが形成されている。ゲート用接続配線３４ａは、入力
端子３０ａとバンプ２８ａ間のＩＣチップ領域３２を縦
断して延在している。
【００９７】偶数番目のドレインバスライン１６ｂの図
３３の下側の端部には、バンプ２８ｂが形成されてい
る。透明絶縁基板１０の下側の縁部には、外部からの信
号を入力する入力端子３０ｂが形成されている。ゲート
用接続配線３４ｂは、入力端子３０ｂとバンプ２８ｂ間
のＩＣチップ領域３２を縦断して延在している。ゲート
用接続配線２４ａ、２４ｂとドレイン用接続配線３４
ａ、３４ｂは互いに抵抗配線３８ａ、３８ｂ、３８ｃ、
３８ｄにより接続されている。ゲート用接続配線２４ａ
とドレイン用接続配線３４ａは抵抗配線３８ａにより接
続され、ゲート用接続配線２４ａとドレイン用接続配線
３４ｂは抵抗配線３８ｂにより接続され、ゲート用接続
配線２４ｂとドレイン用接続配線３４ａは抵抗配線３８
ｃにより接続され、ゲート用接続配線２４ｂとドレイン
用接続配線３４ｂは抵抗配線３８ｄにより接続されてい
る。
３３の下側の端部には、バンプ２８ｂが形成されてい
る。透明絶縁基板１０の下側の縁部には、外部からの信
号を入力する入力端子３０ｂが形成されている。ゲート
用接続配線３４ｂは、入力端子３０ｂとバンプ２８ｂ間
のＩＣチップ領域３２を縦断して延在している。ゲート
用接続配線２４ａ、２４ｂとドレイン用接続配線３４
ａ、３４ｂは互いに抵抗配線３８ａ、３８ｂ、３８ｃ、
３８ｄにより接続されている。ゲート用接続配線２４ａ
とドレイン用接続配線３４ａは抵抗配線３８ａにより接
続され、ゲート用接続配線２４ａとドレイン用接続配線
３４ｂは抵抗配線３８ｂにより接続され、ゲート用接続
配線２４ｂとドレイン用接続配線３４ａは抵抗配線３８
ｃにより接続され、ゲート用接続配線２４ｂとドレイン
用接続配線３４ｂは抵抗配線３８ｄにより接続されてい
る。
【００９８】このように本実施例によれば、ゲートバス
ライン１４ａ、１４ｂがゲート用接続配線２４ａ、２４
ｂにより共通接続され、ドレインバスライン１６ａ、１
６ｂがドレイン用接続配線３４ａ、３４ｂにより共通接
続されているので、薄膜トランジスタを形成する製造工
程や、液晶パネルを形成する製造工程において、静電チ
ャージが加わっても電荷が局在することがなく、電気的
ストレスを緩和することができる。また、本実施例によ
れば、互いに隣り合うゲートバスライン１４ａ、１４ｂ
同士を別個に共通接続し、互いに隣り合うドレインバス
ライン２４ａ、２４ｂ同士を別個に共通接続したので、
互いに隣り合うゲートバスライン、ドレインバスライン
に異なる電圧を印加して精度の高い検査を行うことがで
きる。６．変形例 本発明は上記実施例に限らず種々の変形が可能である。
ライン１４ａ、１４ｂがゲート用接続配線２４ａ、２４
ｂにより共通接続され、ドレインバスライン１６ａ、１
６ｂがドレイン用接続配線３４ａ、３４ｂにより共通接
続されているので、薄膜トランジスタを形成する製造工
程や、液晶パネルを形成する製造工程において、静電チ
ャージが加わっても電荷が局在することがなく、電気的
ストレスを緩和することができる。また、本実施例によ
れば、互いに隣り合うゲートバスライン１４ａ、１４ｂ
同士を別個に共通接続し、互いに隣り合うドレインバス
ライン２４ａ、２４ｂ同士を別個に共通接続したので、
互いに隣り合うゲートバスライン、ドレインバスライン
に異なる電圧を印加して精度の高い検査を行うことがで
きる。６．変形例 本発明は上記実施例に限らず種々の変形が可能である。
【００９９】例えば、上記実施例では逆スタガー型ＴＦ
Ｔマトリクス装置に本発明を適用したが、スタガー形Ｔ
ＦＴマトリクス装置等の他の素子構造のデバイスにも本
発明を適用することができる。また、上記実施例では、
ゲートバスライン及びドレインバスラインを奇数番目の
ものと偶数番目のものとで分けて接続配線により共通接
続したが、この接続態様に限定されることはなく、検査
方法に応じて他の組み合わせで共通接続してもよい。
Ｔマトリクス装置に本発明を適用したが、スタガー形Ｔ
ＦＴマトリクス装置等の他の素子構造のデバイスにも本
発明を適用することができる。また、上記実施例では、
ゲートバスライン及びドレインバスラインを奇数番目の
ものと偶数番目のものとで分けて接続配線により共通接
続したが、この接続態様に限定されることはなく、検査
方法に応じて他の組み合わせで共通接続してもよい。
【０１００】
【発明の効果】以上の通り、本発明によれば、透明絶縁
基板と、前記透明絶縁基板上にマトリクス状に配置され
た複数の薄膜トランジスタと、前記透明絶縁基板上にマ
トリクス状に配置され、前記薄膜トランジスタのソース
に接続された複数の画素電極と、前記薄膜トランジスタ
のゲート又はドレインを共通接続する複数のバスライン
と、前記透明絶縁基板の縁部であって、前記バスライン
の端部に相対して形成された外部端子と、前記外部端子
より内側の領域に形成され、前記複数のバスラインを共
通接続するための接続配線とを設けたので、製造工程中
において、静電チャージ等の電気的ストレスが加わって
も、短絡欠陥が発生することなく、特性変動が少なく、
高歩留まりで製造することができる。
基板と、前記透明絶縁基板上にマトリクス状に配置され
た複数の薄膜トランジスタと、前記透明絶縁基板上にマ
トリクス状に配置され、前記薄膜トランジスタのソース
に接続された複数の画素電極と、前記薄膜トランジスタ
のゲート又はドレインを共通接続する複数のバスライン
と、前記透明絶縁基板の縁部であって、前記バスライン
の端部に相対して形成された外部端子と、前記外部端子
より内側の領域に形成され、前記複数のバスラインを共
通接続するための接続配線とを設けたので、製造工程中
において、静電チャージ等の電気的ストレスが加わって
も、短絡欠陥が発生することなく、特性変動が少なく、
高歩留まりで製造することができる。
【０１０１】上述した薄膜トランジスタマトリクス装置
において、複数の接続配線により複数のバスライン中の
互いに隣り合うバスラインを別個に共通接続するように
すれば、これら接続配線に異なる電位を印加して、高精
度な検査が可能であり、不良品を前もってふるい分ける
ことができる。本発明によれば、透明絶縁基板と、前記
透明絶縁基板上にマトリクス状に配置された複数の薄膜
トランジスタと、前記透明絶縁基板上にマトリクス状に
配置され、前記薄膜トランジスタのソースに接続された
複数の画素電極と、前記薄膜トランジスタのゲートを共
通接続する複数のゲートバスラインと、前記薄膜トラン
ジスタのドレインを共通接続する複数のドレインバスラ
インと、前記透明絶縁基板の縁部であって、前記ゲート
バスラインの端部に相対して形成された第１の外部端子
と、前記透明絶縁基板の縁部であって、前記ドレインバ
スラインの端部に相対して形成された第２の外部端子
と、前記第１の外部端子よりも内側の領域に形成され、
前記複数のゲートバスラインを共通接続するためのゲー
ト用接続配線と、前記第２の外部端子よりも内側の領域
に形成され、前記複数のドレインバスラインを共通接続
するためのドレイン用接続配線とを設けたので、製造工
程中において、静電チャージ等の電気的ストレスが加わ
っても、短絡欠陥が発生することなく、特性変動が少な
く、高歩留まりで製造することができる。
において、複数の接続配線により複数のバスライン中の
互いに隣り合うバスラインを別個に共通接続するように
すれば、これら接続配線に異なる電位を印加して、高精
度な検査が可能であり、不良品を前もってふるい分ける
ことができる。本発明によれば、透明絶縁基板と、前記
透明絶縁基板上にマトリクス状に配置された複数の薄膜
トランジスタと、前記透明絶縁基板上にマトリクス状に
配置され、前記薄膜トランジスタのソースに接続された
複数の画素電極と、前記薄膜トランジスタのゲートを共
通接続する複数のゲートバスラインと、前記薄膜トラン
ジスタのドレインを共通接続する複数のドレインバスラ
インと、前記透明絶縁基板の縁部であって、前記ゲート
バスラインの端部に相対して形成された第１の外部端子
と、前記透明絶縁基板の縁部であって、前記ドレインバ
スラインの端部に相対して形成された第２の外部端子
と、前記第１の外部端子よりも内側の領域に形成され、
前記複数のゲートバスラインを共通接続するためのゲー
ト用接続配線と、前記第２の外部端子よりも内側の領域
に形成され、前記複数のドレインバスラインを共通接続
するためのドレイン用接続配線とを設けたので、製造工
程中において、静電チャージ等の電気的ストレスが加わ
っても、短絡欠陥が発生することなく、特性変動が少な
く、高歩留まりで製造することができる。
【０１０２】上述した薄膜トランジスタマトリクス装置
において、第１及び第２のゲート用接続配線により、複
数のゲートバスライン中の互いに隣り合うゲートバスラ
インを別個に共通接続し、第１及び第２のドレイン用接
続配線により、複数のドレインバスライン中の互いに隣
り合うドレインバスラインを別個に共通接続する用にす
れば、これら接続配線に異なる電位を印加して、高精度
な検査が可能であり、不良品を前もってふるい分けるこ
とができる。
において、第１及び第２のゲート用接続配線により、複
数のゲートバスライン中の互いに隣り合うゲートバスラ
インを別個に共通接続し、第１及び第２のドレイン用接
続配線により、複数のドレインバスライン中の互いに隣
り合うドレインバスラインを別個に共通接続する用にす
れば、これら接続配線に異なる電位を印加して、高精度
な検査が可能であり、不良品を前もってふるい分けるこ
とができる。
【０１０３】本発明によれば、透明絶縁基板上に、薄膜
トランジスタのゲートを共通接続する複数のゲートバス
ラインと、前記ゲートバスラインの端部に相対して形成
された第１の外部端子と、前記第１の外部端子よりも内
側の領域に形成され、前記複数のゲートバスラインを共
通接続するゲート用接続配線とを形成する第１の工程
と、全面に、第１絶縁膜を形成する第２の工程と、前記
第１絶縁膜上に、前記薄膜トランジスタのドレインを共
通接続する複数のドレインバスラインと、前記ドレイン
バスラインの端部に相対して形成された第２の外部端子
と、前記第２の外部端子よりも内側の領域に形成され、
前記複数のドレインバスラインを共通接続するドレイン
用接続配線とを形成する第３の工程を有する製造方法に
より、薄膜トランジスタマトリクス装置を製造すること
ができる。
トランジスタのゲートを共通接続する複数のゲートバス
ラインと、前記ゲートバスラインの端部に相対して形成
された第１の外部端子と、前記第１の外部端子よりも内
側の領域に形成され、前記複数のゲートバスラインを共
通接続するゲート用接続配線とを形成する第１の工程
と、全面に、第１絶縁膜を形成する第２の工程と、前記
第１絶縁膜上に、前記薄膜トランジスタのドレインを共
通接続する複数のドレインバスラインと、前記ドレイン
バスラインの端部に相対して形成された第２の外部端子
と、前記第２の外部端子よりも内側の領域に形成され、
前記複数のドレインバスラインを共通接続するドレイン
用接続配線とを形成する第３の工程を有する製造方法に
より、薄膜トランジスタマトリクス装置を製造すること
ができる。
【０１０４】また、本発明によれば、透明絶縁基板上
に、薄膜トランジスタのゲートを共通接続する複数のゲ
ートバスラインと、前記ゲートバスラインの端部に相対
して形成された第１の外部端子と、前記複数のゲートバ
スライン中の互いに隣り合うゲートバスラインの一方の
組を共通接続する第１のゲート用接続配線とを形成する
第１の工程と、全面に、第１絶縁膜を形成する第２の工
程と、前記第１絶縁膜上に、前記薄膜トランジスタのド
レインを共通接続する複数のドレインバスラインと、前
記ドレインバスラインの端部に相対して形成された第２
の外部端子と、前記複数のドレインバスライン中の互い
に隣り合う一方の組を共通接続する第１のドレイン用接
続配線とを形成する第３の工程と、全面に、第２絶縁膜
を形成する第４の工程と、前記第２絶縁膜上に、画素電
極と、前記複数のゲートバスライン中の互いに隣り合う
ゲートバスラインの他方の組を共通接続する第２のゲー
ト用接続配線と、前記複数のドレインバスライン中の互
いに隣り合う他方の組を共通接続する第２のドレイン用
接続配線とを形成する第５の工程とを有する製造方法に
より、薄膜トランジスタマトリクス装置を製造すること
ができる。
に、薄膜トランジスタのゲートを共通接続する複数のゲ
ートバスラインと、前記ゲートバスラインの端部に相対
して形成された第１の外部端子と、前記複数のゲートバ
スライン中の互いに隣り合うゲートバスラインの一方の
組を共通接続する第１のゲート用接続配線とを形成する
第１の工程と、全面に、第１絶縁膜を形成する第２の工
程と、前記第１絶縁膜上に、前記薄膜トランジスタのド
レインを共通接続する複数のドレインバスラインと、前
記ドレインバスラインの端部に相対して形成された第２
の外部端子と、前記複数のドレインバスライン中の互い
に隣り合う一方の組を共通接続する第１のドレイン用接
続配線とを形成する第３の工程と、全面に、第２絶縁膜
を形成する第４の工程と、前記第２絶縁膜上に、画素電
極と、前記複数のゲートバスライン中の互いに隣り合う
ゲートバスラインの他方の組を共通接続する第２のゲー
ト用接続配線と、前記複数のドレインバスライン中の互
いに隣り合う他方の組を共通接続する第２のドレイン用
接続配線とを形成する第５の工程とを有する製造方法に
より、薄膜トランジスタマトリクス装置を製造すること
ができる。
【０１０５】また、本発明によれば、透明絶縁基板上
に、薄膜トランジスタのゲートを共通接続する複数のゲ
ートバスラインと、前記ゲートバスラインの端部に相対
して形成された第１の外部端子と、前記複数のゲートバ
スライン中の互いに隣り合うゲートバスラインの一方の
組を共通接続する第１のゲート用接続配線と、複数のド
レインバスライン中の互いに隣り合う一方の組を共通接
続する第１のドレイン用接続配線とを形成する第１の工
程と、全面に、第１絶縁膜を形成する第２の工程と、前
記第１絶縁膜上に、前記薄膜トランジスタのドレインを
共通接続する前記複数のドレインバスラインと、前記ド
レインバスラインの端部に相対して形成された第２の外
部端子と、前記複数のドレインバスライン中の互いに隣
り合う他方の組を共通接続する第２のドレイン用接続配
線と、前記複数のゲートバスライン中の互いに隣り合う
ゲートバスラインの一他方の組を共通接続する第２のゲ
ート用接続配線とを形成する第３の工程とにより、薄膜
トランジスタマトリクス装置を製造することができる。
に、薄膜トランジスタのゲートを共通接続する複数のゲ
ートバスラインと、前記ゲートバスラインの端部に相対
して形成された第１の外部端子と、前記複数のゲートバ
スライン中の互いに隣り合うゲートバスラインの一方の
組を共通接続する第１のゲート用接続配線と、複数のド
レインバスライン中の互いに隣り合う一方の組を共通接
続する第１のドレイン用接続配線とを形成する第１の工
程と、全面に、第１絶縁膜を形成する第２の工程と、前
記第１絶縁膜上に、前記薄膜トランジスタのドレインを
共通接続する前記複数のドレインバスラインと、前記ド
レインバスラインの端部に相対して形成された第２の外
部端子と、前記複数のドレインバスライン中の互いに隣
り合う他方の組を共通接続する第２のドレイン用接続配
線と、前記複数のゲートバスライン中の互いに隣り合う
ゲートバスラインの一他方の組を共通接続する第２のゲ
ート用接続配線とを形成する第３の工程とにより、薄膜
トランジスタマトリクス装置を製造することができる。
【０１０６】また、本発明によれば、透明絶縁基板上
に、薄膜トランジスタのゲートを共通接続する複数のゲ
ートバスラインと、前記ゲートバスラインの端部に相対
して形成された第１の外部端子と、前記複数のゲートバ
スライン中の互いに隣り合うゲートバスラインの一方の
組を共通接続する第１のゲート用接続配線と、複数のド
レインバスライン中の互いに隣り合う一方の組を共通接
続する第１のドレイン用接続配線とを形成する第１の工
程と、全面に、第１絶縁膜を形成する第２の工程と、前
記第１絶縁膜上に、前記薄膜トランジスタのドレインを
共通接続する前記複数のドレインバスラインと、前記ド
レインバスラインの端部に相対して形成された第２の外
部端子と、第２のドレイン用接続配線と、第２のゲート
用接続配線とを形成する第３の工程と、全面に、第２絶
縁膜を形成する第４の工程と、前記第２絶縁膜上に、画
素電極と、前記複数のドレインバスライン中の互いに隣
り合う他方の組と前記第２のドレイン用接続配線とを接
続する第１の接続配線と、前記複数のゲートバスライン
中の互いに隣り合うゲートバスラインの他方の組と前記
第２のゲート用接続配線とを接続する第２の接続配線と
を形成する第５の工程とを有する製造方法により、薄膜
トランジスタマトリクス装置を製造することができる。
に、薄膜トランジスタのゲートを共通接続する複数のゲ
ートバスラインと、前記ゲートバスラインの端部に相対
して形成された第１の外部端子と、前記複数のゲートバ
スライン中の互いに隣り合うゲートバスラインの一方の
組を共通接続する第１のゲート用接続配線と、複数のド
レインバスライン中の互いに隣り合う一方の組を共通接
続する第１のドレイン用接続配線とを形成する第１の工
程と、全面に、第１絶縁膜を形成する第２の工程と、前
記第１絶縁膜上に、前記薄膜トランジスタのドレインを
共通接続する前記複数のドレインバスラインと、前記ド
レインバスラインの端部に相対して形成された第２の外
部端子と、第２のドレイン用接続配線と、第２のゲート
用接続配線とを形成する第３の工程と、全面に、第２絶
縁膜を形成する第４の工程と、前記第２絶縁膜上に、画
素電極と、前記複数のドレインバスライン中の互いに隣
り合う他方の組と前記第２のドレイン用接続配線とを接
続する第１の接続配線と、前記複数のゲートバスライン
中の互いに隣り合うゲートバスラインの他方の組と前記
第２のゲート用接続配線とを接続する第２の接続配線と
を形成する第５の工程とを有する製造方法により、薄膜
トランジスタマトリクス装置を製造することができる。
【図１】本発明の第１の実施例による薄膜トランジスタ
マトリクス装置の平面図である。
マトリクス装置の平面図である。
【図２】図１に示す薄膜トランジスタマトリクス装置の
拡大平面図である。
拡大平面図である。
【図３】図１に示す薄膜トランジスタマトリクス装置の
画像表示領域を拡大した平面図である。
画像表示領域を拡大した平面図である。
【図４】図２及び図３に示す薄膜トランジスタマトリク
ス装置の断面図である。
ス装置の断面図である。
【図５】本発明の第１の実施例による薄膜トランジスタ
マトリクス装置の製造方法の工程断面図（その１）であ
る。
マトリクス装置の製造方法の工程断面図（その１）であ
る。
【図６】本発明の第１の実施例による薄膜トランジスタ
マトリクス装置の製造方法の工程断面図（その２）であ
る。
マトリクス装置の製造方法の工程断面図（その２）であ
る。
【図７】本発明の第２の実施例による薄膜トランジスタ
マトリクス装置の平面図である。
マトリクス装置の平面図である。
【図８】図７に示す薄膜トランジスタマトリクス装置の
拡大平面図である。
拡大平面図である。
【図９】本発明の第３の実施例による薄膜トランジスタ
マトリクス装置の平面図である。
マトリクス装置の平面図である。
【図１０】図９に示す薄膜トランジスタマトリクス装置
の拡大平面図である。
の拡大平面図である。
【図１１】図１０に示す薄膜トランジスタマトリクス装
置の断面図である。
置の断面図である。
【図１２】本発明の第３の実施例による薄膜トランジス
タマトリクス装置の第１の製造方法の工程断面図（その
１）である。
タマトリクス装置の第１の製造方法の工程断面図（その
１）である。
【図１３】本発明の第３の実施例による薄膜トランジス
タマトリクス装置の第１の製造方法の工程断面図（その
２）である。
タマトリクス装置の第１の製造方法の工程断面図（その
２）である。
【図１４】本発明の第３の実施例による薄膜トランジス
タマトリクス装置の第１の製造方法の工程平面図（その
１）である。
タマトリクス装置の第１の製造方法の工程平面図（その
１）である。
【図１５】本発明の第３の実施例による薄膜トランジス
タマトリクス装置の第１の製造方法の工程平面図（その
２）である。
タマトリクス装置の第１の製造方法の工程平面図（その
２）である。
【図１６】本発明の第３の実施例による薄膜トランジス
タマトリクス装置の第１の製造方法の工程平面図（その
３）である。
タマトリクス装置の第１の製造方法の工程平面図（その
３）である。
【図１７】本発明の第３の実施例による薄膜トランジス
タマトリクス装置の第１の製造方法の工程平面図（その
４）である。
タマトリクス装置の第１の製造方法の工程平面図（その
４）である。
【図１８】本発明の第３の実施例による薄膜トランジス
タマトリクス装置の第２の製造方法の工程断面図（その
１）である。
タマトリクス装置の第２の製造方法の工程断面図（その
１）である。
【図１９】本発明の第３の実施例による薄膜トランジス
タマトリクス装置の第２の製造方法の工程断面図（その
２）である。
タマトリクス装置の第２の製造方法の工程断面図（その
２）である。
【図２０】本発明の第３の実施例による薄膜トランジス
タマトリクス装置の第２の製造方法の工程平面図（その
１）である。
タマトリクス装置の第２の製造方法の工程平面図（その
１）である。
【図２１】本発明の第３の実施例による薄膜トランジス
タマトリクス装置の第２の製造方法の工程平面図（その
２）である。
タマトリクス装置の第２の製造方法の工程平面図（その
２）である。
【図２２】本発明の第３の実施例による薄膜トランジス
タマトリクス装置の第２の製造方法の工程平面図（その
３）である。
タマトリクス装置の第２の製造方法の工程平面図（その
３）である。
【図２３】本発明の第３の実施例による薄膜トランジス
タマトリクス装置の第２の製造方法の工程平面図（その
４）である。
タマトリクス装置の第２の製造方法の工程平面図（その
４）である。
【図２４】本発明の第４の実施例による薄膜トランジス
タマトリクス装置の平面図である。
タマトリクス装置の平面図である。
【図２５】図２４に示す薄膜トランジスタマトリクス装
置の拡大平面図である。
置の拡大平面図である。
【図２６】図２５に示す薄膜トランジスタマトリクス装
置の断面図である。
置の断面図である。
【図２７】本発明の第４の実施例による薄膜トランジス
タマトリクス装置の第１の製造方法の工程断面図（その
１）である。
タマトリクス装置の第１の製造方法の工程断面図（その
１）である。
【図２８】本発明の第４の実施例による薄膜トランジス
タマトリクス装置の第１の製造方法の工程断面図（その
２）である。
タマトリクス装置の第１の製造方法の工程断面図（その
２）である。
【図２９】本発明の第４の実施例による薄膜トランジス
タマトリクス装置の第１の製造方法の工程平面図（その
１）である。
タマトリクス装置の第１の製造方法の工程平面図（その
１）である。
【図３０】本発明の第４の実施例による薄膜トランジス
タマトリクス装置の第１の製造方法の工程平面図（その
２）である。
タマトリクス装置の第１の製造方法の工程平面図（その
２）である。
【図３１】本発明の第４の実施例による薄膜トランジス
タマトリクス装置の第１の製造方法の工程平面図（その
３）である。
タマトリクス装置の第１の製造方法の工程平面図（その
３）である。
【図３２】本発明の第４の実施例による薄膜トランジス
タマトリクス装置の第１の製造方法の工程平面図（その
４）である。
タマトリクス装置の第１の製造方法の工程平面図（その
４）である。
【図３３】本発明の第５の実施例による薄膜トランジス
タマトリクス装置の平面図である。
タマトリクス装置の平面図である。
【図３４】図３３に示す薄膜トランジスタマトリクス装
置の拡大平面図である。
置の拡大平面図である。
【図３５】従来の薄膜トランジスタマトリクス装置の平
面図である。
面図である。
１０…透明絶縁基板 １２…画像表示領域 １４、１４ａ、１４ｂ…ゲートバスライン １６、１６ａ、１６ｂ…ドレインバスライン １８、１８ａ、１８ｂ…バンプ ２０…入力端子 ２２…ＩＣチップ領域 ２４、２４ａ、２４ｂ…ゲート用接続配線 ２５…接続配線 ２６、２６ａ、２６ｂ…細い接続配線 ２７、２７ａ、２７ｂ…コンタクトホール ２８、２８ａ、２８ｂ…バンプ ３０…入力端子 ３２…ＩＣチップ領域 ３４、３４ａ、３４ｂ…ゲート用接続配線 ３５…接続配線 ３６、３６ａ、３６ｂ…細い接続配線 ３７、３７ａ、３７ｂ…コンタクトホール ３８、３８ａ、３８ｂ…バンプ ４０…薄膜トランジスタ ４０ｇ…ゲート電極 ４０ｄ…ドレイン電極 ４０ｓ…ソース電極 ４２…画素電極 ４４…蓄積容量部 ４６…金属層 ４６ａ…蓄積電極 ４８…第１絶縁膜 ５０…半導体活性層 ５２…金属層 ５２ａ…対向電極 ５４…第２絶縁膜 ５６…ＩＴＯ電極膜
フロントページの続き (72)発明者 橘木 誠 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 岡元 謙次 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平２−8817（ＪＰ，Ａ) 特開 平６−130419（ＪＰ，Ａ) 特開 平６−202152（ＪＰ，Ａ) 特開 平２−244126（ＪＰ，Ａ) 特開 平５−142507（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368
Claims (18)
- 【請求項１】 透明絶縁基板と、 前記透明絶縁基板上にマトリクス状に配置された複数の
薄膜トランジスタと、 前記透明絶縁基板上にマトリクス状に配置され、前記薄
膜トランジスタのソースに接続された複数の画素電極
と、 前記薄膜トランジスタのゲート又はドレインを共通接続
する複数のバスラインと、前記複数のバスラインの端部にそれぞれ設けられた複数
のバスライン端子と、 前記透明絶縁基板の縁部であって、前記バスラインの端
部に相対して形成された外部端子と、 前記外部端子より内側であって、前記複数のバスライン
端子の外側の領域に形成され、前記複数のバスラインを
共通接続するための接続配線とを有することを特徴とす
る薄膜トランジスタマトリクス装置。 - 【請求項２】 請求項１記載の薄膜トランジスタマトリ
クス装置において、 前記接続配線は、前記複数のバスライン中の互いに隣り
合うバスラインを別個に共通接続するための複数の接続
配線を有することを特徴とする薄膜トランジスタマトリ
クス装置。 - 【請求項３】 請求項２記載の薄膜トランジスタマトリ
クス装置において、 前記複数の接続配線を接続し、前記接続配線よりも抵抗
値の高い抵抗配線を更に有することを特徴とする薄膜ト
ランジスタマトリクス装置。 - 【請求項４】 請求項１乃至３のいずれかに記載の薄膜
トランジスタマトリクス装置において、 前記複数のバスラインは前記接続配線から電気的に分離
されていることを特徴とする薄膜トランジスタマトリク
ス装置。 - 【請求項５】 透明絶縁基板と、 前記透明絶縁基板上にマトリクス状に配置された複数の
薄膜トランジスタと、前記透明絶縁基板上にマトリクス
状に配置され、前記薄膜トランジスタのソースに接続さ
れた複数の画素電極と、 前記薄膜トランジスタのゲートを共通接続する複数のゲ
ートバスラインと、前記複数のゲートバスラインの端部にそれぞれ設けられ
た複数のゲートバスライン端子と、 前記薄膜トランジスタのドレインを共通接続する複数の
ドレインバスラインと、前記複数のドレインバスラインの端部にそれぞれ設けら
れた複数のドレインバスライン端子と、 前記透明絶縁基板の縁部であって、前記ゲートバスライ
ンの端部に相対して形成された第１の外部端子と、 前記透明絶縁基板の縁部であって、前記ドレインバスラ
インの端部に相対して形成された第２の外部端子と、 前記第１の外部端子よりも内側であって、前記複数のゲ
ートバスライン端子の外側の領域に形成され、前記複数
のゲートバスラインを共通接続するためのゲート用接続
配線と、 前記第２の外部端子よりも内側であって、前記複数のド
レインバスライン端子の外側の領域に形成され、前記複
数のドレインバスラインを共通接続するためのドレイン
用接続配線とを有することを特徴とする薄膜トランジス
タマトリクス装置。 - 【請求項６】 請求項５記載の薄膜トランジスタマトリ
クス装置において、 前記ゲート用接続配線と前記ドレイン用接続配線を接続
し、前記ゲート用接続配線及び前記ドレイン用接続配線
よりも抵抗値の高い抵抗配線を更に有することを特徴と
する薄膜トランジスタマトリクス装置。 - 【請求項７】 請求項５又は６記載の薄膜トランジスタ
マトリクス装置において、 前記ゲート用接続配線は、前記複数のゲートバスライン
中の互いに隣り合うゲートバスラインを別個に共通接続
するための第１及び第２のゲート用接続配線を有し、 前記ドレイン用接続配線は、前記複数のドレインバスラ
イン中の互いに隣り合うドレインバスラインを別個に共
通接続するための第１及び第２のドレイン用接続配線を
有することを特徴とする薄膜トランジスタマトリクス装
置。 - 【請求項８】 請求項７記載の薄膜トランジスタマトリ
クス装置において、 前記第１及び第２のゲート用接続配線と、前記第１及び
第２のドレイン用接続配線とを接続し、前記複数の接続
配線よりも抵抗値の高い抵抗配線を更に有することを特
徴とする薄膜トランジスタマトリクス装置。 - 【請求項９】 請求項５乃至８のいずれかに記載の薄膜
トランジスタマトリクス装置において、 前記複数のゲートバスラインは前記ゲート用接続配線か
ら電気的に分離されており、 前記複数のドレインバスラインは前記ドレイン用接続配
線から電気的に分離されていることを特徴とする薄膜ト
ランジスタマトリクス装置。 - 【請求項１０】 請求項１乃至９のいずれかに記載の薄
膜トランジスタマトリクス装置と、前記薄膜トランジス
タマトリクス装置に対向して配置された対向基板と、前
記薄膜トランジスタマトリクス装置と前記対向基板の間
に挟まれた液晶とを有することを特徴とする液晶パネ
ル。 - 【請求項１１】 請求項１０記載の液晶パネルと、前記
液晶パネルを駆動するための回路が形成された回路基板
と、前記液晶パネルと前記回路基板を接続する接続配線
とを有することを特徴とする液晶表示ユニット。 - 【請求項１２】 透明絶縁基板上に、薄膜トランジスタ
のゲートを共通接続する複数のゲートバスラインと、前
記複数のゲートバスラインの端部にそれぞれ設けられた
複数のゲートバスライン端子と、前記ゲートバスライン
の端部に相対して形成された第１の外部端子と、前記第
１の外部端子よりも内側であって、前記複数のゲートバ
スライン端子の外側の領域に形成され、前記複数のゲー
トバスラインを共通接続するためのゲート用接続配線と
を形成する第１の工程と、 全面に、第１絶縁膜を形成する第２の工程と、 前記第１絶縁膜上に、前記薄膜トランジスタのドレイン
を共通接続する複数のドレインバスラインと、前記複数
のドレインバスラインの端部にそれぞれ設けられた複数
のドレインバスライン端子と、前記ドレインバスライン
の端部に相対して形成された第２の外部端子と、前記第
２の外部端子よりも内側であって、前記複数のドレイン
バスライン端子の外側の領域に形成され、前記複数のド
レインバスラインを共通接続するためのドレイン用接続
配線とを形成する第３の工程とを有することを特徴とす
る薄膜トランジスタマトリクス装置の製造方法。 - 【請求項１３】 透明絶縁基板上に、薄膜トランジスタ
のゲートを共通接続する複数のゲートバスラインと、前
記ゲートバスラインの端部に相対して形成された第１の
外部端子と、前記複数のゲートバスライン中の互いに隣
り合うゲートバスラインの一方の組を共通接続する第１
のゲート用接続配線とを形成する第１の工程と、 全面に、第１絶縁膜を形成する第２の工程と、 前記第１絶縁膜上に、前記薄膜トランジスタのドレイン
を共通接続する複数のドレインバスラインと、前記ドレ
インバスラインの端部に相対して形成された第２の外部
端子と、前記複数のドレインバスライン中の互いに隣り
合う一方の組を共通接続する第１のドレイン用接続配線
とを形成する第３の工程と、 全面に、第２絶縁膜を形成する第４の工程と、 前記第２絶縁膜上に、画素電極と、前記複数のゲートバ
スライン中の互いに隣り合うゲートバスラインの他方の
組を共通接続する第２のゲート用接続配線と、前記複数
のドレインバスライン中の互いに隣り合う他方の組を共
通接続する第２のドレイン用接続配線とを形成する第５
の工程とを更に有することを特徴とする薄膜トランジス
タマトリクス装置の製造方法。 - 【請求項１４】 透明絶縁基板上に、薄膜トランジスタ
のゲートを共通接続する複数のゲートバスラインと、前
記ゲートバスラインの端部に相対して形成された第１の
外部端子と、前記複数のゲートバスライン中の互いに隣
り合うゲートバスラインの一方の組を共通接続する第１
のゲート用接続配線と、複数のドレインバスライン中の
互いに隣り合う一方の組を共通接続する第１のドレイン
用接続配線とを形成する第１の工程と、 全面に、第１絶縁膜を形成する第２の工程と、 前記第１絶縁膜上に、前記薄膜トランジスタのドレイン
を共通接続する前記複数のドレインバスラインと、前記
ドレインバスラインの端部に相対して形成された第２の
外部端子と、前記複数のドレインバスライン中の互いに
隣り合う他方の組を共通接続する第２のドレイン用接続
配線と、前記複数のゲートバスライン中の互いに隣り合
うゲートバスラインの一他方の組を共通接続する第２の
ゲート用接続配線とを形成する第３の工程とを有するこ
とを特徴とする薄膜トランジスタマトリクス装置の製造
方法。 - 【請求項１５】 透明絶縁基板上に、薄膜トランジスタ
のゲートを共通接続する複数のゲートバスラインと、前
記ゲートバスラインの端部に相対して形成された第１の
外部端子と、前記複数のゲートバスライン中の互いに隣
り合うゲートバスラインの一方の組を共通接続する第１
のゲート用接続配線と、複数のドレインバスライン中の
互いに隣り合う一方の組を共通接続する第１のドレイン
用接続配線とを形成する第１の工程と、 全面に、第１絶縁膜を形成する第２の工程と、 前記第１絶縁膜上に、前記薄膜トランジスタのドレイン
を共通接続する前記複数のドレインバスラインと、前記
ドレインバスラインの端部に相対して形成された第２の
外部端子と、第２のドレイン用接続配線と、第２のゲー
ト用接続配線とを形成する第３の工程と、 全面に、第２絶縁膜を形成する第４の工程と、 前記第２絶縁膜上に、画素電極と、前記複数のドレイン
バスライン中の互いに隣り合う他方の組と前記第２のド
レイン用接続配線とを接続する第１の接続配線と、前記
複数のゲートバスライン中の互いに隣り合うゲートバス
ラインの他方の組と前記第２のゲート用接続配線とを接
続する第２の接続配線とを形成する第５の工程とを有す
ることを特徴とする薄膜トランジスタマトリクス装置の
製造方法。 - 【請求項１６】 請求項１２又は１４記載の薄膜トラン
ジスタマトリクス装置の製造方法において、 前記第３の工程の後、全面に、第２絶縁膜を形成する第
４の工程と、 前記第２絶縁膜上に、画素電極と、前記ゲート用接続配
線と前記ドレイン用接続配線を接続する抵抗配線とを形
成する第５の工程とを更に有することを特徴とする薄膜
トランジスタマトリクス装置の製造方法。 - 【請求項１７】 請求項１３又は１５記載の薄膜トラン
ジスタマトリクス装置の製造方法において、 前記第５の工程で、前記第１及び第２のゲート用接続配
線と前記第１及び第２のドレイン用接続配線を接続する
抵抗配線とを形成することを特徴とする薄膜トランジス
タマトリクス装置の製造方法。 - 【請求項１８】 請求項１２乃至１７のいずれかに記載
の薄膜トランジスタマトリクス装置の製造方法におい
て、 所定の製造工程の終了後には、前記ゲートバスラインを
前記ゲート用接続配線から電気的に分離し、前記ドレイ
ンバスラインを前記ドレイン用接続配線から電気的に分
離することを特徴とする薄膜トランジスタマトリクス装
置の製造方法。
Priority Applications (12)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13440095A JP3315834B2 (ja) | 1995-05-31 | 1995-05-31 | 薄膜トランジスタマトリクス装置及びその製造方法 |
| TW085103354A TW313559B (en) | 1995-05-31 | 1996-03-20 | Thin film transistor matrix device and method for fabricating the same |
| KR1019960012889A KR100260768B1 (ko) | 1995-05-31 | 1996-04-25 | 박막트랜지스터 매트릭스장치 및 그 제조방법 |
| US08/669,272 US5742074A (en) | 1995-05-31 | 1996-05-29 | Thin film transistor matrix device and method for fabricating the same |
| US09/005,176 US6406946B1 (en) | 1995-05-31 | 1998-01-08 | Thin film transistor matrix device and method for fabricating the same |
| US10/080,108 US6767754B2 (en) | 1995-05-31 | 2002-02-21 | Thin film transistor matrix device and method for fabricating the same |
| US10/660,053 US7075108B2 (en) | 1995-05-31 | 2003-09-11 | Thin film transistor matrix device |
| US11/377,754 US7575960B2 (en) | 1995-05-31 | 2006-03-16 | Method for fabricating a thin film transistor matrix device |
| US12/489,292 US7947982B2 (en) | 1995-05-31 | 2009-06-22 | Thin film transistor matrix device including a plurality of thin film transistors arranged on the substrate |
| US12/688,407 US7947983B2 (en) | 1995-05-31 | 2010-01-15 | Thin film transistor matrix device including first and second conducting connections formed outside an image display region |
| US12/770,155 US8258513B2 (en) | 1995-05-31 | 2010-04-29 | Thin film transistor matrix device including first and second connection lines |
| US13/552,882 US8592816B2 (en) | 1995-05-31 | 2012-07-19 | Thin film transistor matrix device including first and second connection lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13440095A JP3315834B2 (ja) | 1995-05-31 | 1995-05-31 | 薄膜トランジスタマトリクス装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08328033A JPH08328033A (ja) | 1996-12-13 |
| JP3315834B2 true JP3315834B2 (ja) | 2002-08-19 |
Family
ID=15127514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13440095A Expired - Lifetime JP3315834B2 (ja) | 1995-05-31 | 1995-05-31 | 薄膜トランジスタマトリクス装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (9) | US5742074A (ja) |
| JP (1) | JP3315834B2 (ja) |
| KR (1) | KR100260768B1 (ja) |
| TW (1) | TW313559B (ja) |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7081938B1 (en) * | 1993-12-03 | 2006-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| TW293093B (ja) | 1994-09-08 | 1996-12-11 | Hitachi Ltd | |
| JP3315834B2 (ja) * | 1995-05-31 | 2002-08-19 | 富士通株式会社 | 薄膜トランジスタマトリクス装置及びその製造方法 |
| US6613650B1 (en) | 1995-07-31 | 2003-09-02 | Hyundai Electronics America | Active matrix ESD protection and testing scheme |
| US5893624A (en) * | 1996-07-05 | 1999-04-13 | Seiko Instruments Inc. | Liquid crystal display device |
| KR100422272B1 (ko) * | 1996-11-04 | 2004-06-16 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 제조방법 및 그 제조방법에 의해제조되는 액정 표시장치 |
| DE69840523D1 (de) * | 1997-01-13 | 2009-03-19 | Hyundai Electronics America | Verbesserter schutz fur aktiv-matrix-anzeigen vor elektrostatische entladungen sowie testschema |
| US6734925B1 (en) | 1998-12-07 | 2004-05-11 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| USRE41873E1 (en) | 1997-05-12 | 2010-10-26 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| KR100280874B1 (ko) * | 1997-09-12 | 2001-02-01 | 구본준 | 액정패널 |
| JPH11160734A (ja) * | 1997-11-28 | 1999-06-18 | Semiconductor Energy Lab Co Ltd | 液晶電気光学装置 |
| US8310262B2 (en) | 1997-12-05 | 2012-11-13 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| JP3481465B2 (ja) * | 1998-07-14 | 2003-12-22 | シャープ株式会社 | アクティブマトリクス基板の集合基板 |
| US6677171B1 (en) | 1998-07-14 | 2004-01-13 | Sharp Kabushiki Kaisha | Manufacturing method of collective substrate of active-matrix substrates, manufacturing method of active-matrix substrates, and inspecting method of collective substrates of active-matrix substrates |
| US6492190B2 (en) | 1998-10-05 | 2002-12-10 | Sony Corporation | Method of producing electrooptical device and method of producing driving substrate for driving electrooptical device |
| JP3025256B1 (ja) * | 1999-02-24 | 2000-03-27 | 松下電器産業株式会社 | 表示パネルへのｔｃｐフィルムの実装方法 |
| TW498553B (en) * | 1999-03-11 | 2002-08-11 | Seiko Epson Corp | Active matrix substrate, electro-optical apparatus and method for producing active matrix substrate |
| JP2000321591A (ja) * | 1999-05-14 | 2000-11-24 | Nec Corp | 液晶表示装置 |
| US6587177B2 (en) * | 2000-02-02 | 2003-07-01 | Casio Computer Co., Ltd. | Connection structure of display device with a plurality of IC chips mounted thereon and wiring board |
| US6838696B2 (en) * | 2000-03-15 | 2005-01-04 | Advanced Display Inc. | Liquid crystal display |
| FR2815143B1 (fr) * | 2000-10-11 | 2005-11-18 | Lg Philips Lcd Co Ltd | Substrat reseau pour un affichage a cristaux liquides et methode de fabrication de celui-ci |
| KR100381868B1 (ko) * | 2000-11-29 | 2003-05-01 | 삼성전자주식회사 | 액정 표시 장치 및 그에 사용하는 기판 |
| JP2002196352A (ja) * | 2000-12-07 | 2002-07-12 | Koninkl Philips Electronics Nv | 予備配線を有する液晶表示装置 |
| JP4884586B2 (ja) | 2000-12-18 | 2012-02-29 | 株式会社 日立ディスプレイズ | 液晶表示装置 |
| JP4646420B2 (ja) * | 2001-02-28 | 2011-03-09 | 三菱電機株式会社 | 薄膜トランジスタアレイ基板およびそれを用いた表示装置 |
| GB0126720D0 (en) * | 2001-11-07 | 2002-01-02 | Koninkl Philips Electronics Nv | Active matrix pixel device |
| JP2003271070A (ja) * | 2002-03-18 | 2003-09-25 | Seiko Epson Corp | 電気光学装置、および電子機器 |
| JP2003295218A (ja) * | 2002-04-04 | 2003-10-15 | Advanced Display Inc | 表示装置 |
| KR100443539B1 (ko) * | 2002-04-16 | 2004-08-09 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판과 그 제조방법 |
| JP4408192B2 (ja) * | 2002-07-26 | 2010-02-03 | シャープ株式会社 | 液晶表示装置用基板及びそれを備えた液晶表示装置及びその製造方法 |
| US7279713B2 (en) * | 2003-05-09 | 2007-10-09 | Au Optronics Corp. | Bonding pad and method for manufacturing the same |
| JP2004354798A (ja) * | 2003-05-30 | 2004-12-16 | Nec Lcd Technologies Ltd | 薄膜トランジスタ基板及びその製造方法 |
| TW594177B (en) * | 2003-07-23 | 2004-06-21 | Hannstar Display Corp | Liquid crystal display panel for eliminating flicker |
| KR101006438B1 (ko) * | 2003-11-12 | 2011-01-06 | 삼성전자주식회사 | 액정 표시 장치 |
| US7265299B2 (en) * | 2004-03-04 | 2007-09-04 | Au Optronics Corporation | Method for reducing voltage drop across metal lines of electroluminescence display devices |
| KR100698062B1 (ko) * | 2004-04-01 | 2007-03-23 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 제조방법 |
| EP2797069B1 (en) | 2008-07-23 | 2019-07-10 | Sharp Kabushiki Kaisha | Active matrix substrate, display device, method for inspecting the active matrix substrate, and method for inspecting the display device |
| US8599353B2 (en) | 2010-05-28 | 2013-12-03 | 3M Innovative Properties Company | Display comprising a plurality of substrates and a plurality of display materials disposed between the plurality of substrates that are connected to a plurality of non-overlapping integral conductive tabs |
| JP5409697B2 (ja) | 2010-06-24 | 2014-02-05 | 株式会社ジャパンディスプレイ | フラットパネルディスプレイ |
| WO2012032568A1 (ja) * | 2010-09-06 | 2012-03-15 | パナソニック株式会社 | 表示装置およびその制御方法 |
| KR101994971B1 (ko) * | 2012-05-16 | 2019-07-02 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR102107383B1 (ko) * | 2012-12-27 | 2020-05-07 | 엘지디스플레이 주식회사 | 디스플레이 장치용 어레이 기판 |
| CN103091918B (zh) * | 2013-01-18 | 2016-01-13 | 北京京东方光电科技有限公司 | 阵列基板、显示装置及检测方法 |
| CN103560113B (zh) * | 2013-11-15 | 2017-02-01 | 北京京东方光电科技有限公司 | 一种阵列结构及其制作方法、阵列基板和显示装置 |
| JP6360718B2 (ja) | 2014-05-16 | 2018-07-18 | 株式会社ジャパンディスプレイ | 表示装置 |
| US9263477B1 (en) * | 2014-10-20 | 2016-02-16 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Tri-gate display panel |
| CN104730301B (zh) * | 2015-04-07 | 2017-12-08 | 京东方科技集团股份有限公司 | 一种信号源 |
| US9818770B2 (en) * | 2015-08-11 | 2017-11-14 | Flexterra, Inc. | Flexible micro-electronics circuits with crack mitigation |
Family Cites Families (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4789889A (en) * | 1985-11-20 | 1988-12-06 | Ge Solid State Patents, Inc. | Integrated circuit device having slanted peripheral circuits |
| JPS6437585A (en) * | 1987-08-04 | 1989-02-08 | Nippon Telegraph & Telephone | Active matrix type display device |
| JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル，投写型表示装置及びビューファインダー |
| JPH028817A (ja) | 1988-06-28 | 1990-01-12 | Matsushita Electric Ind Co Ltd | 電気装置の製造方法 |
| JPH02244126A (ja) | 1989-03-17 | 1990-09-28 | Fujitsu Ltd | 薄膜トランジスタパネルの製造方法 |
| JP2746408B2 (ja) | 1989-03-28 | 1998-05-06 | 三菱電機株式会社 | マトリクス型表示装置 |
| JP3009438B2 (ja) * | 1989-08-14 | 2000-02-14 | 株式会社日立製作所 | 液晶表示装置 |
| US5247375A (en) * | 1990-03-09 | 1993-09-21 | Hitachi, Ltd. | Display device, manufacturing method thereof and display panel |
| DE69133246T2 (de) * | 1990-05-11 | 2004-04-01 | Sharp K.K. | Anzeigevorrichtung mit aktiver Matrix , Verfahren zu ihrer Herstellung und Verfahren zur Behandlung defekter Pixel |
| US5162933A (en) | 1990-05-16 | 1992-11-10 | Nippon Telegraph And Telephone Corporation | Active matrix structure for liquid crystal display elements wherein each of the gate/data lines includes at least a molybdenum-base alloy layer containing 0.5 to 10 wt. % of chromium |
| JP2616160B2 (ja) * | 1990-06-25 | 1997-06-04 | 日本電気株式会社 | 薄膜電界効果型トランジスタ素子アレイ |
| JPH04221926A (ja) | 1990-12-25 | 1992-08-12 | Sharp Corp | 液晶表示装置の製造方法 |
| US5202687A (en) * | 1991-06-12 | 1993-04-13 | Intellectual Property Development Associates Of Connecticut | Analog to digital converter |
| JP2780543B2 (ja) | 1991-11-06 | 1998-07-30 | 日本電気株式会社 | 液晶表示基板及び液晶表示装置 |
| JPH05142507A (ja) | 1991-11-25 | 1993-06-11 | Toshiba Corp | 液晶表示装置およびアクテイブマトリクス型液晶表示装置の製造方法 |
| JPH05216062A (ja) * | 1992-02-04 | 1993-08-27 | Sony Corp | 液晶パネル |
| JPH05307165A (ja) | 1992-04-28 | 1993-11-19 | Seiko Epson Corp | アクティブマトリクス表示パネル |
| JP2821830B2 (ja) * | 1992-05-14 | 1998-11-05 | セイコーインスツルメンツ株式会社 | 半導体薄膜素子その応用装置および半導体薄膜素子の製造方法 |
| NL194873C (nl) * | 1992-08-13 | 2003-05-06 | Oki Electric Ind Co Ltd | Dunnefilmtransistorenreeks en daarvan gebruikmakende vloeibare kristalweergeefinrichting. |
| JPH06202151A (ja) | 1992-12-28 | 1994-07-22 | Casio Comput Co Ltd | 薄膜トランジスタアレイ |
| JPH06130419A (ja) | 1992-10-21 | 1994-05-13 | Sharp Corp | アクティブマトリクス基板 |
| EP0603866B1 (en) | 1992-12-25 | 2002-07-24 | Sony Corporation | Active matrix substrate |
| JP3098345B2 (ja) * | 1992-12-28 | 2000-10-16 | 富士通株式会社 | 薄膜トランジスタマトリクス装置及びその製造方法 |
| US5467210A (en) * | 1993-02-16 | 1995-11-14 | Casio Computer Co., Ltd. | Arrangement of bonding IC chip to liquid crystal display device |
| EP0645663B1 (en) * | 1993-04-09 | 1999-07-07 | Citizen Watch Co., Ltd. | Liquid crystal display |
| JP2820233B2 (ja) | 1993-06-11 | 1998-11-05 | シャープ株式会社 | 表示装置の検査装置および検査方法 |
| JP3077957B2 (ja) * | 1993-07-21 | 2000-08-21 | シャープ株式会社 | 反射型表示装置 |
| JP2821347B2 (ja) * | 1993-10-12 | 1998-11-05 | 日本電気株式会社 | 電流制御型発光素子アレイ |
| JPH07135323A (ja) | 1993-10-20 | 1995-05-23 | Semiconductor Energy Lab Co Ltd | 薄膜状半導体集積回路およびその作製方法 |
| JP3272532B2 (ja) * | 1993-12-27 | 2002-04-08 | 富士通株式会社 | 半導体装置の製造方法 |
| JP3109967B2 (ja) | 1993-12-28 | 2000-11-20 | キヤノン株式会社 | アクティブマトリクス基板の製造方法 |
| JP3249284B2 (ja) | 1994-03-02 | 2002-01-21 | 富士通株式会社 | 液晶表示装置の製造方法 |
| US5852480A (en) | 1994-03-30 | 1998-12-22 | Nec Corporation | LCD panel having a plurality of shunt buses |
| JP3213472B2 (ja) * | 1994-04-26 | 2001-10-02 | シャープ株式会社 | アクティブマトリクス基板又はアクティブマトリクス液晶パネルの欠陥検出検査方法、欠陥検出検査装置 |
| US5621556A (en) * | 1994-04-28 | 1997-04-15 | Xerox Corporation | Method of manufacturing active matrix LCD using five masks |
| US5688032A (en) * | 1995-05-08 | 1997-11-18 | Shell Oil Company | Work and storage cabinet assembly having multiple identical cabinet units formed by rotational molding |
| JP3315834B2 (ja) | 1995-05-31 | 2002-08-19 | 富士通株式会社 | 薄膜トランジスタマトリクス装置及びその製造方法 |
| US5641974A (en) * | 1995-06-06 | 1997-06-24 | Ois Optical Imaging Systems, Inc. | LCD with bus lines overlapped by pixel electrodes and photo-imageable insulating layer therebetween |
| US5668032A (en) * | 1995-07-31 | 1997-09-16 | Holmberg; Scott H. | Active matrix ESD protection and testing scheme |
| KR0171102B1 (ko) * | 1995-08-29 | 1999-03-20 | 구자홍 | 액정표시장치 구조 및 제조방법 |
| KR0182877B1 (ko) * | 1995-11-25 | 1999-05-01 | 구자홍 | 액정표시장치의 구조 및 그 제조방법 |
-
1995
- 1995-05-31 JP JP13440095A patent/JP3315834B2/ja not_active Expired - Lifetime
-
1996
- 1996-03-20 TW TW085103354A patent/TW313559B/zh not_active IP Right Cessation
- 1996-04-25 KR KR1019960012889A patent/KR100260768B1/ko not_active IP Right Cessation
- 1996-05-29 US US08/669,272 patent/US5742074A/en not_active Expired - Lifetime
-
1998
- 1998-01-08 US US09/005,176 patent/US6406946B1/en not_active Expired - Lifetime
-
2002
- 2002-02-21 US US10/080,108 patent/US6767754B2/en not_active Expired - Lifetime
-
2003
- 2003-09-11 US US10/660,053 patent/US7075108B2/en not_active Expired - Fee Related
-
2006
- 2006-03-16 US US11/377,754 patent/US7575960B2/en not_active Expired - Fee Related
-
2009
- 2009-06-22 US US12/489,292 patent/US7947982B2/en not_active Expired - Fee Related
-
2010
- 2010-01-15 US US12/688,407 patent/US7947983B2/en not_active Expired - Fee Related
- 2010-04-29 US US12/770,155 patent/US8258513B2/en not_active Expired - Fee Related
-
2012
- 2012-07-19 US US13/552,882 patent/US8592816B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020028540A1 (en) | 2002-03-07 |
| US6406946B1 (en) | 2002-06-18 |
| US7947982B2 (en) | 2011-05-24 |
| US20060163579A1 (en) | 2006-07-27 |
| US8592816B2 (en) | 2013-11-26 |
| KR100260768B1 (ko) | 2000-07-01 |
| US7575960B2 (en) | 2009-08-18 |
| KR960042134A (ko) | 1996-12-21 |
| US20040046175A1 (en) | 2004-03-11 |
| US7947983B2 (en) | 2011-05-24 |
| US7075108B2 (en) | 2006-07-11 |
| US20100214202A1 (en) | 2010-08-26 |
| JPH08328033A (ja) | 1996-12-13 |
| US6767754B2 (en) | 2004-07-27 |
| US20130015451A1 (en) | 2013-01-17 |
| US20100117087A1 (en) | 2010-05-13 |
| US5742074A (en) | 1998-04-21 |
| US8258513B2 (en) | 2012-09-04 |
| TW313559B (en) | 1997-08-21 |
| US20020084460A1 (en) | 2002-07-04 |
| US20090256153A1 (en) | 2009-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3315834B2 (ja) | 薄膜トランジスタマトリクス装置及びその製造方法 | |
| KR100846464B1 (ko) | 비정질실리콘 박막 트랜지스터-액정표시장치 및 그 제조방법 | |
| TWI388912B (zh) | 製造陣列基板之方法 | |
| US7724314B2 (en) | Method for repairing a short in a substrate for a display and display repaired according to that method | |
| US7342617B2 (en) | Liquid crystal display comprising an electrostatic protection element formed between adjacent bus lines | |
| US20040169781A1 (en) | Repair method for defects in data lines and flat panel display incorporating the same | |
| JP2002277889A (ja) | アクティブマトリクス型液晶表示装置 | |
| JP3258768B2 (ja) | マトリックス型表示装置 | |
| WO2016021318A1 (ja) | アクティブマトリクス基板、液晶パネル、および、アクティブマトリクス基板の製造方法 | |
| KR20010093634A (ko) | 액정표시패널 및 그 제조방법 | |
| WO2012090817A1 (ja) | 表示装置およびその製造方法 | |
| JP3491080B2 (ja) | 液晶表示装置のマトリクス型アレイ基板およびその製法 | |
| KR100318541B1 (ko) | 액정 표시 장치 및 그 제조 방법 | |
| JP2820738B2 (ja) | 液晶表示装置用の薄膜トランジスタとクロスオーバ構体およびその製造法 | |
| JP2000164874A (ja) | 薄膜トランジスタアレイ基板とその製造方法および液晶表示装置 | |
| KR20010058156A (ko) | 더미 배선을 이용한 정전기 방지 구조를 갖는 액정디스플레이 및 제조방법 | |
| JP2000075321A (ja) | 薄膜トランジスタアレイ基板および液晶表示装置 | |
| JPH09146111A (ja) | 表示装置用アレイ基板及びその製造方法及び液晶表示装置 | |
| US20060054889A1 (en) | Thin film transistor array panel | |
| KR100318540B1 (ko) | 액정표시장치및그제조방법 | |
| JPH10333187A (ja) | 液晶表示装置とその製造方法 | |
| JPH09127545A (ja) | 液晶表示装置 | |
| JPH03129325A (ja) | 薄膜集積回路の製法 | |
| JP2002297057A (ja) | 画像表示装置及びその製造方法 | |
| KR20050005669A (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020528 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090607 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090607 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090607 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100607 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100607 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110607 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120607 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120607 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130607 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |