JP2006259241A - 電気光学装置の製造方法 - Google Patents
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Abstract
【課題】 所望の素子特性を有するTFDを得ることが可能な電気光学装置の製造方法を提供する。
【解決手段】 本発明の電気光学装置の製造方法は、第2層間絶縁膜25に、コンタクトホール9,10,13,33,36,41,44を形成するとともに、TFDの半導体層71の一部で開口するコンタクトホール75,76を形成する工程と、前記コンタクトホールを通してイオン注入することによりTFDを構成する半導体層71のうちの先に形成したP型不純物拡散領域72とは異なる領域にN型不純物拡散領域74を形成する工程とを有する。
【選択図】 図5
【解決手段】 本発明の電気光学装置の製造方法は、第2層間絶縁膜25に、コンタクトホール9,10,13,33,36,41,44を形成するとともに、TFDの半導体層71の一部で開口するコンタクトホール75,76を形成する工程と、前記コンタクトホールを通してイオン注入することによりTFDを構成する半導体層71のうちの先に形成したP型不純物拡散領域72とは異なる領域にN型不純物拡散領域74を形成する工程とを有する。
【選択図】 図5
Description
本発明は、電気光学装置の製造方法に関し、特に相補型の薄膜トランジスタ(Thin Film Transistor, 以下、TFTと略記する)と薄膜ダイオード(Thin Film Diode,以下、TFDと略記する)とを兼ね備えた電気光学装置の製造方法に関するものである。
例えば液晶表示装置等の電気光学装置においては、基板上に搭載した内部回路を静電気から保護するための静電気保護回路が必要とされている。通常、静電気保護回路は入出力端子に接続されており、静電気による過大な電圧が入出力端子を通して静電気保護回路に入力されると、その電圧が内部回路に加わらないように静電気を逃がす構成を採用している。具体的には、入出力端子と内部回路との間に抵抗素子、容量素子、TFDからなる静電気保護回路が装入された構成が提案されている(例えば、特許文献1参照)。この構成によれば、入出力端子に静電気が印加されると抵抗素子と容量素子との作用によりピーク電圧が抑制され、それでもまだ電圧が過大である場合にはTFDが導通して静電気を定電圧源やグラウンドに逃がすことができる。このようにして、静電気から内部回路を保護し、静電破壊を防止することができる。
特許第2743376号公報
特許文献1では、静電気保護回路にTFDを用いているが、そのTFDは、他の場所で用いられているTFTと共通の構造を有しており、TFTのソース、ドレインのいずれか一方とゲートとを短絡させることによりTFDとして機能させる、というものである。ところが、一般的にTFTはTFDよりも構造的に占有面積が大きいため、TFTと共通構造を持つTFDを用いた静電気保護回路は面積が大きくなり、電気光学装置の小型化に適さないことになる。そこで、N型不純物領域、I型領域(Intrinsic Region, 不純物が導入されていない領域、ノンドープ領域ともいう)、P型不純物領域が横方向に配置された一般的なラテラル型TFDの採用が求められている。
特許文献1においても、シリコン薄膜の上方にゲートを形成することなく、シリコン薄膜中にN型不純物領域、I型領域、P型不純物領域を形成しさえすれば、ラテラル型TFDを作成することは可能である。しかしながら、特許文献1の場合、内部回路に相補型TFTを備えており、PチャネルTFTのソース・ドレイン(P型不純物領域)を形成するのと同時にTFDのP型不純物領域を形成し、NチャネルTFTのソース・ドレイン(N型不純物領域)を形成するのと同時にTFDのN型不純物領域を形成していることから、以下の問題点が生じる。
特に電気光学装置等においては、通常、基板上でPチャネルTFTが配置される領域とNチャネルTFTが配置される領域とは明確に区分され、PチャネルTFTとNチャネルTFTとがあまり入り組んで配置されないため、TFTのソース・ドレイン形成のP型イオン注入工程、N型イオン注入工程で用いるマスクは、それ程精度の高いものが必要とされないという事情がある。特許文献1の場合、このようなマスクを用いてTFTのソース・ドレインと同時にTFDのP型、N型不純物領域を形成しているため、設計通りのTFDを作成するのが困難であり、接合耐圧等の所望の素子特性が得られず、場合によっては静電気保護回路の機能が不十分になるという恐れがあった。
本発明は、上記の課題を解決するためになされたものであって、TFTとTFDとを兼ね備えた電気光学装置において、所望の素子特性を有するTFDを得ることが可能な電気光学装置の製造方法を提供することを目的とする。
上記の目的を達成するために、本発明の電気光学装置の製造方法は、第1導電型不純物が導入された第1導電型不純物拡散領域を有する第1導電型薄膜トランジスタと、前記第1導電型不純物とは逆の導電型である第2導電型不純物が導入された第2導電型不純物拡散領域を有する第2導電型薄膜トランジスタと、前記第1導電型不純物拡散領域と前記第2導電型不純物拡散領域とを有する薄膜ダイオードと、が備えられた電気光学装置の製造方法であって、基板上に前記第1導電型薄膜トランジスタ、前記第2導電型薄膜トランジスタ、および前記薄膜ダイオードを構成する半導体パターンを形成する工程と、前記第1導電型薄膜トランジスタを構成する前記半導体パターンの一部、および前記薄膜ダイオードを構成する前記半導体パターンの一部に第1導電型不純物をイオン注入することにより第1導電型不純物拡散領域を形成する工程と、前記第2導電型薄膜トランジスタを構成する前記半導体パターンの一部に第2導電型不純物をイオン注入することにより第2導電型不純物拡散領域を形成する工程と、前記半導体パターンを覆う絶縁膜を形成する工程と、前記絶縁膜に、前記第1導電型薄膜トランジスタおよび前記第2導電型薄膜トランジスタのコンタクトホールを形成するとともに、前記薄膜ダイオードを構成する前記半導体パターンの一部で開口する開口部を形成する工程と、前記絶縁膜の開口を通して第2導電型不純物をイオン注入することにより前記薄膜ダイオードを構成する前記半導体パターンのうちの前記第1導電型不純物拡散領域とは異なる領域に第2導電型不純物拡散領域を形成する工程と、を有することを特徴とする。
また、本発明の電気光学装置の他の製造方法は、第1導電型不純物が導入された第1導電型不純物拡散領域を有する第1導電型TFTと、前記第1導電型不純物とは逆の導電型である第2導電型不純物が導入された第2導電型不純物拡散領域を有する第2導電型TFTと、前記第1導電型不純物拡散領域と前記第2導電型不純物拡散領域とを有するTFDと、が備えられた電気光学装置の製造方法であって、基板上に前記第1導電型TFT、前記第2導電型TFT、および前記TFDを構成する半導体パターンを形成する工程と、前記半導体パターン上の領域の一部に開口を有するマスク材を形成する工程と、前記マスク材の開口を通して第1導電型不純物をイオン注入することにより前記第1導電型TFTを構成する前記半導体パターンの一部、および前記TFDを構成する前記半導体パターンの一部に第1導電型不純物拡散領域を形成する工程と、前記半導体パターン上の領域の一部に開口を有するマスク材を形成する工程と、前記マスク材の開口を通して第2導電型不純物をイオン注入することにより前記第2導電型TFTを構成する前記半導体パターンの一部に第2導電型不純物拡散領域を形成する工程と、前記半導体パターンを覆う絶縁膜を形成する工程と、前記絶縁膜に、前記第1導電型TFTおよび前記第2導電型TFTのコンタクトホールを形成するとともに、前記TFDを構成する前記半導体パターンの一部で開口する開口部を形成する工程と、前記絶縁膜の開口を通して第2導電型不純物をイオン注入することにより前記TFDを構成する前記半導体パターンのうちの前記第1導電型不純物拡散領域とは異なる領域に第2導電型不純物拡散領域を形成する工程と、を有することを特徴とする。
すなわち、本発明の電気光学装置の製造方法においては、第1導電型TFTのソース・ドレイン形成用のイオン注入時に、TFDを構成する半導体パターンの一部に第1導電型不純物拡散領域(例えばP型不純物拡散領域)を同時に形成する。次いで、半導体パターンを覆う絶縁膜を形成した後、各TFTのコンタクトホールを形成するとともに、TFDを構成する半導体パターンの一部にも開口部を形成する。次いで、絶縁膜の開口を通したイオン注入を行うことにより、TFDを構成する半導体パターンのうち、先に形成した第1導電型不純物拡散領域とは異なる領域に第2導電型不純物拡散領域を形成する(例えばN型不純物拡散領域)。このようにして、第1導電型不純物拡散領域と第2導電型不純物拡散領域とが横方向(基板面方向)に配置された、いわゆるラテラル型のTFDを形成することができる。
半導体製造プロセスにおいて、下層側導電膜と上層側導電膜とのコンタクト抵抗を低減するために、コンタクトホールを形成した後、コンタクトホールを通した不純物導入(いわゆるコンタクトイオン注入)を行うことは従来から知られている。本発明は、このコンタクトイオン注入と同時にTFDの半導体パターンにもイオンを注入し、不純物拡散領域を形成するものである。この場合、TFDの半導体パターン上に形成した絶縁膜の開口部を通してイオンが注入されるため、不純物拡散領域は開口部に対して自己整合的に形成され、位置が決まることになる。上述したように、Pチャネル、NチャネルそれぞれのTFTのソース・ドレイン形成のイオン注入工程用のマスクはそれ程精度が必要とされないのに対し、一般にコンタクトホール形成用のマスクは十分に高い精度が必要とされる。したがって、このコンタクトホール形成用マスクから形成される開口部に対して自己整合的に形成される不純物拡散領域の位置精度もまた高いものとなる。したがって、接合耐圧等の所望の素子特性が得られ、特性バラツキの少ないTFDを形成することができる。またそれと同時に、本発明ではコンタクトホール内にイオンが注入されるため、任意の箇所のコンタクト抵抗の低減を図ることもできる。
また、コンタクトホールおよび開口部を形成する工程において、TFDを構成する半導体パターン内の第1導電型不純物拡散領域から離れた位置に開口部を形成することとし、第1導電型不純物拡散領域(例えばP型不純物拡散領域)と不純物が導入されていない不純物非拡散領域(I型領域)と第2導電型不純物拡散領域(例えばN型不純物拡散領域)とを有するTFDを形成するようにしてもよい。
この構成によれば、いわゆるPIN構造のTFDを形成することができるので、接合リーク電流が少なく、特性に優れたTFDを実現することができる。
この構成によれば、いわゆるPIN構造のTFDを形成することができるので、接合リーク電流が少なく、特性に優れたTFDを実現することができる。
また、TFDを構成する半導体パターンの一部に第2導電型不純物拡散領域を形成する工程において、第2導電型TFTのコンタクトホールを通して第2導電型TFTを構成する第2導電型不純物拡散領域(例えばN型不純物拡散領域)内にさらに第2導電型不純物(例えばN型不純物)をイオン注入するようにしてもよい。
この構成によれば、第2導電型TFTのコンタクトホール部分においてコンタクト抵抗をより低減させることができる。
この構成によれば、第2導電型TFTのコンタクトホール部分においてコンタクト抵抗をより低減させることができる。
また、TFDを構成する半導体パターンの一部に第2導電型不純物拡散領域を形成する工程において、前記開口部を通してTFDを構成する第1導電型不純物拡散領域(例えばP型不純物拡散領域)内に第2導電型不純物(例えばN型不純物)をイオン注入するようにしてもよい。
この構成によれば、第2導電型不純物のドーズ量を適宜調整することによって、第1導電型不純物拡散領域(例えばP+領域)内に例えば第1導電型不純物低濃度拡散領域(例えばP−領域)、I型領域(この場合、ノンドープという意味ではなく、電気的に中性であるという意味)、第2導電型不純物拡散領域(例えばN+領域)などを作り分けることができる。
この構成によれば、第2導電型不純物のドーズ量を適宜調整することによって、第1導電型不純物拡散領域(例えばP+領域)内に例えば第1導電型不純物低濃度拡散領域(例えばP−領域)、I型領域(この場合、ノンドープという意味ではなく、電気的に中性であるという意味)、第2導電型不純物拡散領域(例えばN+領域)などを作り分けることができる。
また、コンタクトホールを形成した後、第1導電型TFTのコンタクトホールを通して第1導電型TFTを構成する第1導電型不純物拡散領域内にさらに第1導電型不純物をイオン注入するようにしてもよい。
この構成によれば、第1導電型TFTのコンタクトホール部分においてコンタクト抵抗をより低減させることができる。
この構成によれば、第1導電型TFTのコンタクトホール部分においてコンタクト抵抗をより低減させることができる。
また、TFDを構成する一つの半導体パターン内に前記開口部を複数形成してもよい。
この構成によれば、開口部の数を適宜変更することによってTFDのコンタクト抵抗を調節することができる。なお、開口部の寸法や形状を変更してもよい。
この構成によれば、開口部の数を適宜変更することによってTFDのコンタクト抵抗を調節することができる。なお、開口部の寸法や形状を変更してもよい。
また、上記本発明によって得られるTFDを静電気保護回路内に形成することが望ましい。
この構成によれば、十分な静電気保護機能を有する静電気保護回路を実現することができる。
この構成によれば、十分な静電気保護機能を有する静電気保護回路を実現することができる。
さらに、複数のTFDを直列接続または並列接続してもよい。
この構成によれば、静電気保護回路全体としての耐圧を自由に設定することができる。
この構成によれば、静電気保護回路全体としての耐圧を自由に設定することができる。
[第1の実施の形態の液晶装置]
以下、本発明の第1の実施の形態を図1〜図5を参照して説明する。
図1は本実施の形態の液晶装置(電気光学装置)の概略構成図である。図2は、同液晶装置の表示領域を構成する複数の画素における各種素子、配線等の等価回路図である。図3は同液晶装置の断面図である。図4および図5は同液晶装置を構成するTFTアレイ基板の製造プロセスを説明するための工程断面図である。なお、以下の各図面においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
以下、本発明の第1の実施の形態を図1〜図5を参照して説明する。
図1は本実施の形態の液晶装置(電気光学装置)の概略構成図である。図2は、同液晶装置の表示領域を構成する複数の画素における各種素子、配線等の等価回路図である。図3は同液晶装置の断面図である。図4および図5は同液晶装置を構成するTFTアレイ基板の製造プロセスを説明するための工程断面図である。なお、以下の各図面においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
[液晶装置の全体構成]
液晶装置55の全体構成について図1を用いて説明する。
図1に示すように、TFTアレイ基板7の上には、シール材56がその縁に沿って設けられており、その内側に並行して額縁としての遮光膜57(周辺見切り)が設けられている。シール材56の外側の領域には、データ線駆動回路58および外部回路接続端子59がTFTアレイ基板7の一辺に沿って設けられており、走査線駆動回路60がこの一辺に隣接する2辺に沿って設けられている。走査線4に供給される走査信号の遅延が問題にならないのならば、走査線駆動回路60は片側だけでも良いことは言うまでもない。また、データ線駆動回路58を画像表示領域の辺に沿って両側に配列してもよい。例えば、奇数列のデータ線は画像表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。このようにデータ線を櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。
液晶装置55の全体構成について図1を用いて説明する。
図1に示すように、TFTアレイ基板7の上には、シール材56がその縁に沿って設けられており、その内側に並行して額縁としての遮光膜57(周辺見切り)が設けられている。シール材56の外側の領域には、データ線駆動回路58および外部回路接続端子59がTFTアレイ基板7の一辺に沿って設けられており、走査線駆動回路60がこの一辺に隣接する2辺に沿って設けられている。走査線4に供給される走査信号の遅延が問題にならないのならば、走査線駆動回路60は片側だけでも良いことは言うまでもない。また、データ線駆動回路58を画像表示領域の辺に沿って両側に配列してもよい。例えば、奇数列のデータ線は画像表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。このようにデータ線を櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。
さらに、TFTアレイ基板7の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路60間をつなぐための複数の配線61が設けられている。また、対向基板18のコーナー部には、TFTアレイ基板7と対向基板18との間で電気的導通をとるための導通材62が設けられている。そして、シール材56とほぼ同じ輪郭を持つ対向基板18が当該シール材56によりTFTアレイ基板7に固着されている。本実施の形態の場合、データ線駆動回路58や走査線駆動回路60と外部回路接続端子59との間に、後述するラテラルPIN型TFDを有する静電気保護回路(図1では図示略)が設けられている。
[液晶装置要部の構成]
図2に示すように、本実施の形態の液晶装置55において、画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極1と当該画素電極1を制御するためのスイッチング用TFT2がマトリクス状に複数形成されており、画像信号を供給するデータ線3が当該スイッチング用TFT2のソース領域に電気的に接続されている。データ線3に書き込む画像信号S1、S2、…、Snは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線3同士に対して、グループ毎に供給するようにしても良い。また、スイッチング用TFT2のゲート電極に走査線4が電気的に接続されており、所定のタイミングで走査線4に対してパルス的に走査信号G1、G2、…、Gmを、この順に線順次で印加するように構成されている。画素電極1は、スイッチング用TFT2のドレイン領域に電気的に接続されており、スイッチング用TFT2を一定期間だけそのスイッチを閉じることにより、データ線3から供給される画像信号S1、S2、…、Snを所定のタイミングで書き込む。
図2に示すように、本実施の形態の液晶装置55において、画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極1と当該画素電極1を制御するためのスイッチング用TFT2がマトリクス状に複数形成されており、画像信号を供給するデータ線3が当該スイッチング用TFT2のソース領域に電気的に接続されている。データ線3に書き込む画像信号S1、S2、…、Snは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線3同士に対して、グループ毎に供給するようにしても良い。また、スイッチング用TFT2のゲート電極に走査線4が電気的に接続されており、所定のタイミングで走査線4に対してパルス的に走査信号G1、G2、…、Gmを、この順に線順次で印加するように構成されている。画素電極1は、スイッチング用TFT2のドレイン領域に電気的に接続されており、スイッチング用TFT2を一定期間だけそのスイッチを閉じることにより、データ線3から供給される画像信号S1、S2、…、Snを所定のタイミングで書き込む。
画素電極1を介して液晶に書き込まれた所定レベルの画像信号S1、S2、…、Snは、対向基板(後述する)に形成された対向電極(後述する)との間で一定期間保持される。ここで、保持された画像信号がリークするのを防ぐために、画素電極1と対向電極との間に形成される液晶容量と並列に蓄積容量部5を付加する。本実施の形態ではこの蓄積容量部5がPMOS構造の蓄積容量用TFTとなっている。符号6は、蓄積容量部5をなす蓄積容量用TFTのゲート線に相当する容量線である。この蓄積容量部5により、画素電極1の電圧はソース電圧が印加された時間よりも3桁も長い時間だけ保持される。これにより保持特性はさらに改善され、コントラスト比の高い液晶装置が実現できる。
次に、液晶装置55の断面構造について図3を用いて説明する。
図3には2つの破断線が示されているが、右側の破断線の右側は画像表示領域内の各画素のスイッチング素子としてのTFTを示し、2本の破断線に挟まれた中央はデータ線駆動回路58や走査線駆動回路60等の周辺回路のTFTを示し、左側の破断線の左側は静電気保護回路のTFDを示している。
図3には2つの破断線が示されているが、右側の破断線の右側は画像表示領域内の各画素のスイッチング素子としてのTFTを示し、2本の破断線に挟まれた中央はデータ線駆動回路58や走査線駆動回路60等の周辺回路のTFTを示し、左側の破断線の左側は静電気保護回路のTFDを示している。
本実施の形態の液晶装置55は、図3に示すように、一対の透明基板16,17を有しており、その一方の基板をなすTFTアレイ基板7と、これに対向配置される他方の基板をなす対向基板18とを備え、これら基板7,18間に液晶19が挟持されている。透明基板16,17は、例えばガラス基板や石英基板からなるものである。
図3の右側に示すスイッチング用TFT2においては、透明基板16上に下地絶縁膜20が設けられ、下地絶縁膜20上には例えば膜厚50nm程度のポリシリコン膜からなる半導体層8が設けられ、この半導体層8を覆うように膜厚50〜150nm程度のゲート絶縁膜をなす絶縁薄膜21が全面に形成されている。下地絶縁膜20上には各画素電極1をスイッチング制御するスイッチング用TFT2が設けられ、スイッチング用TFT2は、クロム、アルミニウム等の金属からなる走査線4、当該走査線4からの電界によりチャネルが形成される半導体層8のチャネル領域22、走査線4と半導体層8とを絶縁するゲート絶縁膜をなす絶縁薄膜21、アルミニウム等の金属からなるデータ線3、半導体層8のうちのn型不純物拡散領域であるソース領域23およびドレイン領域24を備えている。なお、図3では図面を見やすくするため図示を省略するが、本実施の形態のスイッチング用TFT2は、ソース領域23、ドレイン領域24の各々が低濃度不純物拡散領域、高濃度不純物拡散領域を有する、いわゆるLDD(Lightly Doped Drain)構造のTFTである。
また、走査線4上、絶縁薄膜21上を含むTFTアレイ基板7上には、ソース領域23へ通じるソースコンタクトホール9、ドレイン領域24へ通じる第1ドレインコンタクトホール10が各々形成された第1層間絶縁膜25が形成され、第1層間絶縁膜25上にデータ線3が形成されている。つまり、データ線3は、第1層間絶縁膜25を貫通するソースコンタクトホール9を介してソース領域23に電気的に接続されている。
さらに、図3に示すように、蓄積容量用TFT14においては、下地絶縁膜20上にスイッチング用TFT2の半導体層8と同一レイヤーの層からなる半導体層15が設けられ、この半導体層15が絶縁薄膜21で覆われている。下地絶縁膜20上には蓄積容量用TFT14が設けられ、蓄積容量用TFT14は、クロム、アルミニウム等の金属からなり、このTFT14のゲート電極を構成する容量線6、当該容量線6からの電界によりチャネルが形成される半導体層15のチャネル領域26、容量線6と半導体層15とを絶縁するゲート絶縁膜をなす絶縁薄膜21、半導体層15のp型不純物拡散領域27を備えている。
このように、本実施の形態ではスイッチング用TFT2がnチャネルトランジスタ、蓄積容量用TFT14がpチャネルトランジスタであるから、これらTFT2,14の半導体層8,15を連続して一体に形成することはできず、分離しなければならない。しかも、図1の等価回路図で示したように、これらTFT2,14の半導体層8,15同士は電気的に接続しなければならない。そこで、第1層間絶縁膜25上にはデータ線3と同一レイヤーの金属からなるドレイン電極11が形成されている。このドレイン電極11は、第1ドレインコンタクトホール10を通じてスイッチング用TFT2のn型不純物拡散領域(ドレイン領域24)に接続されるとともに、第2ドレインコンタクトホール13を通じて蓄積容量用TFT14のp型不純物拡散領域27に接続されている。これにより、スイッチング用TFT2のn型不純物拡散領域(ドレイン領域24)と蓄積容量用TFT14のp型不純物拡散領域27とが電気的に接続されている。
また、データ線3およびドレイン電極11を覆うように第2層間絶縁膜28が形成されており、第2層間絶縁膜28を貫通してドレイン電極11に達する画素コンタクトホール12が形成されている。そして、画素コンタクトホール12の部分でドレイン電極11に電気的に接続されるITO等の透明導電膜からなる画素電極1が設けられている。なお、第2層間絶縁膜28は平坦化膜として用いられるものであり、例えば平坦性の高い樹脂膜の一種であるアクリル膜が膜厚2μm程度に厚く形成される。つまり、スイッチング用TFT2のドレイン領域24はドレイン電極11を介して画素電極1と電気的に接続されている。また、第2層間絶縁膜28は、下層側のシリコン窒化膜等の無機膜と上層側のアクリル膜等の有機膜とからなる2層構造としても良い。
図3の中央に示す周辺回路領域においては、TFTアレイ基板7上に下地絶縁膜20が設けられ、下地絶縁膜20上に周辺回路を構成する周辺回路用NチャネルTFT29および周辺回路用PチャネルTFT30が設けられている。これら周辺回路用のTFT29,30も表示領域内のTFT2,14と同時に形成されるため、その構成は同様である。上記周辺回路としては、画素を駆動するためのデータ線駆動回路、走査線駆動回路などが挙げられる。
すなわち、周辺回路用nチャネルTFT29は、下地絶縁膜20上に半導体層31が設けられ、この半導体層31を覆うようにゲート絶縁膜をなす絶縁薄膜21が形成され、絶縁薄膜21上にゲート電極32が形成されている。そして、ゲート電極32を覆う第1層間絶縁膜25上にソースコンタクトホール33を通じて半導体層31のソース領域34に接続されたソース電極35、ドレインコンタクトホール36を通じてドレイン領域37に接続されたドレイン電極38がそれぞれ形成されている。同様に、周辺回路用pチャネルTFT30は、下地絶縁膜20上に半導体層39が設けられ、この半導体層39を覆うようにゲート絶縁膜をなす絶縁薄膜21が形成され、絶縁薄膜21上にゲート電極40が形成されている。そして、ゲート電極40を覆う第1層間絶縁膜25上にソースコンタクトホール41を通じて半導体層39のソース領域42に接続されたソース電極43、ドレインコンタクトホール44を通じてドレイン領域45に接続されたドレイン電極46がそれぞれ形成されている。
図3の左側に示す静電気保護回路70は、TFTアレイ基板7が対向基板18の外側に張り出した張出領域に設けられている。この静電気保護回路70においては、下地絶縁膜20上に半導体層71が設けられている。半導体層71には、P型不純物拡散領域72と不純物が導入されていないI型領域73とN型不純物拡散領域74が形成されており、いわゆるPIN構造のTFD80を構成している。この半導体層31を覆うようにゲート絶縁膜をなす絶縁薄膜21が形成され、さらに第1層間絶縁膜25が形成されている。第1層間絶縁膜25および絶縁薄膜21には、これらを貫通してP型不純物拡散領域72、N型不純物拡散領域74のそれぞれに達するコンタクトホール75,76が形成されている。そして、第1層間絶縁膜25上にコンタクトホール75,76を通じてP型不純物拡散領域72,N型不純物拡散領域74に接続された配線77,78がそれぞれ形成されている。配線77,78は、図1に示した外部回路接続端子59とデータ線駆動回路58等の周辺回路とを接続するものであり、配線77は外部回路接続端子59側に、配線78は周辺回路側と接続されている。これら配線77,78は第2層間絶縁膜25に覆われている。
他方、対向基板18上には、例えば、クロム等の金属膜、樹脂ブラックレジスト等からなる遮光膜47(ブラックマトリクス)が格子状に形成され、その上に、画素電極1と同様のITO等の透明導電膜からなる対向電極48が全面に形成されている。なお、対向基板18上には、遮光膜47によって区画された各画素毎に赤(R)、緑(G)、青(B)の各着色層を有するカラーフィルターを形成しても良い。この構成によれば、例えばカラー表示が可能な直視型のカラー液晶表示装置が実現できる。また、TFTアレイ基板7、対向基板18ともに、液晶19に接する面にはポリイミド等からなる配向膜49,50がそれぞれ設けられている。
[液晶装置の製造プロセス]
次に、上記構成の液晶装置の製造プロセスについて図4、図5を用いて説明する。
図4、図5は、液晶装置を構成する2枚の基板のうち、特にTFTアレイ基板7の製造プロセスを示す工程断面図である。
次に、上記構成の液晶装置の製造プロセスについて図4、図5を用いて説明する。
図4、図5は、液晶装置を構成する2枚の基板のうち、特にTFTアレイ基板7の製造プロセスを示す工程断面図である。
まず、図4(a)に示すように、ガラス基板等の透明基板16上にプラズマCVD法等によりシリコン酸化膜やシリコン窒化膜からなる膜厚500〜1000nm程度の下地絶縁膜20を形成する。次いで、下地絶縁膜20上にプラズマCVD法等により膜厚20〜100nm程度のアモルファスシリコン層を積層する。その後、アモルファスシリコン層に対して、例えばレーザアニール処理等の加熱処理を施すことによりアモルファスシリコン層を再結晶させ、例えば膜厚50nm程度の結晶性のポリシリコン層51を形成する。
次に、図4(b)に示すように、フォトリソグラフィー法を用いて、形成されたポリシリコン層51を上述した各半導体層8,15,31,39,71のパターンとなるようにパターニングし、その上に例えば膜厚50〜100nm程度のゲート絶縁膜となる絶縁薄膜21をプラズマCVD法等により形成する。
次に、Pチャネル領域、静電気保護回路70、およびNチャネルTFTのチャネル領域と低濃度不純物拡散領域となる領域を覆うレジストパターン52を形成し、絶縁薄膜21を通してスイッチング用TFT2の半導体層8および周辺回路用NチャネルTFT29の半導体層31にPH3/H2イオンを注入する。この時のイオン注入条件は、例えば31Pのイオンドーズ量が1×1015〜1×1016ions/cm2程度である。以上の工程により、スイッチング用TFT2および周辺回路用NチャネルTFT29のソース領域23,34およびドレイン領域24,37が形成される。
次に、Pチャネル領域、静電気保護回路70、およびNチャネルTFTのチャネル領域と低濃度不純物拡散領域となる領域を覆うレジストパターン52を形成し、絶縁薄膜21を通してスイッチング用TFT2の半導体層8および周辺回路用NチャネルTFT29の半導体層31にPH3/H2イオンを注入する。この時のイオン注入条件は、例えば31Pのイオンドーズ量が1×1015〜1×1016ions/cm2程度である。以上の工程により、スイッチング用TFT2および周辺回路用NチャネルTFT29のソース領域23,34およびドレイン領域24,37が形成される。
次に、レジストパターン52を除去した後、図4(c)に示すように、各TFTにおけるゲート電極32,40、走査線4、容量線6を形成する。このゲート電極等の形成は、例えばアルミニウム、タンタル、モリブデン等の金属膜を膜厚300〜600nm程度にスパッタまたは真空蒸着した後、ゲート電極32,40、走査線4、容量線6等の形状のレジストパターンを形成し、これをマスクにして金属膜をエッチングすることにより行う。
次に、絶縁薄膜21を通してスイッチング用TFT2の半導体層8および周辺回路用NチャネルTFT29の半導体層31にPH3/H2イオンを注入する。この時のイオン注入条件は、例えば31Pのイオンドーズ量が1×1013〜1×1014ions/cm2程度である。このイオン注入工程ではゲート電極等がマスクとなってイオンが注入され、スイッチング用TFT2のソース領域23およびドレイン領域24に低濃度不純物拡散領域が自己整合的に形成される。
次に、絶縁薄膜21を通してスイッチング用TFT2の半導体層8および周辺回路用NチャネルTFT29の半導体層31にPH3/H2イオンを注入する。この時のイオン注入条件は、例えば31Pのイオンドーズ量が1×1013〜1×1014ions/cm2程度である。このイオン注入工程ではゲート電極等がマスクとなってイオンが注入され、スイッチング用TFT2のソース領域23およびドレイン領域24に低濃度不純物拡散領域が自己整合的に形成される。
その後、図4(d)に示すように、蓄積容量用TFT14の半導体層15、周辺回路用PチャネルTFT30の半導体層39、および静電気保護回路70の半導体層71のうちのP型不純物拡散領域以外となる領域を覆うレジストパターン53を形成し、絶縁薄膜21を通してスイッチング用TFT2の半導体層8、周辺回路用nチャネルTFT29の半導体層31、および静電気保護回路70の半導体層71にB2H6/H2イオンを注入する。この時のイオン注入条件は、例えば11Bのドーズ量が1×1015〜1×1016ions/cm2程度である。以上の工程により、蓄積容量用TFT14のP型不純物拡散領域27、周辺回路用PチャネルTFT30のソース領域42およびドレイン領域45、および静電気保護回路70のTFD80のP型不純物拡散領域72が形成される。
次に、レジストパターン53を剥離した後、図5(a)に示すように、第1層間絶縁膜25を積層し、その後、ソースコンタクトホール9,33,41、第1、第2ドレインコンタクトホール10,13、ドレインコンタクトホール36,44、TFDのコンタクトホール75,76となる位置の第1層間絶縁膜25を、下地の半導体層に達するまで開口する。
次に、PチャネルTFT30および静電気保護回路70の半導体層71のうちのP型不純物拡散領域72を覆うレジストパターン55を形成し、上記の全てのコンタクトホールのうち、レジストパターン55に覆われていないコンタクトホール9,10,13,33,36,76を通して半導体層8,15,31,71にPH3/H2イオンを注入する。この時のイオン注入条件は、例えば31Pのイオンドーズ量が1×1015〜1×1016ions/cm2程度である。以上の工程により、静電気保護回路70の半導体層71にN型不純物拡散領域74が形成されるのと同時に、その他のNチャネルTFTのコンタクトホール内にN型不純物が注入される。
次に、PチャネルTFT30および静電気保護回路70の半導体層71のうちのP型不純物拡散領域72を覆うレジストパターン55を形成し、上記の全てのコンタクトホールのうち、レジストパターン55に覆われていないコンタクトホール9,10,13,33,36,76を通して半導体層8,15,31,71にPH3/H2イオンを注入する。この時のイオン注入条件は、例えば31Pのイオンドーズ量が1×1015〜1×1016ions/cm2程度である。以上の工程により、静電気保護回路70の半導体層71にN型不純物拡散領域74が形成されるのと同時に、その他のNチャネルTFTのコンタクトホール内にN型不純物が注入される。
その後、図5(b)に示すように、膜厚400〜700nm程度のアルミニウム等の金属膜をスパッタまたは蒸着し、データ線3およびドレイン電極11、ソース電極35,43ドレイン電極38,46、および配線77,78の形状をなすレジストパターンをそれぞれ形成し、これらをマスクとして金属膜をエッチングすることにより、データ線3およびドレイン電極11、ソース電極35,43およびドレイン電極38,46、配線77,78をそれぞれ形成する。
その後、アクリル膜等の感光性有機樹脂をスピンコート法で1〜2μm程度に積層して第2層間絶縁膜28を形成する。この際、感光性有機樹脂膜の下層にシリコン窒化膜等を100〜200nm程度の膜厚で形成し、2層構造の第2層間絶縁膜28を形成しても良い。次いで、画素コンタクトホール12となる位置の第2層間絶縁膜28を開口し、その上の所定の領域に膜厚約100〜150nm程度のITO等の透明導電性薄膜からなる画素電極1を形成する。最後に、全面に配向膜49(図4では図示略)を形成する。
以上の工程により、本実施の形態のTFTアレイ基板7が完成する。
その後、アクリル膜等の感光性有機樹脂をスピンコート法で1〜2μm程度に積層して第2層間絶縁膜28を形成する。この際、感光性有機樹脂膜の下層にシリコン窒化膜等を100〜200nm程度の膜厚で形成し、2層構造の第2層間絶縁膜28を形成しても良い。次いで、画素コンタクトホール12となる位置の第2層間絶縁膜28を開口し、その上の所定の領域に膜厚約100〜150nm程度のITO等の透明導電性薄膜からなる画素電極1を形成する。最後に、全面に配向膜49(図4では図示略)を形成する。
以上の工程により、本実施の形態のTFTアレイ基板7が完成する。
他方、図3に示した対向基板18については工程図の例示を省略するが、ガラス基板等の透明基板17が先ず用意され、遮光膜47および額縁としての遮光膜57(図1参照)を、例えば金属クロムをスパッタリングした後、フォトリソグラフィー工程、エッチング工程を経て形成する。なお、これら遮光膜47は、Cr(クロム)、Ni(ニッケル)、Al(アルミニウム)などの金属材料の他、カーボンやTiをフォトレジストに分散した樹脂ブラックなどの材料から形成してもよい。さらに、遮光膜47によって区画された各画素毎に赤(R)、緑(G)、青(B)の各着色層を有するカラーフィルターを形成しても良い。
その後、対向基板18の全面に、スパッタリング等によりITO等の透明導電性薄膜を約100〜150nmの厚さに堆積することによって対向電極48を形成する。さらに、対向電極48の全面に配向膜50を形成する。
その後、対向基板18の全面に、スパッタリング等によりITO等の透明導電性薄膜を約100〜150nmの厚さに堆積することによって対向電極48を形成する。さらに、対向電極48の全面に配向膜50を形成する。
最後に、上述のように各層が形成されたTFTアレイ基板7と対向基板18とを対向させて配置し、セル厚が例えば4μm程度になるようにシール材により貼り合わせ、空パネルを作製する。次いで、液晶19を空パネル内に封入すれば、本実施の形態の液晶装置が作製される。
本実施形態の液晶装置の製造方法においては、PチャネルTFT30のソース・ドレイン形成用のイオン注入時に、TFD80を構成する半導体層71の一部にP型不純物拡散領域72を同時に形成する。そして、半導体層71を覆う第2層間絶縁膜25を形成した後、各TFTのコンタクトホールを形成するとともに、TFD80を構成する半導体層71の一部にもコンタクトホール76を形成する。次いで、第2層間絶縁膜25のコンタクトホールを通したイオン注入を行うことにより、TFD80を構成する半導体層71のうち、先に形成したP型不純物拡散領域72から離れた領域にN型不純物拡散領域74を形成する。このようにすると、P型不純物拡散領域72とN型不純物拡散領域74との間に不純物が導入されないI型領域73ができ、P型不純物拡散領域72、I型領域73、N型不純物拡散領域74とが横方向(基板面方向)に配置された、いわゆるラテラルPIN型のTFD80を形成することができ、接合リーク電流が少なく、特性に優れたTFDを実現することができる。
本実施の形態の場合、TFD80の半導体層71上に形成したコンタクトホール76を通してリンイオンが注入されるため、N型不純物拡散領域74はコンタクトホール76に対して自己整合的に形成され、位置が決まることになる。前工程であるPチャネル、NチャネルそれぞれのTFTのソース・ドレイン形成のイオン注入工程用のマスクはそれ程精度が必要とされないのに対し、コンタクトホール形成用のマスクは十分に高い精度が必要とされる。したがって、このコンタクトホール形成用マスクから形成されるコンタクトホール76に対して自己整合的に形成されるN型不純物拡散領域74の位置精度がまた高いものとなる。したがって、接合耐圧等の所望の素子特性が得られ、特性バラツキの少ないTFDを形成できる。またそれと同時に、その他のNチャネルTFTのコンタクトホール内にイオンが注入されるため、N型コンタクト抵抗の低減を図ることもできる。
また、コンタクトホールおよび開口部を形成する工程において、TFDを構成する半導体パターン内の第1導電型不純物拡散領域から離れた位置に開口部を形成することとし、第1導電型不純物拡散領域(例えばP型不純物拡散領域)と不純物が導入されていない不純物非拡散領域(I型領域)と第2導電型不純物拡散領域(例えばN型不純物拡散領域)とを有するTFDを形成するようにしてもよい。
この構成によれば、いわゆるPIN構造のTFDを形成することができるので、接合リーク電流が少なく、特性に優れたTFDを実現することができる。
この構成によれば、いわゆるPIN構造のTFDを形成することができるので、接合リーク電流が少なく、特性に優れたTFDを実現することができる。
[第1の実施の形態の変形例]
以下、第1の実施の形態の変形例について説明する。
第1の実施の形態では、静電気保護回路のTFDとして、図6に示すように、半導体層71の一端にP型不純物拡散領域72を形成(PチャネルTFTのソース・ドレインイオン注入で形成)するとともに、他端にN型不純物拡散領域74を形成(N型コンタクトイオン注入で形成)し、その間の領域をI型領域73(ノンドープ領域)とした。
この構成に代えて、図7に示すように、半導体層71の一端にP型不純物拡散領域72を形成(PチャネルTFTのソース・ドレインイオン注入で形成)し、残りの部分の中央部に島状のN型不純物拡散領域74を形成(N型コンタクトイオン注入で形成)し、N型不純物拡散領域74の周囲をI型領域73(ノンドープ領域)としても良い。
以下、第1の実施の形態の変形例について説明する。
第1の実施の形態では、静電気保護回路のTFDとして、図6に示すように、半導体層71の一端にP型不純物拡散領域72を形成(PチャネルTFTのソース・ドレインイオン注入で形成)するとともに、他端にN型不純物拡散領域74を形成(N型コンタクトイオン注入で形成)し、その間の領域をI型領域73(ノンドープ領域)とした。
この構成に代えて、図7に示すように、半導体層71の一端にP型不純物拡散領域72を形成(PチャネルTFTのソース・ドレインイオン注入で形成)し、残りの部分の中央部に島状のN型不純物拡散領域74を形成(N型コンタクトイオン注入で形成)し、N型不純物拡散領域74の周囲をI型領域73(ノンドープ領域)としても良い。
さらに、図8に示すように、I型領域となる部分に複数(この例では2つ)のコンタクトホールを形成してコンタクトイオン注入を行い、I型領域73内に複数の島状のN型不純物拡散領域74を形成してもよい。この構成によれば、図7と同じ大きさのコンタクトホールを形成したとすると、図7の構成に比べてN型のコンタクト抵抗を低減することができる。
さらに、図9(a)に示すように、もともとP型不純物拡散領域72であった領域内に半導体層71の幅よりも大きな径のコンタクトホール76(破線で示す)を形成すると、図9(b)に示すように、I型領域73を持たず、P型不純物拡散領域72とN型不純物拡散領域74が直接接触した、いわゆるPN型ダイオードを形成することもできる。このように、所定の導電型の不純物拡散領域、例えばP型不純物拡散領域内に、それとは逆の導電型、例えばN型のイオンを注入する際には、イオンのドーズ量を調整することによりP型不純物拡散領域をN型に反転させることもできるし、電気的に中性な領域にすることもできるし、P型低濃度不純物拡散領域とすることもできる。
[第2の実施の形態]
以下、本発明の第2の実施の形態を図10を参照して説明する。
本実施の形態の液晶装置の基本構成は第1の実施の形態と全く同様であり、液晶装置の製造プロセスのうち、静電気保護回路のTFDの各不純物拡散領域の形成順序が異なるのみである。図10は、第1の実施の形態の図5(a)に対応する工程図である。したがって、図10において図5(a)と同一の構成要素には同一の符号を付し、詳細な説明は省略する。
以下、本発明の第2の実施の形態を図10を参照して説明する。
本実施の形態の液晶装置の基本構成は第1の実施の形態と全く同様であり、液晶装置の製造プロセスのうち、静電気保護回路のTFDの各不純物拡散領域の形成順序が異なるのみである。図10は、第1の実施の形態の図5(a)に対応する工程図である。したがって、図10において図5(a)と同一の構成要素には同一の符号を付し、詳細な説明は省略する。
本実施の形態の場合、図10に示すように、第1の実施の形態と同様、第1層間絶縁膜25を積層し、その後、ソースコンタクトホール9,33,41、第1、第2ドレインコンタクトホール10,13、ドレインコンタクトホール36,44、TFDのコンタクトホール75,76を形成する。ただし、静電気保護回路のTFDを構成する半導体層71に、予めN型不純物拡散領域74を形成しておく点が第1の実施の形態と異なる。このN型不純物拡散領域74は、NチャネルTFTのソース・ドレイン形成用のイオン注入工程で同時に形成すればよい。
そして、NチャネルTFT2,29および静電気保護回路70の半導体層71のうちのN型不純物拡散領域74を覆うレジストパターン55を形成し、上記の全てのコンタクトホールのうち、レジストパターン55に覆われていないコンタクトホール41,44,75を通して半導体層39,71にB2H6/H2イオンを注入する。この時のイオン注入条件は、例えば11Bのドーズ量が1×1015〜1×1016ions/cm2程度である。以上の工程により、静電気保護回路70の半導体層71にP型不純物拡散領域72が形成されるのと同時に、その他のPチャネルTFTのコンタクトホール内にP型不純物が注入される。
本実施の形態においても、接合耐圧等の所望の素子特性が得られ、特性バラツキの少ないTFDを形成できる、といった第1の実施の形態と同様の効果を得ることができる。さらに本実施の形態の場合、PチャネルTFTのコンタクトホール内にイオンが注入されるため、P型コンタクト抵抗の低減を図ることもできる。
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施の形態で例示した液晶装置の断面構造、構成材料、製造プロセス中の各工程の製造条件等の具体的な記載については適宜変更が可能である。また、本発明によって得られるTFDを静電気保護回路に用いる場合、図11(a)に示すように単独のTFDで構成しても良いし、図11(b)に示すように直列接続した複数のTFDで構成しても良いし、図11(c)に示すように並列接続した複数のTFDで構成しても良い。また、このTFDを静電気保護回路以外の他の場所で用いることも勿論可能である。
2…スイッチング素子(NチャネルTFT)、28…第2層間絶縁膜、29…周辺回路用NチャネルTFT、30…周辺回路用PチャネルTFT、70…静電気保護回路、72…P型不純物拡散領域、73…I型領域(ノンドープ領域)、74…N型不純物拡散領域、75,76,9,10,13,33,36,41,44…コンタクトホール、80…TFD。
Claims (9)
- 第1導電型不純物が導入された第1導電型不純物拡散領域を有する第1導電型薄膜トランジスタと、前記第1導電型不純物とは逆の導電型である第2導電型不純物が導入された第2導電型不純物拡散領域を有する第2導電型薄膜トランジスタと、前記第1導電型不純物拡散領域と前記第2導電型不純物拡散領域とを有する薄膜ダイオードと、が備えられた電気光学装置の製造方法であって、
基板上に前記第1導電型薄膜トランジスタ、前記第2導電型薄膜トランジスタ、および前記薄膜ダイオードを構成する半導体パターンを形成する工程と、
前記第1導電型薄膜トランジスタを構成する前記半導体パターンの一部、および前記薄膜ダイオードを構成する前記半導体パターンの一部に第1導電型不純物をイオン注入することにより第1導電型不純物拡散領域を形成する工程と、
前記第2導電型薄膜トランジスタを構成する前記半導体パターンの一部に第2導電型不純物をイオン注入することにより第2導電型不純物拡散領域を形成する工程と、
前記半導体パターンを覆う絶縁膜を形成する工程と、
前記絶縁膜に、前記第1導電型薄膜トランジスタおよび前記第2導電型薄膜トランジスタのコンタクトホールを形成するとともに、前記薄膜ダイオードを構成する前記半導体パターンの一部で開口する開口部を形成する工程と、
前記絶縁膜の開口を通して第2導電型不純物をイオン注入することにより前記薄膜ダイオードを構成する前記半導体パターンのうちの前記第1導電型不純物拡散領域とは異なる領域に第2導電型不純物拡散領域を形成する工程と、を有することを特徴とする電気光学装置の製造方法。 - 第1導電型不純物が導入された第1導電型不純物拡散領域を有する第1導電型薄膜トランジスタと、前記第1導電型不純物とは逆の導電型である第2導電型不純物が導入された第2導電型不純物拡散領域を有する第2導電型薄膜トランジスタと、前記第1導電型不純物拡散領域と前記第2導電型不純物拡散領域とを有する薄膜ダイオードと、が備えられた電気光学装置の製造方法であって、
基板上に前記第1導電型薄膜トランジスタ、前記第2導電型薄膜トランジスタ、および前記薄膜ダイオードを構成する半導体パターンを形成する工程と、
前記半導体パターン上の領域の一部に開口を有するマスク材を形成する工程と、
前記マスク材の開口を通して第1導電型不純物をイオン注入することにより前記第1導電型薄膜トランジスタを構成する前記半導体パターンの一部、および前記薄膜ダイオードを構成する前記半導体パターンの一部に第1導電型不純物拡散領域を形成する工程と、
前記半導体パターン上の領域の一部に開口を有するマスク材を形成する工程と、
前記マスク材の開口を通して第2導電型不純物をイオン注入することにより前記第2導電型薄膜トランジスタを構成する前記半導体パターンの一部に第2導電型不純物拡散領域を形成する工程と、
前記半導体パターンを覆う絶縁膜を形成する工程と、
前記絶縁膜に、前記第1導電型薄膜トランジスタおよび前記第2導電型薄膜トランジスタのコンタクトホールを形成するとともに、前記薄膜ダイオードを構成する前記半導体パターンの一部で開口する開口部を形成する工程と、
前記絶縁膜の開口を通して第2導電型不純物をイオン注入することにより前記薄膜ダイオードを構成する前記半導体パターンのうちの前記第1導電型不純物拡散領域とは異なる領域に第2導電型不純物拡散領域を形成する工程と、を有することを特徴とする電気光学装置の製造方法。 - 前記コンタクトホールおよび前記開口部を形成する工程において、前記薄膜ダイオードを構成する前記半導体パターン内の前記第1導電型不純物拡散領域から離れた位置に前記開口部を形成することとし、
前記第1導電型不純物拡散領域と不純物が導入されていない不純物非拡散領域と前記第2導電型不純物拡散領域とを有する薄膜ダイオードを形成することを特徴とする請求項1または2に記載の電気光学装置。 - 前記薄膜ダイオードを構成する前記半導体パターンの一部に第2導電型不純物拡散領域を形成する工程において、前記第2導電型薄膜トランジスタのコンタクトホールを通して前記第2導電型薄膜トランジスタを構成する第2導電型不純物拡散領域内にさらに第2導電型不純物をイオン注入することを特徴とする請求項1ないし3のいずれか一項に記載の電気光学装置の製造方法。
- 前記薄膜ダイオードを構成する前記半導体パターンの一部に第2導電型不純物拡散領域を形成する工程において、前記開口部を通して前記薄膜ダイオードを構成する第1導電型不純物拡散領域内に第2導電型不純物をイオン注入することを特徴とする請求項1ないし4のいずれか一項に記載の電気光学装置の製造方法。
- 前記コンタクトホールを形成した後、前記第1導電型薄膜トランジスタのコンタクトホールを通して前記第1導電型薄膜トランジスタを構成する第1導電型不純物拡散領域内にさらに第1導電型不純物をイオン注入することを特徴とする請求項1ないし5のいずれか一項に記載の電気光学装置の製造方法。
- 前記薄膜ダイオードを構成する一つの半導体パターン内に前記開口部を複数形成することを特徴とする請求項1ないし6のいずれか一項に記載の電気光学装置の製造方法。
- 静電気保護回路内に前記薄膜ダイオードを形成することを特徴とする請求項1ないし7のいずれか一項に記載の電気光学装置の製造方法。
- 複数の前記薄膜ダイオードを直列接続または並列接続したことを特徴とする請求項8に記載の電気光学装置の製造方法。
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JP2005076689A JP2006259241A (ja) | 2005-03-17 | 2005-03-17 | 電気光学装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005076689A JP2006259241A (ja) | 2005-03-17 | 2005-03-17 | 電気光学装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006259241A true JP2006259241A (ja) | 2006-09-28 |
Family
ID=37098582
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005076689A Withdrawn JP2006259241A (ja) | 2005-03-17 | 2005-03-17 | 電気光学装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006259241A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010041042A (ja) * | 2008-07-10 | 2010-02-18 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
WO2011043183A1 (ja) * | 2009-10-07 | 2011-04-14 | シャープ株式会社 | 半導体装置およびその製造方法、ならびに半導体装置を備えた表示装置 |
JPWO2015045581A1 (ja) * | 2013-09-26 | 2017-03-09 | シャープ株式会社 | 表示装置 |
-
2005
- 2005-03-17 JP JP2005076689A patent/JP2006259241A/ja not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US8860081B2 (en) | 2008-07-10 | 2014-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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JPWO2015045581A1 (ja) * | 2013-09-26 | 2017-03-09 | シャープ株式会社 | 表示装置 |
US10025141B2 (en) | 2013-09-26 | 2018-07-17 | Sharp Kabushiki Kaisha | Display component and display device |
TWI651571B (zh) * | 2013-09-26 | 2019-02-21 | 日商夏普股份有限公司 | 顯示零件及顯示裝置 |
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