KR20050003496A - 구동회로 일체형 액정표시장치용 어레이기판 제조방법 - Google Patents
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Abstract
본 발명은 구동회로 일체형 액정표시장치의 스위칭 소자와 구동회로를 구성하는 CMOS소자를 형성하는 방법에 관한 것이다.
본 발명은 상기 스위칭 소자 및 CMOS소자로, n형 및 p형의 역스테거드형 다결정 박막트랜지스터를 채용하며, 그 제조방법을 간략히 하면 아래와 같다.
제 1 마스크 : 게이트 전극형성
제 2 마스크(회절노광) : 다결정 실리콘층 패턴, 화소와 구동회로에 구성되는 n형 TFT의 오믹 콘택층(n+도핑)과 LDD영역(n-도핑) 형성.
제 3 마스크 : 화소와 구동회로를 차폐하고 구동회로의 P형 TFT에 오믹 콘택층 형성(p+도핑, counter doping)
제 4 마스크 : 투명한 화소전극 형성
제 5 마스크 : 보호막과 질화막을 동시에 패턴하는 단계.
제 6 마스크 : 스위칭 소자 및 CMOS소자의 각 소스 및 드레인 전극을 형성하는 단계.
전술한 바와 같은 공정으로 마스크 공정을 현저히 줄일 수 있으므로 공정 비용 및 공정 시간을 줄일 수 있어 공정 수율을 개선할 수 있는 장점이 있다.
Description
본 발명은 액정표시장치에 관한 것으로, 특히 구동회로부 일체형 액정표시장치에서, 다결정 박막트랜지스터로 구성되는 스위칭 소자와 CMOS소자의 제조방법에 관한 것이다.
일반적으로, 액정표시장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 이미지를 얻는 표시장치이다.
현재에는 상기 박막 트랜지스터와 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목 받고 있으며, 이때, 상기 박막 트랜지스터 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제로대두되고 있으며, 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)이 좋지 않아 구동회로로는 쓰기 어렵다.
반면, 폴리 실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있으며, 이 폴리 실리콘을 이용하여 기판에 직접 구동회로를 만들면 구동 IC 비용도 줄일 수 있고 실장도 간단해진다.
도 1은 일반적인 구동회로부 일체형 액정표시장치용 어레이기판의 개략도이다.
도시한 바와 같이, 절연 기판(10)은 크게 표시부(D1)와 비표시부(D2)로 정의될 수 있으며, 상기 표시부(D1)에는 다수의 화소(P)가 매트릭스 형태로 위치하고 각 화소마다 스위칭 소자(T) 및 이와 연결된 화소 전극(17)이 구성된다.
또한, 상기 화소(P)의 일 측을 따라 연장된 게이트 배선(12)과 이와는 수직하게 교차하는 데이터 배선(14)이 구성된다.
상기 비표시부(D2)에는 상기 구동회로부(16,18)가 구성되는데, 구동회로부(16,18)는 기판(10)의 일측에 위치하여 상기 게이트 배선(12)에 신호를 인가하는 게이트 구동회로부(16)와, 이와는 평행하지 않은 기판(10)의 타측에 위치하여 상기 데이터 배선(14)에 신호를 인가하는 데이터 구동회로부(18)가 구성된다.
또한, 상기 게이트 및 데이터 구동회로부는 외부신호 입력단(20)과 연결되어 있다.
상기 게이트 및 데이터 구동회로부(16,18)는 상기 외부신호 입력단(20)을 통하여 입력된 외부신호를 내부에서 조절하여 각각 게이트 및 데이터 배선(12,14)을통해 화소부(P)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다.
따라서, 상기 게이트 및 데이터 구동회로부(16,18)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조의 박막트랜지스터로 구성된다.
상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 반도체 기술의 일종으로서, 음전기로 충전된 여분의 전자들(n형 반도체)과 양전기로 충전된 정공들(p형 반도체)을 이용하여 하나의 전도체를 형성하고, 상기 두 종류의 반도체들의 효과적인 전기제어에 의해 전류 게이트를 이루기 위한 상호 보완적인 방법으로 사용된다.
도 2a 및 2b는 화소부 박막 트랜지스터와 구동회로부 CMOS구조 박막 트랜지스터의 단면을 각각 도시한 단면도이다.(A: 스위칭 박막트랜지스터의 단면도이고, B와 C는 n형 및 p형 박막트랜지스터가 조합된 CMOS 소자의 단면도.)
도 2a와 도 2b에 도시한 바와 같이, 절연 기판(30)상에 버퍼층(buffer layer)(32)이 구성되고, 기판의 스위칭 영역(A)과 구동 회로영역(P)에는 n형 박막트랜지스터와, CMOS 소자(n형 박막트래지스터와 p형 박막트랜지스터의 조합)가 위치한다.
전술한 각 박막트랜지스터의 단면적인 구성을 이하 설명한다.
도시한 바와 같이, 버퍼층(32)의 상부의 각 영역에 제 1 액티브 패턴( 34)과 제 2 액티브 패턴(36)과 제 2 액티브 패턴(38)이 구성된다.
상기 제 1 및 내지 제 3 액티브 패턴(34,36,38)은 다결정 실리콘층을 패턴한 것이며, 각각은 제 1 액티브 영역(V1)과 제 1 액티브 영역(V1)의 양측에 위치한 제 2 액티브 영역(V2)으로 정의될 수 있다.
상기 제 1 내지 제 3 액티브 패턴(34,36,38)이 구성된 기판(30)의 전면에는 게이트 절연막(40)이 위치하고, 게이트 절연막(40)의 상부에는 상기 제 1 내지 제 3 액티브 패턴(34,36,38)의 제 1 액티브 영역(V1)에 대응하여 각각 대응하여 제 1 , 제 2, 제 3 게이트 전극(42,44,46)이 구성된다.
상기 제 1 내지 제 3 게이트 전극(42,44,46)이 형성된 기판(30)의 전면에 층간 절연막(52)이 구성되고, 상기 층간 절연막(52)과 그 하부의 게이트 절연막(40)이 식각되어 노출된 제 1 내지 제 3 액티브 패턴(34,36,38)의 각 제 2 액티브 영역(V2)과 접촉하는 제 1 소스 및 드레인 전극(60a,60b)과, 제 2 소스 및 드레인 전극(62a,62b)과 제 3 소스 및 드레인 전극(64a,64b)이 구성된다.
전술한 구성에서, 스위칭 영역(A)과 구동회로 영역(B,C)에 구성되는 n형 다결정 박막트랜지스터의 제 1 및 제 2 액티브 패턴(34,36)의 제 2 액티브 영역(V2)은 게이트 전극(42,44)과 근접한 양측에 n-이온이 도핑된 LDD(Lightly Doped Drain)영역(F)과, LDD영역을 제외한 영역에는 n+이온이 도핑된 오믹 콘택영역으로 나누어 진다.
상기 n형 박막트랜지스터에 LDD영역(F)은 핫캐리어(hot carrier)들을 분산시키기 위한 목적으로 구성되는 것이며, 이 영역은 도핑농도가 낮기 때문에누설전류(Ioff)의 증가를 방지하여 온(on)상태의 전류의 손실을 막는 역할을 한다.
전술한 바와 같은 구성에서, 상기 스위칭 영역에 위치하는 n형 다결정 박막트랜지스터는 앞서 도 1에서 언급한 화소 전극(70)과 절연막(66)을 사이에 두고 접촉하여 구성된다.
전술한 바와 같이 구성된, 스위칭 영역(A)의 n형 박막트랜지스터와, 구동회로 영역(B,C)에서 CMOS소자를 구성하는 n형 및 p형 박막트랜지스터는 단일 기판상에 동일한 공정으로 제작되며, 이하 도면을 참조하여, 종래에 따른 스위칭 박막트랜지스터와, CMOS소자의 제조방법을 설명한다.
도 3a 내지 도 3h와 도 4a 내지 도 4h는 각각 스위칭 박막트랜지스터와, CMOS소자의 제조공정을 종래에 따른 공정 순서로 도시한 공정 단면도이다.
먼저, 도 3a와 도 4a는 제 1 마스크 공정단계를 나타낸 도면으로 먼저, 기판(30)상에 스위칭 영역(S)과, N영역(B)과 P영역(C)으로 구성된 구동회로 영역(B,C)을 정의하고 실리콘 절연물질(질화 실리콘(SiNX),산화 실리콘(SiO2))을 증착하여 버퍼층(32)을 형성한다.
상기 버퍼층(32)상부의 스위칭 영역(A)과 구동 회로 영역(N영역(B),P영역(C))의 상부에 제 1 마스크공정으로 패턴한, 제 1 액티브 패턴(34)과 제 2 액티브 패턴(36)과 제 3 액티브 패턴(38)을 형성한다.
상기 제 1 내지 제 3 액티브 패턴(34,36,38)은 다결정 실리콘층으로 형성된 것이며, 편의상 각 패턴을 제 1 액티브 영역(V1)과 제 1 액티브 영역(V1) 양측에위치하는 제 2 액티브 영역(V2)으로 정의한다.
도 3b와 도 4b는 제 2 마스크 공정 단계를 도시한 도면으로, 상기 제 1 내지 제 3 액티브 패턴(34,36,38)이 형성된 기판(30)의 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하여 게이트 절연막(40)을 형성한다.
상기 게이트 절연막(30)상부의 제 1 내지 제 3 액티브 패턴(34,36,38)에 각각 정의된 제 1 액티브 영역(V1)에 대응하여 제1, 제2, 제3 게이트 전극(42,44,46)을 각각 형성한다.
다음으로, 상기 제 1 내지 제 3 게이트 전극(42,44,46)을 도핑 방지막으로 하여, 상기 제 1 내지 제 3 액티브 패턴(34,36,38)의 제 2 액티브 영역(V2)에 n-이온(n형 이온의 도핑량이 매우 낮은 상태를 표기함)을 도핑하는 공정을 진행한다.
도 3c와 도 4c는 제 3 마스크 공정 단계를 나타낸 도면으로, 상기 스위칭 영역(A)과 구동회로 영역(B,C)의 N영역(B) 일부와 상기 P영역(C)의 전부를 각각 차폐하는 제 1 내지 제 2 포토레지스트 패턴(48a,48b,48c)을 형성한다.
이때, 상기 제 1 내지 제 2 포토레지스트 패턴(48a,48b)은 제 1 및 제 2 게이트 전극(42,44)과, 각 게이트 전극(42,44)의 양측의 일정영역(F)을 더욱 포함하여 형성한다.
상기 각각 게이트 전극(42,44)을 제외하고 제 1 및 제 2 포토레지스트 패턴(48a,48b)에 의해 더욱 차폐된 영역을 통상 LDD영역(F)으로 한다.
상기 제 1 내지 제 3 포토레지스트 패턴(48a,48b,48c)이 형성된 기판(30)의 전면에 n+도핑을 실시하여, 상기 제 1 액티브 패턴(34)과 제 2 액티브 패턴(36)중 차폐되지 않는 제 2 액티브 영역(V2)에 n+이온이 도핑 되도록한다. 이영역은 통상 오믹 콘택영역(ohmic contact area)으로 사용된다.
도 3d는 제 4 마스크 공정 단계를 나타낸 도면으로, 상기 스위칭 영역(A)과 N영역(B)의 제 1 및 제 2 액티브 패턴(34,36)에 n+를 도핑한 후, 상기 스위칭 영역(A)과 N영역(B)을 완전히 차폐하는 제 1,제 2 포토레지시트 패턴(50a,50b)을 제 4 마스크 공정으로 각각 형성한다.
다음으로, 상기 제 1 및 제 2 포토레지스트 패턴(50a,50b)이 형성된 기판(30)의 전면에 p+이온을 도핑하여, 상기 차폐되지 않는 구동회로 영역(B.C) 중 P영역(C)에 구성된 제 2 액티브 영역(V2)에 p+이온을 도핑하는 공정을 진행한다.
이와 같은 공정으로, 상기 제 2 액티브 영역(V2)은 오믹 콘택 영역의 역할을 하게 된다.
도 3e와 도 4e는 제 5 마스크 공정단계를 나타낸 도면으로, 상기 제 1 내지 제 3 게이트 전극(42,44,46)이 형성된 기판(30)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(Si02)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하고 패턴하여, 상기 스위칭 영역(A)에 구성된 제 1 액티브 패턴(34)의 제 2 액티브 영역(V2)을 각각 노출하는 제 1 , 제 2 콘택홀(54a,54b)과, 상기 구동회로 영역(B,C)의 N형 영역(B)에 구성된 제 2 액티브 패턴(36)의 제 2 액티브 영역(V2)을 각각 노출하는제 3, 제 4 콘택홀(56a,56b)과, 상기 P형 영역(C)에 구성된 제 3 액티브 패턴(38)의 제 2 액티브 영역(V2)을 각각 노출하는 제 5, 6콘택홀(58a,58b)을 형성한다.
도 3f와 도 4f는 제 6 마스크 공정 단계를 나타낸 도면으로, 상기 층간절연막(52)이 형성된 기판(30)의 전면에 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta)등을 포함하는 도전성 금속 그룹 중 선택된 하나를 증착하고 제 6 마스크로 패턴하여, 상기 제 1 액티브 패턴(34)의 제 2 액티브 영역(V2)과 각각 접촉하는 제 1 소스 및 드레인 전극(60a,60b)과, 상기 제 2 액티브 패턴(36)의 제 2 액티브 영역(V2)과 각각 접촉하는 제 2 소스 및 드레인 전극(62a,62b)과, 상기 제 3 액티브 패턴(38)이 제 2 액티브 영역(V2)에 각각 접촉하는 제 3 소스 및 드레인 전극(64a,64b)을 형성한다.
전술한 구성에서, 상기 스위칭 영역(A)과 구동회로 영역(B,C)의 N영역(A)에 구성되는 제 1 소스 및 드레인 전극(60a,60b)과 제 2 소스 및 드레인 전극(62a,62b)은 각각의 LDD영역(F)과 접촉하지 않도록 구성한다.
전술한 바와 같은 공정을 통해, 상기 스위칭 영역(A)에는 n형 다결정 박막트랜지스터를, 상기 회로구동 영역(B,C)에는 n형 및 p형 박막트랜지스터가 조합된 CMOS소자를 구성할 수 있다.
이하, 공정은 전술한 박막트랜지스터를 포함하는 어레이기판에서, 상기 스위칭 영역의 박막트랜지스터와 접촉하는 화소전극을 형성하는 공정을 설명한 것이다.
도 3g와 도 4g는 제 7 마스크 공정단계를 나타낸 도면으로, 상기 제 1 소스 및 드레인 전극(60a,60b)과 제 2 소스 및 드레인 전극(62a,62b)과 제 3 소스 및 드레인 전극(46a,64b)이 구성된 기판(30)의 전면에 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질그룹 중 선택된 하나를 도포하여 보호막(66)을 형성한다.
연속하여, 상기 보호막(66)을 패턴하여 상기 스위칭 영역(A)의 드레인 전극(60b)을 노출하는 드레인 콘택홀(68)을 형성한다.
도 3h와 도 4h는 제 8 마스크 공정단계를 나타낸 도면으로, 상기 보호막(66)이 형성된 기판(30)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속그룹 중 선택된 하나를 증착하고 패턴하여, 상기 노출된 드레인 전극(60b)과 접촉하는 투명한 화소 전극(70)을 형성한다.
전술한 바와 같은 공정을 통해 종래에 따른 구동회로 일체형 액정표시장치용 어레이기판을 제작할 수 있다.(편의상 상기 스위칭 영역의 게이트 전극과 소스 및 드레인 전극과 동시에 형성하는 게이트 배선과 데이터배선 부분은 생략하였다.)
전술한 종래의 구동회로 일체형 액정표시장치 어레이기판의 제조공정에서는, 총 8개의 마스크 공정을 진행하게 된다. 상기 마스크 공정은 PR 코팅(photo resist coating), 노광(exposure), 현상(develop)을 포함하는 공정이므로, 마스크 공정이 추가될수록 제조비용 및 공정시간이 증가되고 이로 인하여 생산수율이 떨어지게 되고, 마스크 수가 증가될 수록 박막 트랜지스터 소자에 결함을 발생시킬 확률이 높아지는 문제점이 있다.
상기 문제점을 해결하기 위하여, 본 발명에서는 상기 스위칭 영역과 구동회로영역에 구성되는 다결정 박막트랜지스터를 인버티드스테거 타입(invertedb staggered type)으로 형성하고, 카운터 도핑(counter dopping)을 실시하여 마스크 공정을 현저히 줄임으로써 공정 수율을 개선하는 것을 목적으로 한다.
도 1은 일반적인 구동회로부 일체형 액정패널을 개략적으로 도시한 평면도이고,
도 2a와 2b는 종래의 화소에 구성되는 스위칭 소자 및 구동회로를 구성하는 CMOS 소자의 단면도이고,
도 3a 내지 3h와 도 4a 내지 4h는 종래에 따른 스위칭 소자 및 CMOS소자의 제조방법을 종래의 공정순서에 따라 도시한 공정 단면도이고,
도 5a 내지 도 5i와 도 6a 내지 도 6i는 본 발명에 따른 스위칭 소자 및 CMOS소자의 제조방법을 본 발명의 공정 순서에 따라 도시한 공정 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 기판 102 : 버퍼층
104 : 게이트 전극 110 : 게이트 절연막
140 : 보호막 142 : 실리콘 절연막
150a : 소스 전극 150b : 드레인 전극
상기 목적을 달성하기 위한 본 발명에 따른 구동 회로 일체형 액정표시장치용 어레이기판 제조방법은 기판을 화소부와, 화소부 내의 스위칭 부와, 화소부 주변의 구동회로부로 정의하는 단계와;
상기 기판의 스위칭 부에 제 1 게이트 전극과, 상기 구동 회로부에 제 2 게이트 전극과 제 3 게이트 전극을 형성하는 제 1 마스크 공정 단계와; 상기 제 1 내지 제 3 게이트전극 상부에 제 1 절연막을 사이에 두고 다경절 실리콘인 제 1, 제 2, 제 3 액티브패턴을 형성하고, 제 1 액티브패턴과 제 2 액티브 패턴은 그 하부의 게이트 전극과 대응하지 않는 부분을 n-이온 도핑영역과 n+이온 도핑 영역으로 형성하는 제 2 마스크 공정 단계와; 상기 제 3 액티브 패턴 중 그 하부의 게이트 전극에 대응하지 않는 부분을 p+이온 도핑영역으로 형성하는 제 3 마스크 공정단계와; 상기 제 1 액티브패턴에 근접한 상기 화소부에 투명한 화소 전극을 형성하는 제 4 마스크 공정 단계와; 상기 화소 전극과, 제 1 내지 제 3 액티브 패턴이 구성된 기판의 전면에 제 2 절연막을 형성한 후 패턴하여, 상기 화소 전극의 일부와 이에 근접한 제 1 액티브 패턴의 일측 및 타측(n+이온 도핑영역)을 노출하는 제 1 및 제 2 콘택홀과, 상기 제 2 액티브 패턴의 일측 및 타측(n+이온 도핑영역)을 각각 노출하는 제 2 및 제 3 콘택홀과, 상기 제 3 액티브 패턴의 일측 및 타측(p+이온 도핑)을 각각 노출하는 제 4 및 제 5 콘택홀을 형성하는 제 5 마스크 공정 단계와;
상기 노출된 제 1 액티브 패턴의 일 측과 이에 근접한 화소 전극과 동시에 접촉하는 제 1 소스 전극과 상기 제 1 액티브 패턴의 타측과 접촉하는 제 2 드레인 전극과, 상기 제 2 액티브 패턴 및 제 3 액티브 패턴의 일측과 타측에 각각 접촉하는 제 2 소스 및 드레인 전극과, 제 3 소스 및 드레인 전극을 형성하는 제 6마스크 공정 단계를 포함한다.
상기 제 2 마스크 공정 단계는, 상기 제 1 내지 제 3 게이트 전극이 형성된 기판의 전면에 제 1절연막과 다결정 실리콘층과 포토레지스트층을 적층하는 단계와; 상기 포토레지스트층의 이격된 상부에, 상기 게이트 전극에 대응하는 부분은 차단부로, 차단부의 양측은 반투과 부로 그 외의 영역은 투과부로 구성된 마스크를 위치시키는 단계와; 상기 마스크의 상부로 빛을 조사하는 노광공정과 연속한 현상공정을 진행하여, 상기 제 1 내지 제 3 게이트 전극의 상부에, 각 게이트 전극 및 이에 근접하는 양측의 일부 영역과, 그 외의 영역의 두께 T1과 T2가 T1>T2의 관계를 가지는 제 1 ,제 2, 제 3 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 내지 제 3 포토레지스트 패턴 사이로 노출된 다결정 실리콘층을 패턴하여, 상기 제 1, 제 2, 제 3 게이트 전극의 상부에 제 1, 제 2 , 제 3 액티브 패턴을 형성하는 단계와; 상기 제1, 제 2, 제 3 포토레지스트 패턴을 식각하여, 상기 T2의 두께인부분을 제거하여 노출된 제 1 , 제 2, 제 3 액티브 패턴에 n+이온을 도핑하여 오믹콘택영역으로 형성하는 단계와; 상기 식각된 제 1 , 제 2, 제 3 포토레지스트 패턴을 다시 한번 식각하는 공정을 진행하여, 상기 n+가 도핑되지 않은 제 1, 제 2, 제 3 액티브 패턴의 일부 영역을 노출하면서 상기 제 1, 제 2 , 제 3 게이트 전극과 평면적으로 동일한 크기의 제 1 , 제 2 , 제 3 포토레지스트 패턴을 형성하는 단계와; 상기 n+이온이 도핑되지 않은 제 1, 제 2, 제 3 액티브 패턴의 일부 영역에 n-이온을 도핑하여 LDD영역으로 형성하는 단계를 포함한다.
상기 제 3 마스크 공정 단계는 상기 제 1 , 제 2, 제 3, 액티브 패턴의 전면에 포토레지스트 패턴을 형성하고 제 3 마스크로 패턴하여, 상기 제 1 , 제 2 액티브 패턴을 완전히 덮고, 상기 제 3 액티브 패턴은 게이트 전극과 대응되는 부분만 덮는 포토레지스트 패턴을 형성하는 단계와; 상기 노출된 제 3 액티브 패턴에 p+ 이온을 도핑하여 오믹 콘택영역을 형성하는 단계를 포함한다.
상기 제 1, 제 2, 제 3 게이트 전극을 형성하기 전 상기 기판 상에 버퍼층을 형성하는 단계를 더욱 포함한다.
이하, 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치의 박막 트랜지스터에 대하여 도면을 참조하여 설명한다.
-- 실시예 --
도 5a 내지 도 5i와 도 6a 내지 도 6i는 구동회로 일체형 액정표시장치용 어레이기판을 구성하는 스위칭 박막트랜지스터와 CMOS소자의 제조방법을 본 발명의 공정 순서에 따라 도시한 공정 단면도이다.
도 5a와 도 6a는 제 1 마스크 공정 단계를 도시한 도면으로, 절연 기판(100)의 표시부에 해당하는 영역에 스위칭 영역(S)을 정의하고 비표시부에 해당하는 기판(100)의 일측에 구동회로 영역(N영역(B),P영역(C))을 정의한다.
다음으로, 상기 기판(100)의 전면에 실리콘 절연물질(질화 실리콘(SiNx) 또는 산화 실리콘(SiO2))을 증착하여 버퍼층(102)을 형성한다.
상기 스위칭 영역(A)과 구동회로 영역(B,C)의 N 및 P형 영역의 상부에 각각 제 1 , 제 2 , 제 3 게이트 전극(104,106,108)을 형성한다.
상기 제 1 내지 제 3 게이트 전극(104,106,108)이 형성된 기판(100)의 전면에 질화 실리콘(SiNX) 또는 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하여 게이트 절연막(110)과, 다결정 실리콘(a-Si:H)(112)을 적층하여 형성한다.
상기 다결정 실리콘층(112)은 비정질 실리콘을 증착하여 비정질 선행막(미도시)을 형성한 후 필요에 따라 탈수화 공정을 진행한다.
연속하여, 상기 비정질 선행막(미도시)에 고온 또는 저온의 열을 가하여 다결정 실리콘으로 형성한다.
다음으로, 상기 다결정 실리콘층(112)상에 포토레지스트(photo-resist(포지티브 특성을 가짐), 이하 "PR"이라 칭함)를 도포하여 PR층(114)을 형성한다.
다음으로, 상기 PR층(114)이 형성된 기판(100)으로부터 이격된 상부에 투과부(E1)와 반투과부(E2)와 차단부(E3)로 구성된 마스크(M)를 위치시킨다.
이때, 상기 차단부(E3)는 각 게이트 전극(104,106,108)의 상부에 대응하도록 하고, 상기 차단부(E3)의 양측에 반투과부(E2)가 위치하는 구성이다.
상기 마스크(M)의 상부로 빛을 조사하여, 하부의 PR층(114)을 노광하고 현상하는 공정을 진행한다.
이하, 설명하는 도 5b 내지 5d와 도 6b 내지 도 6d의 공정은 제 2 마스크 공정을 도시한 도면이다.
도 5b와 도 6b에 도시한 바와 같이, 상기 현상된 PR층 중 상기 투과부(E1)와 반투과부(E2)에 대응하여, 상기 스위칭 영역(A)과 구동회로 영역(B,C)에 각각 제 1 PR패턴(116a)과 제 2 PR패턴(116b)과 제 3 PR패턴(116c)이 구성된다.
이때, 상기 제 1 내지 제 3 PR패턴(116a,116b,116c)은 게이트 전극(104,106,108)에 대응하는 부분(G1)과 게이트 전극(104,106,108)의 양측(G2)에 대응하는 부분의 두께(T1,T2)가 각각 다르다.
즉, T1>T2의 관계로 형성되며, 두께 T2에 해당하는 부분은 앞서 마스크(도 5a,6a)의 반투과부에 해당하는 것으로, 투과부에 비해 일부만 노광되어 현상되기 때문에 이러한 결과를 얻을 수 있다.
다음으로, 상기 제 1 내지 제 3 PR패턴(116a,116b,116c)의 사이로 노출된 하부의 다결정 실리콘층(114)을 제거하는 공정을 진행한다.
이와 같이 하면, 도 5c와 도 6c에 도시한 바와 같이, 스위칭 영역(A)과 구동회로 영역(B,C)에 각각 제 1 액티브 패턴(118)과 제 2 액티브 패턴(120)과 제 3 액티브 패턴(130)을 형성한다.
다음을, 상기 제 1 내지 제 3 PR패턴(116a,116b,116c)을 일부만 식각하기 위한 애싱(ashing)공정을 진행한다.
이와 같이 하면, 도 5d와 도 6d에 도시한 바와 같이, 각 게이트 전극(104,106,108)의 양측(G2)에 대응하는 부분의 PR이 모두 제거되고, 각 게이트 전극(104,106,108)에 대응하는 부분에 식각되어 남은 제 1 PR패턴(124)과 제 2 PR패턴(126)과 제 3 PR패턴(128)이 형성된다.
연속하여, 상기 제 1 내지 제 3 PR패턴(124,126,128)사이로 노출된 제 1 액티브 패턴(124)과 제 2 액티브 패턴(126)과 제 3 액티브 패턴(128)의 표면에 n+이온을 도핑한다.
다음으로, 상기 제 1 내지 제 3 PR패턴(124,126,128)의 일부를 제거하는 애싱(ashing)공정을 진행한다.
이와 같이 하면, 도 5e와 도 6e에 도시한 바와 같이, 상기 스위칭 영역(A)과 구동회로 영역(B,C)에 위치한 제 1 내지 제 3 게이트 전극(104,106,108)에 대응하여 식각된 제 1 PR패턴(130)과 제 2 PR패턴(132)과 제 3 PR패턴(134)을 형성한다.
결과적으로, 상기 PR 패턴과 앞서 n+가 도핑된 영역 사이에는 이온도핑이 진행되지 않는 영역(G3)이 존재하게 된다.
다음으로, 식각된 상기 제 1 내지 제 3 PR패턴(130,132,134)이 형성된 기판(100)의 전면에 n-이온(n+이온에 비해 이온의 도핑량음)을 도핑하는 공정을 진행한다.
전술한 바와 같은 공정을 통해, 상기 스위칭 영역(A)과 구동회로 영역(B,C)의 N영역(B)과 P영역(C)은 게이트 전극(104,106,108)의 양측에 각각 n-이온이 도핑된 영역과 n+이온이 도핑된 영역이 형성된다.
일반적으로, n+ 이온이 도핑된 영역(G2)을 오믹 콘택영역이라 하고, n-이온이 도핑된 영역(G3)을 LDD영역이라 한다.
이때, 상기 P영역(C)은 스위칭 영역(A)과 N형 영역(B)과는 달리 p형 박막트랜지스터가 구성되어야 하므로, n-가 도핑된 영역(G3)과 n+가 도핑된 영역(G2)에 동시에 p+이온을 카운터 도핑(counter doping)하여 상기 두 영역(G2,G3)을 p+이온이 도핑된 오믹 콘택영역으로 형성하는 공정이 필요하다.
즉, 도핑된 n+이온에 비해 더 많은 양의 p+이온을 도핑함으로서 p+이온이 우세하도록 하는 것이다.
이를 위해 이하, 도 5f와 도 6f에 도시한 공정을 진행한다.
도 5f와 도 6f는 제 3 마스크 공정 단계로, 기판(100)의 전면에 포토레지스트(photo-resist)를 도포한 후 제 3 마스크 공정으로 패턴하여, 상기 스위칭 영역(A)과 구동회로 영역(B,C)의 N영역(B)을 완전히 차폐하는 PR패턴(136)을 형성한다.
이때, 상기 P영역(C)만이 차폐되지 않으며, 이러한 상태의 기판 상에 p+이온을 도핑하는 공정을 진행한다.
이와 같이 하면, 상기 P영역(C)에 구성된 제 3 액티브 패턴(122) 중, 제 3 게이트 전극(108) 상부에 잔류한 제 3 PR패턴(134) 외부로 노출된 영역(H)에 p+이온이 도핑된다.
상기 p+이온이 도핑된 영역(H)은 오믹 콘택영역이 된다.
연속하여, 상기 스위칭 영역(A)과 구동회로 영역(B,C)에 형성된 PR패턴(136,136,134)들을 모두 제거한다.
도 5g와 도 6g는 제 4 마스크 공정 단계를 도시한 도면으로, 전술한 바와 같은 공정을 완료하면, 스위칭 영역(A)과 구동회로 영역(B,C)에 형성된 제 1 액티브 패턴(118)과 제 2 액티브 패턴(120)과 제 3 액티브 패턴(122)만이 남게 된다.
편의상, 상기 제 1 내지 제 3 액티브 패턴(118,120,122)에서 이온이 도핑되지 않은 영역을 제 1 액티브 영역(V1)이라 하고, 이온이 도핑된 영역을 제 2 액티브 영역(V2)이라 하자.
이때, 상기 제 1 액티브 패턴(118)과 제 2 액티브 패턴(120)의 제 2 액티브 영역(V2)은 각각 LDD영역(G3)을 포함한다.
다음으로, 상기 제 1 내지 제 3 액티브(118,120,122) 패턴이 형성된 기판(100)의 전면에 인듐-틴-옥사이드(ITO) 도는 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속그룹 중 선택된 하나를 증착하고 제 3 마스크 공정으로 패턴하여, 상기 스위칭 영역(A)에 근접하여 화소 전극(138)을 형성한다.(상기 화소 전극은 표시영역에 구성된다.)
도 5h와 도 6h는 제 5 마스크 공정 단계를 도시한 도면으로, 상기 제 1 내지 제 3 액티브 패턴(118,120,122)이 형성된 기판(100)의 전면에 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질 그룹 중 선택된 하나를 증착하여 제 1 보호막(140)을 형성하고, 제 1 보호막(140)의 상부에 실리콘 절연막(142)을 형성한다.
상기 제 1 보호막(140)과 실리콘 절연막(142)을 제 5 마스크 공정으로 패턴하여, 상기 스위칭 영역(A)및 구동회로 영역(B,C)에 위치한 제 1 내지 제 3 액티브 패턴(118,120,122)의 양측 제 2 액티브 영역(V2)을 각각 노출하는 제 1 및 제 2 콘택홀(144a,144b)과 제 2 및 제 2 콘택홀(146a,146b)과 제 4 및 제 5 콘택홀(148a,148b)을 형성한다.
이때, 상기 스위칭 영역(A)에 구성된 콘택홀 중 상기 화소 전극(138)과 근접한 것은 화소 전극(138)을 동시에 노출하도록 형성된다.
도 5i와 도 6i는 제 6 마스크 공정 단계를 도시한 도면으로, 상기 보호막(140)과 실리콘 절연막(142)이 형성된 기판(100)의 전면에 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta) 등을 포함하는 도전성 금속 그룹 중 선택된 하나를 증착하고 패턴하여, 상기 스위칭 영역(A)과 구동회로 영역(B,C)의 N영역(B)과 P영역(C)에 위치한 제 1 내지 제 3 액티브 패턴(108,110,112)의 노출된 제 2 액티브 영역(V2)와 접촉하는 제 1 소스 및 드레인 전극(150a,150b)과, 제 2 소스 및 드레인 전극(152a,152b)과, 제 3 소스 및 드레인 전극(154a,154b)을 형성한다.
전술한 공정을 통해, 상기 스위칭 영역에 n형 다결정 박막트랜지스터를 형성할 수있고, 상기 구동회로 영역에는 n형 박막트랜지스터와 p형 박막트랜지스터가 조합된 CMOS소자가 형성될 수 있다.
또한, 상기 스위칭 영역(A)의 N형 박막트랜지스터는 상기 소스 및 드레인 전극(150a,150b)을 형성할 때, 한쪽 전극이 상기 화소 전극(138)과 동시에 접촉하도록 형성한다.
전술한 바와 같은 공정을 통해 다결정 스위칭 박막트랜지스터와 다결정 CMOS소자를 포함하는 구동회로 일체형 어레이기판을 제작할 수 있다.
전술한 본 발명의 특징은 제 2 마스크 공정 단계에서 회절 마스크를 사용하고,마스크 공정이 필요없는 카운터 도핑을 실시하여 6마스크 공정으로 구동회로 일체형 액정표시장치를 제작할 수 있는 것이다.
따라서, 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이기판은 앞서 언급한 바와 같이, 제 2 마스크 공정 단계에서 회절 마스크를 사용하고,마스크 공정이 필요없는 카운터 도핑을 실시하여 6마스크 공정으로 구동회로 일체형 액정표시장치를 제작할 수 있으므로 비용 및 공정 시간을 현저히 줄일 수 있기 때문에 공정수율을 개선하는 효과가 있다.
Claims (6)
- 구동회로부 CMOS(complementary metal-oxide semiconductor)와 화소부 스위칭 소자를 포함하는 구동회로 일체형 액정표시장치용 어레이기판 제조방법에 있어서,기판을 화소부와, 화소부 내의 스위칭 부와, 화소부 주변의 구동회로부로 정의하는 단계와;상기 기판의 스위칭 부에 제 1 게이트 전극과, 상기 구동 회로부에 제 2 게이트 전극과 제 3 게이트 전극을 형성하는 제 1 마스크 공정 단계와;상기 제 1 내지 제 3 게이트전극 상부에 제 1 절연막을 사이에 두고 다경절 실리콘인 제 1, 제 2 ,제 3 액티브패턴을 형성하고, 제 1 액티브패턴과 제 2 액티브 패턴은 그 하부의 게이트 전극과 대응하지 않는 부분을 n-이온 도핑 영역과 n+이온 도핑 영역으로 형성하는 제 2 마스크 공정 단계와;상기 제 3 액티브 패턴 중 그 하부의 게이트 전극에 대응하지 않는 부분을 p+이온 도핑영역으로 형성하는 제 3 마스크 공정단계와상기 제 1 액티브패턴에 근접한 상기 화소부에 투명한 화소 전극을 형성하는 제 4 마스크 공정 단계와;상기 화소 전극과, 제 1 내지 제 3 액티브 패턴이 구성된 기판의 전면에 제 2 절연막을 형성한 후 패턴하여, 상기 화소 전극의 일부와 이에 근접한 제 1 액티브 패턴의 일측 및 타측(n+영역)을 노출하는 제 1 및 제 2 콘택홀과, 상기 제 2 액티브 패턴의 일측 및 타측(n+이온 도핑영역)을 각각 노출하는 제 2 및 제 3 콘택홀과, 상기 제 3 액티브 패턴의 일측 및 타측(p+이온 도핑영역)을 각각 노출하는 제 4 및 제 5 콘택홀을 형성하는 제 5 마스크 공정 단계와;상기 노출된 제 1 액티브 패턴의 일 측과 이에 근접한 화소 전극과 동시에 접촉하는 제 1 소스 전극과 상기 제 1 액티브 패턴의 타측과 접촉하는 제 2 드레인 전극과, 상기 제 2 액티브 패턴 및 제 3 액티브 패턴의 일측과 타측에 각각 접촉하는 제 2 소스 및 드레인 전극과, 제 3 소스 및 드레인 전극을 형성하는 제 6마스크 공정 단계를포함하는 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
- 제 1 항에 있어서,상기 제 2 마스크 공정 단계는상기 제 1 내지 제 3 게이트 전극이 형성된 기판의 전면에 제 1절연막과 다결정 실리콘층과 포토레지스트층을 적층하는 단계와;상기 포토레지스트층의 이격된 상부에, 상기 게이트 전극에 대응하는 부분은 차단부로, 차단부의 양측은 반투과 부로 그 외의 영역은 투과부로 구성된 마스크를 위치시키는 단계와;상기 마스크의 상부로 빛을 조사하는 노광공정과 연속한 현상공정을 진행하여, 상기 제 1 내지 제 3 게이트 전극의 상부에, 각 게이트 전극 및 이에 근접하는양측의 일부 영역과, 그 외의 영역의 두께 T1과 T2가 T1>T2의 관계를 가지는 제 1 ,제 2, 제 3 포토레지스트 패턴을 형성하는 단계와;상기 제 1 내지 제 3 포토레지스트 패턴 사이로 노출된 다결정 실리콘층을 패턴하여, 상기 제 1, 제 2, 제 3 게이트 전극의 상부에 제 1, 제 2 , 제 3 액티브 패턴을 형성하는 단계와;상기 제1, 제 2, 제 3 포토레지스트 패턴을 식각하여, 상기 T2의 두께인 부분을 제거하여 노출된 제 1 , 제 2, 제 3 액티브 패턴에 n+이온을 도핑하여 오믹콘택영역으로 형성하는 단계와;상기 식각된 제 1 , 제 2, 제 3 포토레지스트 패턴을 다시 한번 식각하는 공정을 진행하여, 상기 n+가 도핑되지 않은 제 1, 제 2, 제 3 액티브 패턴의 일부 영역을 노출하면서 상기 제 1, 제 2 , 제 3 게이트 전극과 평면적으로 동일한 크기의 제 1 , 제 2 , 제 3 포토레지스트 패턴을 형성하는 단계와;상기 n+이온이 도핑되지 않은 제 1, 제 2, 제 3 액티브 패턴의 일부 영역에 n-이온을 도핑하여 LDD영역으로 형성하는 단계를 포함하는 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
- 제 1 항 내제 제 2 항 중 어느 한 항에 있어서,상기 제 3 마스크 공정 단계는상기 제 1 , 제 2, 제 3, 액티브 패턴의 전면에 포토레지스트 패턴을 형성하고 제 3 마스크로 패턴하여, 상기 제 1 , 제 2 액티브 패턴을 완전히 덮고, 상기 제 3 액티브 패턴은 게이트 전극과 대응되는 부분만 덮는 포토레지스트 패턴을 형성하는 단계와;상기 노출된 제 3 액티브 패턴에 p+ 이온을 도핑하여 오믹 콘택영역을 형성하는 단계를 포함하는 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
- 제 1 항에 있어서,상기 제 1, 제 2, 제 3 게이트 전극을 형성하기 전 상기 기판 상에 버퍼층을 형성하는 단계를 더욱 포함하는 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
- 제 1 항에 있어서,상기 버퍼층은 질화 실리콘(SiNX) 또는 산화 실리콘(SiO2)으로 형성된 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
- 제 1 항에 있어서,상기 투명 화소전극은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속그룹 중 선택된 하나로 형성된 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
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