KR20070003192A - 액정표시장치의 박막트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치의 박막트랜지스터 제조방법에 관한 것으로, 본 발명에 따른 액정표시장치의 박막트랜지스터 제조방법은 달성하기 위한 본 발명에 따른 액정표시장치의 박막트랜지스터 제조방법은, 기판상의 반도체층상에 구동회로부를 구성하는 제3소자의 반도체층에 제1도전형 불순물을 도핑하고, 상기 화소부 제1소자의 반도체층 및 구동회로부의 제2소자의 반도체층에 제2도전형 불순물을 도핑하는 단계; 상기 기판 전면에 도전층 및 감광막을 적층한후 회절노광공정을 진행하여 소스/드레인영역 및 활성영역을 한정하는 단계; 상기 화소부의 제1소자 및 구동회로부의 제2 및 3 소자의 채널지역에 위치하는 회절노광된 감광막패턴부분을 식각하여 상기 도전층을 노출시킨후 상기 감광막패턴을 마스크로 상기 도전층을 식각하여 소스/드레인을 형성하고, 기판전면에 중간절연막을 형성한후 상기 채널지역에 위치하는 상기 중간절연막 부분을 제거하는 단계; 상기 중간막 일부를 제거한후 상기 화소부 및 구동회로부의 제1, 2, 3 게이트를 각각 형성하고, 보호막을 형성하고 이어 이를 패터닝한후 상기 화소부의 노출된 드레인에 접속되는 화소전극을 형성하는 단계;를 포함하여 구성된다.
회절노광패턴마스크, 레이저결정화, 에싱, 버퍼층, 폴리실리콘층

Description

액정표시장치의 박막트랜지스터 제조방법{METHOD FOR FABRICATING THIN FILM TRANSISTOR OF LIQUID CRYSTAL DISPLAY DEVICE}
도 1은 일반적인 구동회로부 일체형 액정표시장치의 개략도.
도 2는 종래기술에 따른 화소부 스위칭소자와 구동회로부 CMOS 구조의 박막트랜지스터의 단면을 도시한 단면도.
도 3은 종래기술에 따른 탑게이트 구조로 이루어진 화소부의 스위칭소자와 구동회로부의 CMOS 구조 박막트랜지스터의 제조공정에 적용되는 마스크공정 흐름도.
도 4a 내지 도 4h는 종래기술에 따른 화소부의 스위칭소자와 구동회로부의 CMOS 구조 박막트랜지스터의 제조단계별로 각각 도시한 단면도.
도 5는 본 발명의 바람직한 실시예에 따른 탑게이트 구조로 이루어진 화소부의 스위칭소자와 구동회로부의 CMOS 구조 박막트랜지스터의 제조공정에 적용되는 마스크공정 흐름도.
도 6a 내지 도 6l은 본 발명의 바람직한 실시예에 따른 화소부의 스위칭소자와 구동회로부의 CMOS 구조 박막트랜지스터의 제조단계별로 도시한 단면도.
도 7a 내지 도 7l는 본 발명의 다른 실시예에 따른 화소부의 스위칭소자와 구동회로부의 CMOS 구조 박막트랜지스터의 제조단계별로 도시한 단면도.
- 도면의 주요부분에 대한 부호의 설명 -
120 : 기판 125 : 버퍼층
130 : 폴리실리콘층 135a, 135b : 제1감광막패턴
140a, 140b : 제2감광막패턴 145 : 도전층
150 : 제3감광막패턴 155a : 제1소스
155b : 제1드레인 160a : 제2소스
160b : 제2드레인 165a : 제3소스
165b : 제3드레인 170 : 게이트절연막
170a : 채널홈 173 : 제4감광막패턴
175 : 식각공정 183 : 제1게이트
185 : 제2게이트 187 : 제3게이트
190 : 보호막 190 : 드레인콘택홀 195 : 화소전극
본 발명은 액정표시장치의 제조방법에 관한 것으로, 보다 상세하게는 탑 게이트형 다결정실리콘 CMOS공정에 있어서 기존의 9 마스크공정을 회절노광을 이용하여 7 마스크공정으로 줄일 수 있는 액정표시장치의 박막트랜지스터 제조방법에 관한 것이다.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며, 부가가치가 높은 차세대 첨단 디스플레이 소자로 각광받고 있다.
상기 액정표시장치는 박막트랜지스터(Thin Film Transistor; TFT)를 포함하는 어레이기판과 컬러필터(color filter)기판사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용하여 영상효과를 얻는 비발광소자에 의한 화상표시장치를 뜻한다.
현재에는 상기 박막트랜지스터와 화소전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있으며, 이때 상기 박막트랜지스터 소자로는 수소화된 비정질실리콘(a-Si:H)이 주로 사용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질실리콘은 원자배열이 무질서하기 때문에 약한 결합 (weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛조사나 전기장 인가시에 준안정상태로 변화되어 박막트랜지스터 소자로 활용시에 안정성이 문제로 대두되고 있으며, 전기적 특성(작은 전계효과이동 : 0.1-1.0 cm2/V*s)이 좋지 않아 구동회로로는 쓰기 어렵다.
한편, 근래에 들어 폴리실리콘(poly-Si)을 사용하는 박막트랜지스터를 채용한 액정표시장치가 연구 및 개발되고 있다. 이러한 폴리실리콘은 비정질 실리콘에 비해 전계효과 이동도가 1000 내지 200배 정도 더 크므로 응답속도가 빠르고, 온도 와 빛에 대한 안정성이 우수하다. 또한, 구동회로를 동일 기판상에 형성할 수 있는 장점이 있다.
이를 참조하여, 종래기술에 따른 폴리실리콘을 이용한 액정표시장치의 박막트랜지스터 제조방법에 대해 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래기술에 따른 폴리실리콘을 이용하여 구동회로가 형성된 어레이기판의 개략도이다.
도 1을 참조하면, 절연기판(1)상에 구동회로부(5)와 화소부(3)가 형성되어 있다. 상기 화소부(3)는 기판(1)의 중앙부에 배치되어 있고, 이 화소부(3)의 일측과 이에 평행하지 않은 타측에 각각 게이트 및 데이터 구동회로부(5a, 5b)가 배치되어 다. 상기 화소부(3)에는 상기 게이트 구동회로부(5a)와 연결된 다수개의 게이트배선(7)과 상기 데이터 구동회로부(5b)와 연결된 다수개의 데이터배선(9)이 교차하여 구성되며, 두 배선이 교차하여 정의되는 화소영역(P)에는 화소전극(10)이 형성되어 있고, 상기 두배선의 교차지점에는 화소전극(10)과 연결된 박막트랜지스터
(T)가 배치되어 있다.
또한, 상기 게이트 및 데이터 구동회로부(5a, 5b)는 외부신호입력단(12)과 연결되어 있다.
상기 게이트 및 데이터구동회로부(5a, 5b)는 상기 외부신호입력단(12)을 통하여 입력된 외부신호를 내부에서 조절하여 각각 게이트 및 데이터배선(7, 9)을 통해 화소부(3)로 디스플레이 컨트롤 신호 및 데이터신호를 공급하게 된다.
따라서, 상기 게이트 및 데이터 구동회로부(5a, 5b)는 입력되는 신호를 적절 하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor) 구조의 박막트랜지스터(미도시)가 상기 구동회로부 내부에 형성되어 있다.
상기 CMOS 구조는 고속 신호처리가 요구되는 구동회로부 박막트랜지스터에 사용되는 반도체 기술의 일종으로서, 음전기로 충전된 여분의 전자들(n형 반도체)과 양전기로 충전된 정공들(p형 반도체)을 이용하여 하나의 전도체를 형성하고, 상기 두 종류의 반도체들의 효과적인 전기제어에 의해 전류 게이트를 이루기 위한 상호 보완적인 방법으로 구동하게 된다.
상기 전술한 구동회로부 CMOS인 n형 및 p형 박막트랜지스터의 구조와 함께 어레이 기판의 화소부 스위칭 소자에 대해 도 2를 참조하여 설명하면 다음과 같다.
도 2는 종래기술에 따른 화소부 스위칭소자와 구동회로부 CMOS 구조의 박막트랜지스터의 단면을 도시한 단면도이다.
도 2를 참조하면, 종래기술에 따른 화소부 스위칭소자부(I)는 절연기판(20)상에 산화실리콘(SiO2)과 같은 무기절연물질로 이루어진 버퍼층(25)이 기판(20)전면에 형성되어 있고, 상기 버퍼층(25)상부에는 반도체층(30)이 형성되어 있으며, 상기 반도체층(30)위로는 게이트절연막(45)이 전면에 형성되어 있다.
또한, 상기 게이트절연막(45)위에 게이트전극(50)이 형성되어 있고, 이 게이트전극(50)상부에는 층간절연막(70)이 형성되어 있다. 상기 게이트절연막(45)과 층간절연막(70)에는 반도체층(30)과 접촉하기 위한 반도체층 콘택홀(73a, 73b)이 형 성되어 있으며, 상기 층간절연막(70)위로 상기 반도체층 콘택홀(73a, 73b)과 각각 연결되며, 상기 게이트전극(50)과 일정간격 이격되어 소스 및 드레인전극(80a, 80b)이 형성되어 있다.
그리고, 상기 드레인전극(80b) 상부에는 드레인전극 콘택홀(95)을 포함하는 보호층(90)이 형성되어 있고, 상기 보호층(90)상부에는 상기 드레인전극 콘택홀
(95)을 통해 드레인전극(80)과 연결되어 화소전극(97)이 형성되어 있다.
한편, 상기 반도체층(30)에 있어서, 게이트전극(50)과 대응되는 게이트절연막(45)의 하부영역은 액티브층(30a)을 이루고, 상기 소스 및 드레인전극(80a, 80b)과 접촉되는 부분은 n+ 도핑되어 n형 오믹콘택층(30c)을 이루며, 상기 액티브층
(30a)과 n형 오믹콘택층(30c)사이에 n- 도핑된 LDD(Lighted Doped Drain)층(30b)이 형성되어 있다. 여기서, 상기 LDD층(30b)은 핫캐리어(hot carrier)들을 분산시키기 위한 목적으로, 낮은 농도로 도핑되어 누설전류(Ioff)의 증가를 방지하며, 온(on) 상태의 전류의 손실을 막는 역할을 한다.
다음으로, 이러한 구성으로 이루어지는 종래기술에 따른 구동회로부의 CMOS 구조 박막 트랜지스터에 대해 도 2를 참조하여 설명하면 다음과 같다.
여기서, 구동회로부의 CMOS구조 박막트랜지스터의 채널층, 오믹층, LDD층, 게이트 및 소스/드레인은 화소부의 스위칭부의 채널층, 오믹층, LDD층, 게이트 및 소스/드레인과 동일층을 이용한 동일한 공정으로 형성한다.
도 2를 참조하면, 상기 구동회로부의 CMOS 구조 박막트랜지스터는 n+로 도핑 된 반도체층(35)을 포함하는 박막트랜지스터부(II)와, p+로 도핑된 반도체층(40)을 포함하는 박막 트랜지스터부(III)로 구성되며, 설명의 편의상 동일한 소자에 대해서는 II, III 순서대로 부호를 함께 기재한다.
도 2를 참조하면, 버퍼층(25)이 형성된 투명한 절연기판(20)상에는 n형 반도체층(35)과 p형 반도체층(40)이 서로 일정간격 이격되어 형성되어 있고, n형 및 p형 반도체층(35, 40)상부에는 게이트절연막(45)이 전면에 형성되어 있으며, 게이트절연막(45)위로 게이트전극(55, 60)이 형성되어 있다.
또한, 상기 게이트전극(55, 60)상부에는 기판(20)의 전면에 걸쳐 반도체층 콘택홀(75a, 75b, 77a, 77b)을 포함하는 층간절연막(70)이 형성되어 있고, 상기 층간절연막(70)상부에는 반도체층 콘택홀( 75a, 75b, 77a, 77b)을 통해 각각 n형 및 p형 반도체층(35, 40)과 접촉되는 소스 및 드레인전극(83a, 87a), (83b, 87b)이 형성되어 있고, 이 소스 및 드레인전극((83a, 87a), (83b, 87b)) 상부에는 전면에 걸쳐 보호층(90)이 형성되어 있다.
그리고, 상기 n형 반도체층(35)중 상기 게이트전극(55)과 대응하며, 상기 게이트절연막(45)하부에 형성된 영역은 액티브층(35a)을 이루고, 상기 소스 및 드레인전극(83a, 83b)과 접촉하는 영역을 포함하는 반도체층은 n+ 도핑된 n형 오믹콘택층(35c)을 이루며, 상기 액티브층(35a)과 n형 오믹콘택층(35c)사이에 n- 도핑된 LDD층(35b)을 이루고 있다.
또한, 상기 p형 반도체층(40)은 정공을 캐리어로써 이용하는 방식이므로, n형 박막트랜지스터보다 캐리어의 열화 및 누설전류의 영향이 크지 않으므로, LDD층 을 형성하지 않고, 상기 게이트전극(60)과 대응하는 게이트절연막(45)하부의 반도체층 영역이 액티브층(40a)을 이루고, 상기 액티브층(40a)의 외곽영역이 p형 오믹콘택층 (40c)을 이루고 있다.
한편, 종래기술에 따른 액정표시장치의 화소부의 스위칭소자 및 구동회로부의 CMOS 구조 박막트랜지스터 제조방법에 대해 도 3 및 도 4a 내지 도 4h를 참조하여 설명하면 다음과 같다.
도 3은 종래기술에 따른 탑게이트 구조의 화소부 스위칭소자와 구동회로부의 CMOS 구조 박막트랜지스터의 제조공정에 적용되는 마스크공정 흐름도이다.
도 4a 내지 도 4h는 종래기술에 따른 화소부의 스위칭소자와 구동회로부의 CMOS 구조 박막트랜지스터의 제조단계별로 각각 도시한 단면도이다.
도 3을 참조하면, 종래기술에 따른 액정표시장치의 박막트랜지스터 제조공정은 기판상에 반도체층을 형성하는 제1마스크공정(S10)과, 상기 스토리지영역에 스토리지도핑영역을 형성하는 제2마스크공정(S20)과, 상기 반도체층상에 회소부 및 구동회로부의 게이트전극을 형성하는 제3마스크공정(S30)과, 상기 화소부 및 구동회로부의 반도체층 일측에 n+ 불순물을 선택적으로 도핑하는 제4마스크공정
(S40)과, 상기 구동회로부의 반도체층 타측에 p+불순물을 선택적으로 도핑하는 제5마스크공정(S50)과, 상기 불순물이 형성된 반도체층을 노출시키는 소스/드레인 콘택홀을 형성하는 제6마스크공정(60)과, 상기 소스/드레인콘택홀에 소스/드레인을 형성하는 제7마스크공정(S70)과, 상기 소스/드레인을 포함한 기판전면에 형성되는 보호층에 콘택홀을 형성하는 제8마스크공정(S80)과, 상기 보호층 콘택홀에 화소전 극을 형성하는 제9마스크공정(S90)을 포함하여 진행된다.
이러한 9 마스크공정을 통해 제조되는 기존의 액정표시장치의 박막 트랜지스터 제조방법에 대해 도 4a 내지 도 4h를 참조하여 구체적으로 설명하면 다음과 같다.
도 4a에 도시된 바와같이, 투명한 절연기판(20)상에 산화 실리콘(SiO2)등의 무기절연물질을 전면에 증착하여 버퍼층(25)을 형성하고, 상기 버퍼층(25)이 형성된 기판(20)상에 비정질실리콘(a-Si)을 전면 증착한후, 탈수소화 과정을 진행한다. 이후, 제1마스크공정(S10)을 통해 상기 비정질실리콘층을 패터닝하여 반도체층
(30, 35, 40)을 형성한다.
그다음, 도면에는 도시하지 않았지만, 투명성 절연기판(20)상에 제2마스크공정(S20)을 통해 스토리지 도핑영역을 한정한후 상기 스토리지 도핑영역에 도핑공정을 실시한다.
이어서, 도 4b에 도시된 바와같이, 상기 반도체층(30, 35, 40)이 형성된 기판(20)전면에 산화실리콘을 증착하여 게이트절연막(45)을 형성한다.
이후, 금속물질 예를들면 몰리브덴(Mo)을 상기 게이트절연막(45)위에 증착한후 제3마스크공정(S30)을 진행하여 게이트전극(50, 55, 60)을 형성한다. 상기 게이트전극(50, 55, 60)을 마스크로 이용하여 기판(20) 전면에 이온주입에 의한 n-의 LDD(Lightly doped drain) 도핑을 한다. 또한, 화소부 및 구동회로부 각각의 게이트전극 (50, 55, 60)하부의 반도체층(30a, 35a, 40a)은 도핑되지 않고, 이외의 반 도체층 (30b, 35b, 40b)은 모두 n- 도핑이 이루어진다.
그다음, 도 4c에 도시된 바와같이, 상기 n- 도핑이 된 기판(20) 전면에 PR을 도포하고, 제4마스크 공정(S40)을 진행하여 PR패턴(62)을 형성한다. 이때, I, II영역의 게이트전극(50, 55)을 포함하여 상기 게이트전극(50, 55)양측에서 일정간격만큼 연장된 게이트절연막(45)의 상부까지 차단하도록 PR패턴(62)을 형성하고, 구동회로부 p형 박막트랜지스터부(III)에 있어서는 게이트전극(60)을 포함하여 반도체층(40)과 대응되는 게이트절연막(45)을 완전히 가리도록 PR패턴(63)을 형성한다.
이후, 상기 PR패턴(62, 63)이 형성된 기판(20)전면에 고농도의 도즈량을 갖는 이온주입에 의한 n+ 도핑을 실시한다. 이때, 상기 PR패턴(62, 63)에 의해 차단되지 않은 부분의 반도체층은 n+ 도핑이 이루어져 n형 오믹콘택층(30c, 35c)을 형성한다. 또한, I, II영역의 반도체층(30, 35)중 게이트전극(50, 55)에 의해 n-와 n+ 도핑이 차단된 부분은 액티브층(30a, 35a)을 이루며, 상기 액티브층(30a, 35a)과 오믹콘택층(30c, 35c)사이의 n- 도핑된 부분은 LDD층(30b, 35b)을 이룬다.
그다음, 도 4d에 도시된 바와같이, 상기 n형 오믹콘택층(30c, 35c)이 형성된 기판(20)전면에 PR을 도포하고, 제5마스크 공정(S50)을 진행하여 화소부(I), 구동회로부의 제1소자영역(II)에서는 게이트전극(50, 55)을 포함하여 반도체층(30, 35)과 대응되는 부분의 게이트절연막(45)을 가리도록 PR패턴(65)을 형성하고, 구동회로부의 제2소자영역(III)의 p형 반도체층(40)에 대응되는 부분의 게이트절연막위에는 PR패턴을 형성하지 않고 노출시킨다.
이어서, 고농도의 도즈량을 갖는 이온주입에 의한 p+ 도핑을 진행한다.이때, III영역에 있어 게이트전극(60)에 의해 이온도핑이 차단된 반도체층(40)은 액티브층(40a)을 이루고, 상기 액티브층(40a)이외의 p+ 도핑된 부분은 p형 오믹콘택층 (40c)을 이룬다. 이후, 상기 PR패턴(65)을 제거한다.
그다음, 도 4e에 도시된 바와같이, 상기 p형 오믹콘택층(40c)이 형성된 기판(20) 전면에 질화실리콘(SiNx) 또는 산화실리콘(SiO2)과 같은 절연물질을 증착하여 층간절연막(70)을 형성하고, 이후 제6마스크공정(S60)을 통해 상기 층간절연막(70)과 게이트절연막(45)도 일괄 에칭하여 오믹콘택층(30c, 35c, 40c) 일부를 외부로 노출시키는 반도체층 콘택홀(73a, 73b, 75a, 77a, 77b)을 형성한다.
이후, 도 4f에 도시된 바와같이, 상기 반도체층 콘택홀(73a, 73b, 75a, 77a, 77b)이 형성된 층간절연막(70)상에 몰리브덴(Mo)과 알루미늄 네오디뮴(AlNd)을 차례대로 연속증착하고, 이를 제7마스크 공정(S70)에 의해 일괄 에칭하여, 상기 반도체층 콘택홀(73a, 73b, 75a, 75b, 77a, 77b)을 통해 오믹콘택층(30c, 35c, 40c)과 연결되는 소스 및 드레인전극(80a, 83a, 87a), (80b, 83b, 87b)을 형성한다.
이어서, 도 4g에 도시된 바와같이, 상기 소스 및 드레인전극 (80a, 83a, 87a), (80b, 83b, 87b)이 형성된 기판(20)상에 질화실리콘(SiNx)을 증착하고, 상기 질화실리콘의 수소화 열처리과정을 거친후, 제8마스크 공정(S80)을 진행하여 드레인콘택홀(95)을 가지는 보호층(90)을 형성한다.
이후는 어레이기판에 제작공정에 속하지만 박막 트랜지스터 제조공정과 연계 되므로 간단히 설명하도록 한다.
도 4h에 도시된 바와같이, 화소부(I)의 화소부 박막트랜지스터부에 해당하는 공정으로 상기 보호층(90)이 형성된 기판상에 ITO(Indium Tin Oxide)를 전면 증착한후, 제9마스크 공정(S90)을 진행하여 상기 드레인콘택홀(95)을 통해 드레인전극
(90b)과 연결되는 화소전극(97)을 형성한다.
전술한 바와 같이, 종래기술에 따른 액정표시장치의 스위칭소자 및 그 제조방법에 의하면, 폴리 실리콘을 이용한 TFT 소자는 특성이 탁월하지만 다수의 포토공정이 빈번하여 코스트 경쟁력에서 떨어진다. 특히, 종래기술에서는 총 9번의 마스크 공정을 진행하게 되는데, 상기 9번의 마스크공정은 PR 코팅(photo resist coating), 노광(exposure), 현상(develop)을 포함하는 공정이므로, 마스크 공정이 추가될수록 제조비용 및 공정시간이 증가되므로써 제품원가 경쟁력이 떨어지는 문제점이 있다.
따라서, 생산수율이 떨어지는 문제가 발생하며, 마스크 공정수가 많을수록 박막 트랜지스터 소자의 결함을 발생시킬 확률이 높아지는 문제점이 있다.
또한, 상기와 같은 탑 게이트구조의 박막트랜지스터 제조에 있어서, 반도체층 콘택홀 형성시에 오버에칭에 의해 n+로 도핑된 오믹콘택층이 유실되는 불량이 발생하기도 한다.
이에 본 발명은 상기 종래기술에 따른 제반 문제점을 해결하기 위하여 안출한 것으로서, 액정표시장치 제조공정시에 적용되는 마스크 공정수를 줄여 원가 경 쟁력을 높일 수 있는 액정표시장치의 박막트랜지스터 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 박막트랜지스터 제조방법은, 기판 전면에 반도체층을 형성하는 단계; 상기 반도체층상에 화소부의 제1소자와 구동회로부를 구성하는 제2소자를 제외한 상기 구동회로부를 구성하는 제3소자의 반도체층에 제1도전형 불순물을 도핑하는 단계; 상기 화소부 제1소자의 반도체층 및 구동회로부의 제2소자의 반도체층에 제2도전형 불순물을 도핑하는 단계; 상기 기판 전면에 도전층 및 감광막을 적층한후 회절노광공정을 통해 상기 감광막을 부분식각하는 단계; 상기 부분식각된 감광막패턴을 마스크로 상기 도전층 및 반도체층을 패터닝하여 소스/드레인영역 및 활성영역을 한정하는 단계; 상기 화소부의 제1소자 및 구동회로부의 제2 및 3 소자의 채널지역에 위치하는 회절노광된 감광막패턴부분을 식각하여 상기 도전층을 노출시키는 단계; 상기 감광막패턴을 마스크로 상기 도전층을 식각하여 소스/드레인을 형성하는 단계; 상기 감광막패턴을 제거한후 기판전면에 중간절연막을 형성하는 단계; 상기 채널지역에 위치하는 상기 중간절연막 부분을 제거하는 단계; 상기 중간막 일부를 제거한후 이 부분에 상기 화소부 및 구동회로부의 제1, 2, 3 게이트를 각각 형성하는 단계; 상기 기판전면에 보호막을 형성한후 이를 패터닝하여 상기 화소부의 드레인을 노출시키는 단계; 및 상기 보호막상에 상기 화소부의 노출된 드레인에 접속되는 화소전극을 형성하는 단계;를 포함하여 구성되는 것을 특징으로한다.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 박막트랜지스터 제조방법은, 기판 전면에 반도체층을 형성하는 단계; 상기 반도체층상에 화소부의 제1소자와 구동회로부를 구성하는 제2소자 전체및, 구동회로부를 구성하는 제3소자의 게이트 형성영역중 상기 구동회로부를 구성하는 제3소자의 반도체층에 제1도전형 불순물을 도핑하는 단계; 상기 화소부 제1소자의 반도체층 및 구동회로부의 제2소자의 반도체층에 제2도전형 불순물을 도핑하는 단계; 상기 기판 전면에 도전층을 증착한후 회절패턴마스크를 이용한 회절노광공정을 통해 상기 도전층 및 반도체층을 패터닝하여 소스/드레인영역 및 활성영역을 정의하는 단계; 에싱공정을 진행한후 상기 화소부의 제1소자 및 구동회로부의 제2 및 3 소자의 채널지역에 위치하는 도전층 부분을 식각하여 소스/드레인을 형성하는 단계; 상기 기판전면에 제1절연막과 정지막 및 제2절연막으로 구성된 중간절연막을 형성하는 단계; 상기 채널지역에 위치하는 상기 제2절연막 부분을 제거하는 단계; 제2절연막부분이 제거된 상기 중간절연막상에 화소부의 제1소자 및 구동회로부의 제2, 3 소자의 게이트를 형성하는 단계; 상기 기판전면에 보호막을 형성한후 이를 패터닝하여 상기 화소부의 드레인을 노출시키는 드레인콘택홀을 형성하는 단계; 및 상기 보호막상에 드레인콘택홀을 통해 드레인에 연결되는 화소전극을 형성하는 단계;를 포함하여 구성되는 것을 특징으로한다.
이하, 본 발명에 따른 액정표시장치의 박막트랜지스터 제조방법의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 5는 본 발명의 일실시예에 따른 탑게이트 구조로 이루어진 화소부의 스 위칭소자와 구동회로부의 CMOS 구조 박막트랜지스터의 제조공정에 적용되는 마스크공정 흐름도이다.
도 6a 내지 도 6k는 본 발명에 따른 화소부의 스위칭소자와 구동회로부의 CMOS 구조 박막트랜지스터의 제조단계별로 도시한 단면도이다.
도 5를 참조하면, 본 발명에 따른 액정표시장치의 박막트랜지스터 제조공정은 화소부(I)의 반도체층 및 구동회로부의 제2소자영역(III)의 반도체층 일부에 p+불순물을 도핑하는 제1마스크공정(S110)과, 상기 구동회로부의 제1소자영역(II)의 반도체층 일부에 n+불순물을 도핑 및 스토리지 도핑을 실시하는 제2마스크공정
(S120)과, 회절노광을 이용하여 활성층/소스/드레인영역을 패터닝하는 제3마스크공정(S130)과, 중간절연막(interlayer)을 식각하는 제4마스크공정(S140)과, 게이트전극을 형성하는 제5마스크공정(S150)과, 소스/드레인 콘택홀을 형성하는 제6마스크공정(S160)과, 상기 소스/드레인콘택홀을 통해 소스/드레인과 연결되는 화소전극을 형성하는 제7마스크공정(S170)을 포함하여 진행된다.
다음으로, 이러한 7 마스크공정을 통해 제조되는 본 발명에 따른 액정표시장치의 화소부 및 구동회로부를 구성하는 박막 트랜지스터 제조방법에 대해 도 6a 내지 도 6k를 참조하여 설명하면 다음과 같다. 여기서는 액정표시장치의 화소부(I) 및 구동회로부(II, III)의 박막트랜지스터의 제조방법을 함께 설명하도록 한다.
도 6a에 도시된 바와같이, 투명한 절연기판(120)상에 산화 실리콘(SiO2)등의 무기절연물질을 전면에 증착하여 버퍼층(125)을 형성하고, 상기 버퍼층(125)이 형 성된 기판(120)상에 비정질실리콘(a-Si)을 전면 증착한후, 탈수소화 과정을 진행한다. 이때, 상기 탈수소화공정은 결정화공정직전에 형성할 수도 있다.
이후, 도 6b에 도시된 바와같이, 상기 비정질실리콘층(130)상에 제1감광막을 도포한후 제1마스크공정(S110)을 통해 상기 제1감광막을 선택적으로 패터닝하여 상기 비정질실리콘층(130)의 일부를 노출시키는 제1감광막패턴(135a, 135b)을 형성한다. 이때, 상기 제1마스크공정(S110)시에, 화소부의 제1박막트랜지스터영역
(I)와 구동회로부의 제2박막트랜지스터영역(II)의 전체 및 제3박막트랜지스터영역
(III)의 게이트 형성영역에만 상기 제1감광막패턴(135a, 135b)이 남도록 한다.
그다음, 상기 제1감광막패턴(135a, 135b)을 마스크로 p+ 불순물을 상기 구동회로부 p형 제3박막트랜지스터영역(III)의 비정질실리콘층(130)에 도핑시킨후 상기 제1 감광막패턴(135a, 135b)을 제거한다.
이어서, 도 6c에 도시된 바와같이, 상기 비정질실리콘층(130)상에 제2감광막을 도포한후 제2마스크공정(S120)을 통해 상기 제2감광막을 패터닝하여 상기 비정질실리콘층(130)의 일부를 노출시키는 제2감광막패턴(140a, 140b)을 형성한다. 이때, 상기 제2감광막패턴(140a, 140b)은 구동회로부의 p형 제3 박막트랜지스터영역(III) 전체를 차단하고, 화소부의 제1박막트랜지스터영역(I)와 구동회로부 n형 제2박막트랜지스터영역(II)에 있어서는 게이트전극이 형성될 지역을 차단한다.
그다음, 상기 제2감광막패턴(140a, 140b)을 마스크로 n+ 불순물을 상기 비정질실리콘층(130)에 도핑시킨다. 이후, 도면에는 도시하지 않았지만, 스토리지도핑영역에 스토리지 도핑공정을 추가로 실시한다.
이어서, 도 6d에 도시된 바와같이, 에싱(ashing)공정을 진행하여 상기 제2감광막패턴(140a, 140b)을 일정두께만큼 식각하고, 이어 LDD영역을 형성하기 위해 n-불순물을 상기 비정질실리콘층(130)에 도핑한후 상기 제2감광막패턴(140a, 140b)을 제거한다.
그다음, 도 6e에 도시된 바와같이, 결정화공정을 진행한후 기판전면에 소스/드레인용 도전층(145)을 증착한다.
이어서, 상기 도전층(145)상에 제3감광막을 도포한후 활성영역 및 소스/드레인 영역을 정의하기 위해 회절패턴마스크를 이용한 제 3 마스크공정(S130)을 통해 상기 제3감광막을 부분식각하여 제3감광막패턴(150)을 형성한다. 이때, 상기 회절패턴 마스크를 이용하여 상기 제3감광막을 노광하게 되면, 회절노광된 상기 제3감광막부분은 완전히 노광되는 것이 아니라 추후 공정인 현상공정에서 이 부분은 절반정도만 현상되게 된다. 즉, 회절노광된 상기 제3감광막은 일반 노광되는 부분에 비해서 노광되는 빛이 투과되는 비율이 작기 때문에 완전 노광되지 않고 부분 노광되게 된다.
따라서, 회절노광되는 부분의 제3감광막은 현상공정을 거치게 되면, 도 6e에서와 같이, 노광되지 않은 부분에 비해서 절반정도 현상되게 된다.
그다음, 도 6f에 도시된 바와같이, 상기 제3감광막패턴(150)을 마스크로 상기 도전층(145) 및 결정화된 비정질실리콘층(130)을 선택적으로 식각하여 소스/드레인 및 활성영역을 정의한다.
이어서, 도 6g에 도시된 바와같이, 에싱(ashing)공정을 실시하여 상기 제3감 광막패턴(150)을 일정두께만큼 제거하여 상기 도전층(145)의 중앙상부가 노출되도록 한다.
그다음, 도 6h에 도시된 바와같이, 상기 제3감광막패턴(150)을 마스크로 상기 도전층(145)을 선택적으로 제거하여 화소부의 제1 소스/드레인(155a, 155b), 구동회로부의 제2 소스/드레인(160a, 160b), 제3 소스/드레인(165a, 165b)을 형성한후 상기 제3감광막패턴(150)을 제거한다.
이어서, 도 6i에 도시된 바와같이, 상기 화소부의 제1 소스/드레인(155a, 155b), 구동회로부의 제2 소스/드레인(160a, 160b) 및 제3 소스/드레인(165a, 165b)을 포함한 기판전면에 게이트절연막, 중간절연막(interlayer) 및 산화막(SiO2)으로 구성된 절연막(170)을 두껍게 증착한다. 이때, 상기 절연막(170)은 두껍게 증착하는데, 이는 게이트와 소스/드레인 오버랩부분이 작은 캐패시턴스값이 요구되기 때문에, 작은 캐패시턴스값을 얻기 위해서는 게이트와 소스/드레인간 간격을 크게 해야 한다. 따라서, 상기 게이트와 소스/드레인간에 형성되는 절연막(170)을 두껍게 해 주므로써 이들 게이트와 소스/드레인간 간격이 크게 되어, 결국 캐패시턴스값이 작게 된다.
그다음, 도 6j에 도시된 바와같이, 상기 절연막(170)상에 감광물질층을 도포한후 이 감광물질층을 제4마스크공정을 통해 패터닝하여 상기 화소부의 제1 소스/드레인(155a, 155b), 구동회로부의 제2 소스/드레인(160a, 160b) 및 제3 소스/드레인(165a, 165b)상에만 남는 제4감광막패턴(173)을 형성한다.
이어서, 상기 제4감광막패터(173)을 마스크로 사용한 식각공정(175)을 통해 상기 채널부분상에 위치하는 절연막(170)부분을 일정두께만큼 식각하여 채널홈 (170a)을 형성한다. 이때, 상기 채널홈(170a)아래에 위치하는 절연막(170)부분은 게이트절연막으로 사용한다.
그다음, 상기 절연막(170)의 채널홈(170a)을 포함한 기판전체에 금속물질 예를들면 몰리브덴(Mo)을 증착한후 상기 금속물질층상에 제5감광막을 도포하고 제5마스크공정(S150)을 통해 상기 제5감광막을 선택적으로 제거하여 게이트전극을 정의하기 위한 제5감광막패턴(미도시)을 형성한다.
이후, 도 6i에 도시된 바와같이, 상기 제5감광막패턴(미도시)을 마스크로 상기 금속물질층을 패터닝하여 게이트전극(183, 185, 187)을 형성하고, 상기 제5감광막패턴(미도시)을 제거한다.
그다음, 도 6j에 도시된 바와같이, 상기 게이트전극(183, 185, 187)을 포함한 기판전면에 질화실리콘(SiNx)을 증착하여 보호막(190)을 형성한후, 수소화 열처리과정을 진행한다.
이어서, 상기 수소화 열처리공정을 진행한후 상기 보호막(190)상에 제6감광막을 도포한후 제6마스크공정(S160)을 통해 상기 제6감광막을 선택적으로 제거하여 드레인전극을 연결시켜 주기 위한 콘택홀지역을 정의하는 제6감광막패턴(미도시)을 형성한다.
그다음, 도 6k에 도시된 바와같이, 상기 제6감광막패턴(미도시)을 마스크로 상기 보호막(190)과 그 아래의 절연막(170)을 선택적으로 제거하여 상기 화소부의 드레인(155b)을 노출시키는 드레인콘택홀(193)을 형성한후 상기 제6감광막패턴(미도시)을 제거한다.
이어서, 상기 드레인콘택홀(193)이 형성된 보호막(190)상에 화소부의 제1 박막트랜지스터부(I)에 해당하는 공정으로서 상기 보호막(190)이 형성된 기판상에 ITO(Indium Tin Oxide)를 전면 증착한후, 상기 ITO층상에 제7감광막을 도포한후 제7마스크공정(S170)을 통해 상기 제7감광막을 패터닝하여 제7감광막패턴(미도시)을 형성한다.
그다음, 도 6l에 도시된 바와같이, 상기 제7감광막패턴(미도시)을 마스크로 상기 ITO층을 선택적으로 제거하여 상기 드레인(155b)과 연결되는 화소전극(195)을 형성한후 상기 제7감광막패턴(미도시)을 제거한다.
한편, 본 발명의 다른 실시예에 따른 액정표시장치의 박막트랜지스터 제조방법의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 7a 내지 도 7l은 본 발명에 따른 화소부의 스위칭소자와 구동회로부의 CMOS 구조 박막트랜지스터의 제조단계별로 도시한 단면도이다.
여기서는 액정표시장치의 화소부(I) 및 구동회로부(II, III)의 박막트랜지스터의 제조방법을 함께 설명하도록 한다.
도 7a에 도시된 바와같이, 투명한 절연기판(220)상에 산화 실리콘(SiO2)등의 무기절연물질을 전면에 증착하여 버퍼층(225)을 형성하고, 상기 버퍼층(225)이 형성된 기판(220)상에 비정질실리콘(a-Si)을 전면 증착한후, 탈수소화 과정을 진행한 다. 이때, 상기 탈수소화과정은 결정화공정직전에 수행할 수도 있다.
이후, 도 7b에 도시된 바와같이, 상기 비정질실리콘층(230)상에 제1감광막을 도포한후 제1마스크공정(S110)을 통해 상기 제1감광막을 선택적으로 패터닝하여 상기 비정질실리콘층(230)의 일부를 노출시키는 제1감광막패턴(235a, 235b)을 형성한다. 이때, 상기 제1마스크공정(S110)시에, 화소부의 제1박막트랜지스터영역
(I)와 구동회로부의 제2박막트랜지스터영역(II)의 전체 및 제3박막트랜지스터영역
(III)의 게이트 형성영역에만 상기 제1감광막패턴(235a, 235b)이 남도록 한다.
그다음, 상기 제1감광막패턴(235a, 235b)을 마스크로 p+ 불순물을 상기 구동회로부 p형 제3박막트랜지스터영역(III)의 비정질실리콘층(230)에 도핑시킨후 상기 제1 감광막패턴(235a, 235b)을 제거한다.
이어서, 도 7c에 도시된 바와같이, 상기 비정질실리콘층(230)상에 제2감광막을 도포한후 제2마스크공정(S120)을 통해 상기 제2감광막을 패터닝하여 상기 비정질실리콘층(230)의 일부를 노출시키는 제2감광막패턴(240a, 240b)을 형성한다. 이때, 상기 제2감광막패턴(240a, 240b)은 구동회로부의 p형 제3 박막트랜지스터영역(III) 전체를 차단하고, 화소부의 제1박막트랜지스터영역(I)와 구동회로부 n형 제2박막트랜지스터영역(II)에 있어서는 게이트전극이 형성될 지역을 차단한다.
그다음, 상기 제2감광막패턴(240a, 240b)을 마스크로 n+ 불순물을 상기 비정질실리콘층(230)에 도핑시킨다. 이후, 도면에는 도시하지 않았지만, 스토리지도핑영역에 스토리지 도핑공정을 추가로 실시한다.
이어서, 도 7d에 도시된 바와같이, 에싱(ashing)공정을 진행하여 상기 제2감 광막패턴(240a, 240b)을 일정두께만큼 식각하고, 이어 LDD영역을 형성하기 위해 n-불순물을 상기 비정질실리콘층(230)에 도핑한후 상기 제2감광막패턴(240a, 240b)을 제거한다.
그다음, 도 7e에 도시된 바와같이, 결정화공정을 실시한후 기판전면에 소스/드레인용 도전층(245)을 증착한다.
이어서, 상기 도전층(245)상에 제3감광막을 도포한후 활성영역 및 소스/드레인 영역을 정의하기 위해 회절패턴마스크를 이용한 제 3 마스크공정(S130)을 통해 상기 제3감광막을 부분식각하여 제3감광막패턴(250)을 형성한다. 이때, 상기 회절패턴 마스크를 이용하여 상기 제3감광막을 노광하게 되면, 회절노광된 상기 제3감광막부분은 완전히 노광되는 것이 아니라 추후 공정인 현상공정에서 이 부분은 절반정도만 현상되게 된다. 즉, 회절노광된 상기 제3감광막은 일반 노광되는 부분에 비해서 노광되는 빛이 투과되는 비율이 작기 때문에 완전 노광되지 않고 부분 노광되게 된다.
따라서, 회절노광되는 부분의 제3감광막은 현상공정을 거치게 되면, 도 7e에서와 같이, 노광되지 않은 부분에 비해서 절반정도 현상되게 된다.
그다음, 도 7f에 도시된 바와같이, 상기 제3감광막패턴(250)을 마스크로 상기 도전층(245) 및 결정화된 비정질실리콘층(230)을 선택적으로 식각하여 소스/드레인 및 활성영역을 정의한다.
이어서, 도 7g에 도시된 바와같이, 에싱(ashing)공정을 실시하여 상기 제3감광막패턴(250)을 일정두께만큼 제거하여 상기 도전층(245)의 중앙상부가 노출되도 록 한다.
그다음, 도 7h에 도시된 바와같이, 상기 제3감광막패턴(250)을 마스크로 상기 도전층(245)을 선택적으로 제거하여 화소부의 제1 소스/드레인(255a, 255b), 구동회로부의 제2 소스/드레인(260a, 260b), 제3 소스/드레인(265a, 265b)을 형성한후 상기 제3감광막패턴(250)을 제거한다.
이어서, 도 7i에 도시된 바와같이, 상기 화소부의 제1 소스/드레인(255a, 255b), 구동회로부의 제2 소스/드레인(260a, 260b) 및 제3 소스/드레인(265a, 265b)을 포함한 기판전면에 게이트절연막(270)과, 정지막(stopping layer)으로 사용하기 위한 실리콘질화막(SiNx)(275) 및 중간절연막(SiO2)(280)을 동시에 증착한다. 이때, 상기 중간절연막(280)은 두껍게 증착하는데, 이는 게이트와 소스/드레인 오버랩부분은 작은 캐패시턴스값이 요구되기 때문에, 작은 캐패시턴스값을 얻기 위해서는 게이트와 소스/드레인간 간격을 크게 해야 한다. 따라서, 상기 게이트와 소스/드레인간에 형성되는 중간절연막(270)을 두껍게 해 주므로써 이들 게이트와 소스/드레인간 간격이 크게 되어, 결국 캐패시턴스값이 작게 된다. 한편, 상기 정지막으로 실리콘질화막(275)을 형성하는데, 이는 채널부분의 식각시에 균일도(uniformity) 확보를 위해 정지(stopping) 구조가 필요하기 때문이다.
그다음, 도 7j에 도시된 바와같이, 상기 중간절연막(280)상에 감광물질층을 도포한후 이 감광물질층을 제4마스크공정을 통해 패터닝하여 상기 화소부의 제1 소스/드레인(255a, 255b), 구동회로부의 제2 소스/드레인(260a, 260b) 및 제3 소스/ 드레인(265a, 265b)상에만 남는 제4감광막패턴(290)을 형성한다.
이어서, 상기 제4감광막패터(290)을 마스크로 사용한 식각공정(295)을 통해 상기 채널부분상에 위치하는 중간절연막(280)부분을 식각하여 채널홈 (280a)을 형성한다. 이때, 상기 채널홈(280a) 형성시에 그 아래의 정지막(275)부분이 노출된다.
그다음, 상기 중간절연막(280)의 채널홈(280a)을 포함한 기판전체에 금속물질, 예를들면 몰리브덴(Mo)을 증착한후 상기 금속물질층상에 제5감광막을 도포하고 제5마스크공정(S150)을 통해 상기 제5감광막을 선택적으로 제거하여 게이트전극을 정의하기 위한 제5감광막패턴(미도시)을 형성한다.
이후, 도 7k에 도시된 바와같이, 상기 제5감광막패턴(미도시)을 마스크로 상기 금속물질층을 패터닝하여 게이트전극(303, 305, 307)을 형성하고, 상기 제5감광막패턴(미도시)을 제거한다.
그다음, 도 7l에 도시된 바와같이, 상기 게이트전극(303, 305, 307)을 포함한 기판전면에 질화실리콘(SiNx)을 증착하여 보호막(310)을 형성한후, 수소화 열처리과정을 진행한다.
이어서, 상기 수소화 열처리공정을 진행한후 상기 보호막(310)상에 제6감광막을 도포한후 제6마스크공정(S160)을 통해 상기 제6감광막을 선택적으로 제거하여 드레인전극을 연결시켜 주기 위한 콘택홀지역을 정의하는 제6감광막패턴(미도시)을 형성한다.
그다음, 도 7l에 도시된 바와같이, 상기 제6감광막패턴(미도시)을 마스크로 상기 보호막(310)과 그 아래의 중간절연막(280), 실리콘질화막(275) 및 게이트절연막(270)을 순차적으로 제거하여 상기 화소부의 드레인(255b)을 노출시키는 드레인콘택홀(미도시)을 형성한후 상기 제6감광막패턴(미도시)을 제거한다.
이어서, 상기 드레인콘택홀(미도시)이 형성된 보호막(310)상에 화소부의 제1 박막트랜지스터부(I)에 해당하는 공정으로서 상기 보호막(310)이 형성된 기판상에 ITO(Indium Tin Oxide)를 전면 증착한후, 상기 ITO층상에 제7감광막을 도포한후 제7마스크공정(S170)을 통해 상기 제7감광막을 패터닝하여 제7감광막패턴(미도시)을 형성한다.
그다음, 상기 제7감광막패턴(미도시)을 마스크로 상기 ITO층을 선택적으로 제거하여 상기 드레인(255b)과 연결되는 화소전극(315)을 형성한후 상기 제7감광막패턴(미도시)을 제거한다.
또한편, 본 발명에 따른 액정표시장치의 박막트랜지스터 제조방법의 또다른 실시예에 대해 설명하면 다음과 같다.
전술한 본 발명의 다른 실시예와는 달리, 전술한 도 7a 및 도 7b까지 공정은
동일하고, 도 7b의 공정직후 레이저 결정화 공정을 실시한다. 이때, 도 7c에서의 에싱공정과 LDD공정을 생략한다.
그다음, 이후 공정은 전술한 본 발명의 다른 실시예의 도 7c 내지 도 7j까지의 공정과 동일하게 진행한다.
이어서, 도 7j까지의 공정진행후, 게이트 형성공정을 실시한 다음, 앞선 공정에서 생략하였던 LDD 도핑공정을 실시하여 게이트(미도시) 아래에 있는 폴리실리 콘층에 LDD영역(미도시)을 형성한다. 이때, 상기 LDD 도핑의 경우, 낮은 도즈량 (low dose)을 사용하므로 낮은 온도에서 활성화가 가능하다. 또한, 조건이 최적화된다면, 수소화와 동시에 활성화가 진행될 수 있으므로 해당 공정은 생략이 가능하다. 따라서, 게이트 패터닝이후 LDD 도핑공정을 실시하므로, 자기정렬(self-align)이 가능하다.
그다음, 이후 공정은 전술한 본 발명의 다른 실시예에 따른 도 7l에서의 공정을 동일하게 진행한다. 즉, 도 7l를 참조하면, 상기 게이트전극(미도시; 303, 305, 307)을 포함한 기판전면에 질화실리콘(SiNx)을 증착하여 보호막(미도시; 310)을 형성한후, 수소화 열처리과정을 진행하고, 이어 상기 보호막(미도시; 310)을 패터닝하여 드레인전극을 연결시켜 주기 위한 드레인콘택홀(미도시)을 형성한다.
이어서, 도 7l과 동일한 공정을 이용하는데, 상기 드레인콘택홀(미도시)이 형성된 보호막(미도시)상에 화소부의 제1 박막트랜지스터부(I)에 해당하는 공정으로서 상기 보호막(미도시)이 형성된 기판상에 ITO(Indium Tin Oxide)를 전면 증착한후, 상기 ITO층을 패터닝하여 상기 드레인(미도시)과 연결되는 화소전극(미도시)을 형성한다.
상기에서 설명한 바와같이, 본 발명에 따른 액정표시장치의 박막트랜지스터 제조방법에 의하면, 액정표시장치 제조시에 스토리지 도핑공정 및 소스/드레인 콘택포토공정생략이 가능하므로 기존 9마스크공정을 7마스크공정으로 줄일 수 있다.
또한, 채널부분의 중간층 제거로 인해 보호막내에서 채널부로 수소확산이 용 이하게 되므로써 수소화효과를 향상시킬 수 있다.
그리고, 도핑공정후 레이저 결정화를 진행하기 때문에 도펀트의 완전 활성화로 소자 특성 향상을 기대할 수 있다.
더우기, 소스/드레인콘택홀 형성공정이 제거되므로 컴팩트한 소자 설계가 가능하다.
또한, 활성화 공정 제거로 인해 글라스의 수축(shrinkage)을 감소시킬 수 있으며, 저온 공정이 가능할 뿐만아니라 공정 단순화가 가능하다.
한편, 본 발명의 일 실시예에 의하면, 중간막을 두껍게 형성하므로 인해 채널부에 위치하는 중간막의 식각조절이 용이하므로써 별도의 식각정지막을 사용할 필요가 없어져 공정이 단순해진다.
그리고, 본 발명의 다른 실시예에 의하면, 게이트 패터닝후 LDD 도핑을 실시하므로 자기정렬 구조를 형성할 수 있다.
한편, 상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (25)

  1. 기판 전면에 반도체층을 형성하는 단계;
    상기 반도체층상에 화소부의 제1소자와 구동회로부를 구성하는 제2소자를 제외한 상기 구동회로부를 구성하는 제3소자의 반도체층에 제1도전형 불순물을 도핑하는 단계;
    상기 화소부 제1소자의 반도체층 및 구동회로부의 제2소자의 반도체층에 제2도전형 불순물을 도핑하는 단계;
    상기 기판 전면에 도전층 및 감광막을 적층한후 회절노광공정을 통해 상기 감광막을 부분식각하는 단계;
    상기 부분식각된 감광막패턴을 마스크로 상기 도전층 및 반도체층을 패터닝하여 소스/드레인영역 및 활성영역을 한정하는 단계;
    상기 화소부의 제1소자 및 구동회로부의 제2 및 3 소자의 채널지역에 위치하는 회절노광된 감광막패턴부분을 식각하여 상기 도전층을 노출시키는 단계;
    상기 감광막패턴을 마스크로 상기 도전층을 식각하여 소스/드레인을 형성하는 단계;
    상기 감광막패턴을 제거한후 기판전면에 중간절연막을 형성하는 단계;
    상기 채널지역에 위치하는 상기 중간절연막 부분을 제거하는 단계;
    상기 중간막 일부를 제거한후 이 부분에 상기 화소부 및 구동회로부의 제1, 2, 3 게이트를 각각 형성하는 단계;
    상기 기판전면에 보호막을 형성한후 이를 패터닝하여 상기 화소부의 드레인을 노출시키는 단계; 및
    상기 보호막상에 상기 화소부의 노출된 드레인에 접속되는 화소전극을 형성하는 단계;를 포함하여 구성되는 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  2. 제 1 항에 있어서, 상기 반도체층을 형성하는 단계는, 기판상에 비정질실리콘층을 형성하는 공정과, 상기 비정질실리콘층을 탈수소화처리하는 공정을 포함하여 이루어지는 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  3. 제1항에 있어서, 상기 제1도전성불순물은 p+불순물이고, 제2도전성불순물은 n+불순물인 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  4. 제1항에 있어서, 상기 제2도전성불순물을 도핑한후 에싱공정을 진행하고 이어 LDD 도핑공정을 진행한후 결정화공정을 진행하는 단계를 더 포함하는 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  5. 제1항에 있어서, 상기 회절노광공정은 소자의 채널형성부분에 노광되는 빛이 소스/드레인 형성부분에 노광되는 빛보다 작은 회절패턴마스크를 이용하여 진행하는 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  6. 제 1 항에 있어서, 중간절연막을 형성하는 단계이후에 활성화 공정을 진행하는 단계를 더 포함하는 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  7. 제1항에 있어서, 상기 패시베이션막을 형성하는 단계이후에 수소화처리공정을 실시하는 단계를 더 포함하는 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  8. 제1항에 있어서, 상기 반도체층을 형성하는 단계는, 기판상에 비정질실리콘층을 형성하는 공정과, 상기 비정질실리콘층을 탈수소화처리하는 공정을 포함하여 이루어지는 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  9. 제8항에 있어서, 상기 LDD도핑을 실시하는 단계이후에 레이저 결정화공정을 실시하는 단계를 더 포함하는 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  10. 제1항에 있어서, 상기 제2도전성 불순물이 도핑된 반도체층과 인접하는 반도체층부분에 LDD도핑을 실시하는 단계는, 에싱공정을 진행하여 LDD도핑이 이루어지는 반도체층 부분을 오픈시키는 공정을 통해 이루어지는 것을 특징으로하는 액정표 시장치의 박막트랜지스터 제조방법.
  11. 제1항에 있어서, 상기 화소부의 제1소자 및 구동회로부의 제2 및 3 소자의 채널지역에 위치하는 회절노광된 제3감광막패턴부분을 부분식각하여 상기 도전층을 노출시키는 단계는, 에싱공정에 의해 이루어지는 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  12. 제1항에 있어서, 상기 중간절연막은 게이트산화막과 정지막 및 산화막의 적층구조로 구성된 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  13. 제1항에 있어서, 상기 중간절연막은 산화막으로 구성된 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  14. 기판 전면에 반도체층을 형성하는 단계;
    상기 반도체층상에 화소부의 제1소자와 구동회로부를 구성하는 제2소자 전체및, 구동회로부를 구성하는 제3소자의 게이트 형성영역중 상기 구동회로부를 구성하는 제3소자의 반도체층에 제1도전형 불순물을 도핑하는 단계;
    상기 화소부 제1소자의 반도체층 및 구동회로부의 제2소자의 반도체층에 제2도전형 불순물을 도핑하는 단계;
    상기 기판 전면에 도전층을 증착한후 회절패턴마스크를 이용한 회절노광공정 을 통해 상기 도전층 및 반도체층을 패터닝하여 소스/드레인영역 및 활성영역을 정의하는 단계;
    에싱공정을 진행한후 상기 화소부의 제1소자 및 구동회로부의 제2 및 3 소자의 채널지역에 위치하는 도전층 부분을 식각하여 소스/드레인을 형성하는 단계;
    상기 기판전면에 제1절연막과 정지막 및 제2절연막으로 구성된 중간절연막을 형성하는 단계;
    상기 채널지역에 위치하는 상기 제2절연막 부분을 제거하는 단계;
    제2절연막부분이 제거된 상기 중간절연막상에 화소부의 제1소자 및 구동회로부의 제2, 3 소자의 게이트를 형성하는 단계;
    상기 기판전면에 보호막을 형성한후 이를 패터닝하여 상기 화소부의 드레인을 노출시키는 드레인콘택홀을 형성하는 단계; 및
    상기 보호막상에 드레인콘택홀을 통해 드레인에 연결되는 화소전극을 형성하는 단계;를 포함하여 구성되는 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  15. 제 14 항에 있어서, 상기 반도체층을 형성하는 단계는, 기판상에 비정질실리콘층을 형성하는 공정과, 상기 비정질실리콘층을 탈수소화처리하는 공정을 포함하여 이루어지는 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  16. 제14항에 있어서, 상기 제1도전성불순물은 p+불순물이고, 제2도전성불순물은 n+불순물인 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  17. 제14항에 있어서, 상기 제2도전성불순물을 도핑한후 에싱공정을 진행하고 이어 LDD 도핑공정을 진행하는 단계를 더 포함하는 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  18. 제14항에 있어서, 상기 회절노광공정은 소자의 채널형성부분에 노광되는 빛이 소스/드레인 형성부분에 노광되는 빛보다 작은 회절패턴마스크를 이용하여 진행하는 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  19. 제 14 항에 있어서, 중간절연막을 형성하는 단계이후에 활성화 공정을 진행하는 단계를 더 포함하는 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  20. 제14항에 있어서, 상기 패시베이션막을 형성하는 단계이후에 수소화처리공정을 실시하는 단계를 더 포함하는 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  21. 제14항에 있어서, 상기 반도체층을 형성하는 단계는, 기판상에 비정질실리콘층을 형성하는 공정과, 상기 비정질실리콘층을 탈수소화처리하는 공정을 포함하여 이루어지는 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  22. 제14항에 있어서, 상기 게이트 형성이후에 LDD도핑을 실시하는 단계를 더 포함하는 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  23. 제14항에 있어서, 상기 제2도전성 불순물이 도핑된 반도체층과 인접하는 반도체층부분에 LDD도핑을 실시하는 단계는, 에싱공정을 진행하여 LDD도핑이 이루어지는 반도체층 부분을 오픈시키는 공정을 통해 이루어지는 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  24. 제14항에 있어서, 상기 게이트 형성후 LDD도핑을 실시하는 단계를 더 포함하는 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
  25. 제14항에 있어서, 상기 게이트 형성직전에 결정화공정을 진행하는 것을 특징으로하는 액정표시장치의 박막트랜지스터 제조방법.
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KR20110067406A (ko) * 2009-12-14 2011-06-22 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판의 제조 방법

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