KR100908850B1 - 구동회로 일체형 액정표시장치용 구동소자 및 스위칭소자의 제조방법 - Google Patents
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Abstract
본 발명에서는 폴리 실리콘을 반도체층으로 하는 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자인 박막 트랜지스터 형성에 있어서, 상기 박막 트랜지스터를 탑 게이트형 스태거드 구조로 구성하여 콘택홀을 통하지 않고 소스 및 드레인 전극과 반도체층이 직접 접촉되도록 함으로써 콘택홀 형성을 위한 에칭공정 진행 중 오믹콘택층 유실불량을 방지하는 것을 제 1 특징으로 한다.
또한, 금속물질 증착 후, 상기 금속물질로 이루어진 게이트 전극 형성 시, 상기 게이트 전극의 패터닝을 위해 PR패턴을 형성하고, 게이트 전극 및 그 하부에 위치한 게이트 절연막의 오버에칭을 실시함으로써 상기 PR패턴보다 게이트 전극 및 게이트 절연막을 작게 형성한다. 이후, 상기 PR패턴을 블록킹 마스크로 이용하여 도핑을 진행함으로써 도핑시 사용되는 마스크 수를 줄이는 것을 제 2 특징으로 한다.
스태거드 구조, 카운터 도핑, 폴리 실리콘, 공정단순화, 마스크수 절감
Description
도 1은 일반적인 구동회로부 일체형 액정표시장치의 개략도.
도 2a와 2b는 종래의 표시부 스위칭 소자 및 구동회로부 CMOS구조 구동소자의 단면도.
도 3a 내지 3f와 도 4a 내지 4f는 종래의 표시부의 스위칭 소자와 구동회로부의 CMOS 구조 구동소자의 제조 단계별로 각각 도시한 단면도.
도 5a와 5b는 본 발명에 따른 표시부 스위칭 소자 및 구동회로부 CMOS구조 구동 소자의 단면도.
도 6a 내지 6g와 도 7a 내지 7g는 본 발명의 실시예에 따른 표시부의 스위칭 소자와 구동회로부의 CMOS 구조 구동소자의 제조 단계별로 각각 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 절연기판 105 : 버퍼층
112a, 115a : 소스 전극 112b, 115b : 드레인 전극
122, 125 : 반도체층 127 : PR패턴
135, 140 : 게이트 절연막 147, 150 : 게이트 전극
Ⅴ : 구동회로부 n형 박막 트랜지스터부
Ⅵ : 구동회로부 p형 박막 트랜지스터부
본 발명은 액정표시장치에 관한 것으로, 특히 구동회로부 일체형 액정표시장치용 구동소자 및 스위칭 소자인 탑 게이트형 스태거드 구조 박막 트랜지스터의 제조방법에 관한 것이다.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.
상기 액정표시장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 비발광 소자에 의한 화상표시장치를 뜻한다.
현재에는 상기 박막 트랜지스터와 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목 받고 있으며, 이때, 상기 박막 트랜지스터 소 자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있으며, 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)이 좋지 않아 구동회로로는 쓰기 어렵다.
따라서, 일반적으로는 별도로 제작된 구동소자를 액정패널에 연결하여 사용하고 있으며, 대표적인 예로 구동소자를 TCP(Tape Carrier Package)로 제작하여 액정패널에 부착하여 사용한다. 따라서 상기 TCP는 다수의 회로부가 PCB(Printed Circuit Board) 기판과 액정패널 사이에 부착되어, 상기 PCB 기판으로부터 입력되는 신호를 받아 상기 액정패널에 전달하게 된다. 그런데 이러한 구성은 구동 IC의 실장비용이 원가의 많은 부분을 차지하고 있으며, 액정패널의 해상도가 높아지면서 박막 트랜지스터 기판의 게이트 배선 및 데이터 배선을 상기 TCP와 연결하는 기판 외부의 패드 피치(Pitch)가 짧아져 TCP 본딩 자체가 어려워지고 있다.
반면, 폴리 실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있으며, 이 폴리 실리콘을 이용하여 기판에 직접 구동회로를 만들면 구동 IC 비용도 줄일 수 있고 실장도 간단해진다.
도 1은 일반적인 구동회로부 일체형 액정표시장치의 개략도이다.
도시한 바와 같이, 절연 기판(1) 상에 구동회로부(5)와 표시부(3)가 같이 형 성되어 있다. 상기 표시부(3)는 기판(1)의 중앙부에 위치하고, 이 표시부(3)의 일측과 이에 평행하지 않은 타측에 각각 게이트 및 데이터 구동회로부(5a, 5b)가 위치하고 있다. 상기 표시부(3)에는 상기 게이트 구동회로부(5a)와 연결된 다수 개의 게이트 배선(7)과 상기 데이터 구동회로부(5b)와 연결된 다수 개의 데이터 배선(9)이 교차하여 구성되며, 두 배선이 교차하여 정의되는 화소영역(P)에는 화소전극(10)이 형성되어 있고, 상기 두 배선의 교차지점에는 화소전극(10)과 연결된 박막 트랜지스터(T)가 위치한다.
또한, 상기 게이트 및 데이터 구동회로부는 외부신호 입력단(12)과 연결되어 있다.
상기 게이트 및 데이터 구동회로부(5a, 5b)는 상기 외부신호 입력단(12)을 통하여 입력된 외부신호를 내부에서 조절하여 각각 게이트 및 데이터 배선(7, 9)을 통해 표시부(3)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다.
따라서, 상기 게이트 및 데이터 구동회로부(5a, 5b)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조 박막 트랜지스터(미도시)가 상기 구동회로부 내부에 형성되어 있다.
상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 반도체 기술의 일종으로서, 음전기로 충전된 여분의 전자들(n형 반도체)과 양전기로 충전된 정공들(p형 반도체)을 이용하여 하나의 전도체를 형성하고, 상기 두 종류의 반도체들의 효과적인 전기제어에 의해 전류 게이트를 이루기 위한 상호 보완적인 방법으로 구동하게 된다.
도 2a 및 2b는 표시부 스위칭 소자 및 구동회로부 CMOS구조 구동소자인 박막 트랜지스터의 단면을 각각 도시한 단면도이다.
도 2a에 도시한 바와 같이, 절연기판(20) 상에 산화실리콘(SiO2)과 같은 무기절연물질로 이루어진 버퍼층(25)이 기판(20) 전면에 형성되어 있고, 상기 버퍼층(25) 상부에는 반도체층(30)이 형성되어 있으며, 상기 반도체층(30) 위로는 게이트 절연막(45)이 전면에 형성되어 있다. 또한, 상기 게이트 절연막(45) 위에 게이트 전극(50)이 형성되어 있고, 이 게이트 전극(50) 상부에는 층간절연막(interlayer, 70)이 형성되어 있다. 상기 게이트 절연막(45)와 층간절연막(70)에는 반도체층(30)과 접촉하기 위한 반도체층 콘택홀(73a, 73b)이 형성되어 있으며, 상기 층간절연막(70) 위로 상기 반도체층 콘택홀(73a, 73b)과 각각 연결되며, 상기 게이트 전극(50)과 일정간격 이격되어 소스 및 드레인 전극(80a, 80b)이 형성되어 있다. 상기 드레인 전극(80b) 상부에는 드레인 전극 콘택홀(95)을 포함하는 보호층(90)이 형성되어 있고, 이 보호층(90) 상부에는 상기 드레인 전극 콘택홀(95)을 통해 드레인 전극(80)과 연결되어 화소 전극(97)이 형성되어 있다.
상기 반도체층(30)에 있어서, 게이트 전극(50)과 대응되는 게이트 절연막(45)하부 영역은 액티브층(30a)을 이루고, 상기 소스 및 드레인 전극(80a, 80b)과 접촉되는 부분은 n+ 도핑되어 n형 오믹콘택층(30c)을 이루며, 상기 액티브층(30a)과 n형 오믹콘택층(30c) 사이에 n- 도핑된 LDD(Lightly Doped Drain)층(30b)이 형성되어 있다. 상기 LDD층(30b)은 핫캐리어(hot carrier)들을 분산시키기 위한 목적으로, 낮은 농도로 도핑되어 누설전류(Ioff)의 증가를 방지하며, 온(on)상태의 전류의 손실을 막는 역할을 한다.
다음으로 구동회로부의 CMOS구조 박막 트랜지스터의 단면도인 도 2b를 참조하여 설명한다. 이때, 상기 구동회로부의 CMOS구조 박막 트랜지스터는 n+로 도핑된 반도체층(35)을 포함하는 박막 트랜지스터부(Ⅱ)와 p+로 도핑된 반도체층(40)을 포함하는 박막 트랜지스터부(Ⅲ)로 구성되며, 설명의 편의상 동일한 소자에 대해서는 Ⅱ, Ⅲ 순서대로 부호를 함께 기재한다.
도시한 바와 같이, 버퍼층(25)이 형성된 투명한 절연기판(20) 상에는 n형 반도체층(35)과 p형 반도체층(40)이 서로 일정간격 이격되어 형성되어 있고, n형 및 p형 반도체층(35, 40) 상부에는 게이트 절연막(45)이 전면에 형성되어 있으며, 게이트 절연막(45) 위로 게이트 전극(55, 60)이 형성되어 있다. 상기 게이트 전극(55, 60) 상부에는 기판(20)의 전면에 걸쳐 반도체층 콘택홀(75a, 75b, 77a, 77b)을 포함하는 층간절연막(70)이 형성되어 있고, 상기 층간절연막(70) 상부에는 반도체층 콘택홀(75a, 75b, 77a, 77b)을 통해 각각 n형 및 p형 반도체층(35, 40)과 접촉되는 소스 및 드레인 전극((83a, 87a),(83b, 87b))이 형성되어 있고, 이 소스 및 드레인 전극((83a, 87a),(83b, 87b)) 상부에는 전면에 걸쳐 보호층(90)이 형성되어 있다.
상기 n형 반도체층(35) 중 상기 게이트 전극(55)과 대응하며 상기 게이트 절연막(45) 하부에 형성된 영역은 액티브층(35a)을 이루고, 상기 소스 및 드레인 전극(83a, 83b)과 접촉하는 영역을 포함하는 반도체층은 n+ 도핑된 n형 오믹콘택층(35c)을 이루며, 상기 액티브층(35a)과 n형 오믹콘택층(35c) 사이에 n- 도핑된 LDD층(35b)을 이루고 있다. 또한, 상기 p형 반도체층(40)은 정공을 캐리어로써 이용하는 방식이므로, n형 박막 트랜지스터보다 캐리어의 열화 및 누설전류의 영향이 크지 않으므로, LDD층을 형성하지 않고, 상기 게이트 전극(60)과 대응하는 게이트 절연막(45) 하부의 반도체층 영역이 액티브층(40a)을 이루고, 상기 액티브층(40a)의 외곽영역이 p형 오믹콘택층(40c)을 이루고 있다.
전술한 바와 같이 구동회로 일체형 액정표시장치의 표시부 및 구동회로부 박막 트랜지스터의 제조방법에 대해 도면을 참조하여 설명한다.
도 3a 내지 3f와 도 4a 내지 4f는 표시부 박막 트랜지스터부(I) 및 구동회로부 n형 및 p형 박막 트랜지스터부(Ⅱ, Ⅲ)에서의 박막 트랜지스터의 제조 공정을 제조 단계별로 각각 도시한 단면도이다.
도 3a 및 4a에 도시한 바와 같이, 투명한 절연기판(20)에 산화 실리콘(SiO2)등의 무기절연물질을 전면에 증착하여 버퍼층(25)을 형성한다. 상기 버퍼층(25)이 형성된 기판(20) 상에 비정질 실리콘(a-Si)을 전면 증착하고, 탈수소화 과정을 진행한 후, 레이저 결정화 공정을 진행하여 상기 비정질 실리콘층을 폴리 실리콘층으로 결정화시킨다. 이후 제 1 마스크 공정을 실시하여 상기 폴리 실리콘층을 패터닝 하여 반도체층(30, 35, 40)을 형성한다.
다음으로 도 3b 및 도 4b에 도시한 바와 같이, 상기 반도체층(30, 35, 40)이 형성된 기판(20) 전면에 산화실리콘(SiO2)을 증착하여 게이트 절연막(45)을 형성한다. 이후 금속물질 예를들면 몰리브덴(Mo)을 상기 게이트 절연막(45) 위에 증착한 후 제 2 마스크 공정을 진행하여 게이트 전극(50, 55, 60)을 형성한다. 상기 게이트 전극(50, 55, 60)을 마스크로 이용하여 기판(20) 전면에 이온주입에 의한 n-의 LDD(Lightly doped drain) 도핑을 한다. 이때 LDD도핑의 도즈량은 대략 1E13/㎠ 내지 5E13/㎠가 된다. 이때 표시부 및 구동회로부 각각의 게이트 전극(50, 55, 60) 하부의 반도체층(30a, 35a, 40a)은 도핑되지 않고, 이외의 반도체층(30b, 35b, 40b)은 모두 n-도핑이 이루어진다.
다음으로 도 3c 및 4c에 도시한 바와 같이, 상기 n-도핑이 된 기판(20) 전면에 PR을 도포하고 제 3 마스크 공정을 진행하여 PR패턴(62)을 형성한다. I,Ⅱ 영역의 게이트 전극(50, 55)을 포함하여 상기 게이트 전극(50, 55)양측에서 일정간격 연장된 게이트 절연막(45)의 상부까지 차단하도록 PR패턴(62)을 형성하고, 구동회로부 p형 박막 트랜지스터부(Ⅲ)에 있어서는 게이트 전극(60)을 포함하여 반도체층(40)과 대응되는 게이트 절연막(45)을 완전히 가리도록 PR패턴(63)을 형성한다. 이후 상기 PR패턴(62, 63)이 형성된 기판(20) 전면에 고농도의 도즈량을 갖는 이온주입에 의한 n+도핑을 실시한다. 이때 상기 PR패턴(62, 63)에 의해 차단되지 않은 부분의 반도체층은 n+도핑이 이루어져 n형 오믹콘택층(30c, 35c)을 형성한 다. 이때, 상기 n+ 도핑의 도즈량은 대략 1E15/㎠ 내지 9E15/㎠의 값을 갖는다. 또한, I, Ⅱ영역의 반도체층(30, 35) 중 게이트 전극(50, 55)에 의해 n-와 n+도핑이 차단된 부분은 액티브층(30a, 35a)을 이루며, 상기 액티브층(30a, 35a)과 n형 오믹콘택층(30c, 35c) 사이의 n-도핑된 부분은 LDD층(30b, 35b)을 이룬다. 이후 상기 PR패턴(62, 63)을 제거한다.
다음으로 도 3d 및 4d를 참조하면, 상기 n형 오믹콘택층(30c, 35c) 형성된 기판(20) 전면에 PR을 도포하고 제 4 마스크 공정을 진행하여 I, Ⅱ영역에서는 게이트 전극(50, 55)을 포함하여 반도체층(30, 35)과 대응되는 부분의 게이트 절연막(45) 가리도록 PR패턴(65)을 형성하고, Ⅲ 영역의 p형 반도체층(40)에 대응되는 부분의 게이트 절연막 위에는 PR패턴을 형성하지 않고 노출시킨다. 이후, 1E15/㎠ 내지 9E15/㎠의 고농도의 도즈량을 갖는 이온주입에 의한 p+도핑을 진행한다. Ⅲ 영역에 있어 게이트 전극(60)에 의해 이온도핑이 차단된 반도체층(40)은 액티브층(40a)을 이루고, 상기 액티브층(40a) 이외의 p+도핑된 부분은 p형 오믹콘택층(40c)을 이룬다. 이후 상기 PR패턴(65)을 제거한다.
다음으로 도 3e 및 4e를 참조하면, 상기 p형 오믹콘택층(40c)이 형성된 기판(20) 전면에 질화실리콘(SiNx) 또는 산화실리콘(SiO2)과 같은 무기절연물질을 증착하고, 제 5 마스크 공정을 진행하여 층간절연막(70)을 형성한다. 이때 게이트 절연막(45)도 일괄 에칭하여 오믹콘택층(30c, 35c, 40c) 일부를 외부로 노출시키는 반도체층 콘택홀(73a, 73b, 75a, 75b, 77a, 77b)을 형성한다. 이후, 상기 층간절연 막(70)이 형성된 기판 상에, 몰리브덴(Mo)과 알루미늄 네오디뮴(AlNd)을 차례대로 연속 증착하고, 제 6 마스크 공정에 의해 일괄 에칭하여, 상기 반도체층 콘택홀(73a, 73b, 75a, 75b, 77a, 77b)을 통해 오믹콘택층(30c, 35c, 40c)과 연결되는 소스 및 드레인 전극((80a, 83a, 87a), (80b, 83b, 87b))을 형성한다.
다음으로 도 3f 및 도 4f에 도시한 바와 같이, 상기 소스 및 드레인 전극((80a, 83a, 87a), (80b, 83b, 87b))이 형성된 기판(20) 상에, 질화실리콘(SiNx)을 증착하고, 상기 질화실리콘(SiNx)의 수소화 열처리과정을 거친 후, 제 7 마스크 공정을 진행하여 드레인 콘택홀(95)을 가지는 보호층(90)을 형성한다. 이후는 어레이 기판에 제작공정에 속하지만 박막 트랜지스터 제조 공정과 연계되므로 간단히 설명한다. I 영역의 표시부 박막 트랜지스터부에 해당하는 공정으로 상기 보호층(90)이 형성된 기판 상에 ITO(indium Tin Oxide)를 전면 증착한 후, 제 8마스크 공정을 진행하여 상기 드레인 콘택홀(95)을 통해 드레인 전극(90b)과 연결되는 화소전극(97)을 형성한다.
전술한 종래의 구동회로 일체형 액정표시장치의 박막 트랜지스터 제조공정에서는, 총 8개의 마스크 공정을 진행하게 된다. 상기 마스크 공정은 PR 코팅(photo resist coating), 노광(exposure), 현상(develop)을 포함하는 공정이므로, 마스크 공정이 추가될수록 제조비용 및 공정시간이 증가되고 이로 인하여 생산수율이 떨어지게 되고, 마스크 수가 증가될수록 박막 트랜지스터 소자의 결함을 발생시킬 확률이 높아지는 문제점이 있다. 또한, 상기와 같은 탑 게이트 구조의 박막 트랜지스터 제조에 있어서, 반도체층 콘택홀 형성 시 오버에칭에 의해 n+로 도핑된 오믹콘택층 의 유실되는 불량이 발생하기도 한다.
상기 문제점을 해결하기 위하여, 본 발명에서는 탑 게이트(top gate)형 스태거드 타입(staggered type)으로 박막 트랜지스터를 제작을 진행하여, 소스 및 드레인 전극을 게이트 전극의 하부에 형성함으로써 반도체층 콘택홀 공정을 삭제시킴으로써 n+ 및 p+ 도핑층이 유실되는 불량을 제거할 수 있다. 또한, 게이트 전극 형성시 오버에칭을 이용하여 LDD층을 형성함으로써 소자 신뢰성을 확보하고, 카운터 도핑을 이용하여 p+도핑을 진행하여 6개 마스크 공정으로 구동회로 일체형 액정표시장치용 구동회로 및 스위칭 소자를 제조하는 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 구동회로 일체형 액정표시장치의 표시부 스위칭 소자 및 구동회로부 구동소자의 제조방법은, 절연기판을 스위칭 소자를 포함하는 다수의 화소로 구성된 표시부와, CMOS 소자가 구성되는 구동회로부로 정의하는 단계와; 상기 표시부의 화소에 대응하여 이격된 제 1 소스 및 드레인 전극과 상기 구동회로부에 대응하여 이격된 제 2 소스 및 드레인 전극과, 제 3 소스 및 드레인 전극을 형성하는 단계와; 상기 제 1 내지 제 3 소스 및 드레인 전극의 상부에 대응하여 그 전체가 폴리실리콘으로 이루어진 제 1, 제 2, 제 3 반도체층을 각각 형성하는 단계와; 상기 제 1 내지 제 3 반도체층이 형성된 기판의 전면에 무기절연층, 금속층, PR층을 형성하고 마스크 공정을 진행하여 상기 제 1 내지 제 3 반도체층 상부에 제 1 내지 제 3 PR패턴을 각각 형성하는 단계와; 상기 제 1 내지 제 3 PR패턴의 외부로 노출된 금속층을 에칭하여, 상기 각 PR패턴의 하부에 이보다 작은 면적의 제 1 내지 제 3 게이트 전극과 게이트 절연막을 형성하는 단계와; 상기 제 1 내지 제 3 PR 패턴의 외부로 노출된 제 1 내지 제 3 반도체층의 표면에 제 1 도즈량의 이온을 주입하여 n+도핑하는 단계와; 상기 제 1 내지 제 3 PR패턴을 제거한 후, 상기 제 1 내지 제 3 반도체층의 표면에 제 2 도즈량의 이온을 주입하여 n-도핑하는 단계와; 상기 n- 도핑된 제 1 및 제 2 반도체층과, 상기 제 1 및 제 2 소스 및 드레인 전극을 완전히 가리는 제 4 PR패턴과 제 5 PR패턴을 형성한 후, 상기 제 4 PR패턴과 제 5 PR패턴 외부로 노출된 제 3 반도체층의 표면에 상기 제 1 도즈량보다 큰 제 3 도즈량의 이온을 주입하여 p+도핑하는 단계와; 상기 제 4 및 제 5 PR패턴 제거 후, 상기 p+도핑된 제 3 반도체층과 n+ 및 n-이온이 도핑된 제 1 및 제 2 반도체층이 형성된 기판의 전면에 보호층을 형성하는 단계를 포함한다.
본 발명에 따른 구동회로 일체형 액정표시장치의 표시부 스위칭 소자 및 구동회로부 구동소자를 구비한 어레이 기판의 제조방법은, 절연기판 상에 스위칭 소자를 포함하는 다수의 화소로 구성된 표시부와, CMOS 소자가 구성되는 구동회로부로 정의하는 단계와; 상기 표시부의 화소에 대응하여 이격된 제 1 소스 및 드레인 전극과 상기 구동회로부에 대응하여 이격된 제 2 소스 및 드레인 전극과, 제 3 소스 및 드레인 전극을 형성하는 단계와; 상기 제 1 내지 제 3 소스 및 드레인 전극의 상부에 대응하여 제 1, 제 2, 제 3 반도체층을 각각 형성하는 단계와; 상기 제 1 내지 제 3 반도체층이 형성된 기판 전면에 무기절연층, 금속층, PR층을 형성하고, 마스크 공정을 진행하여 상기 제 1 내지 제 3 반도체층 상부에 제 1 내지 제 3 PR패턴을 각각 형성하는 단계와; 상기 제 1 내지 제 3 PR패턴의 외부로 노출된 금속층을 에칭하여, 상기 각 PR패턴의 하부에 이보다 작은 면적의 제 1 내지 제 3 게이트 전극과 게이트 절연막을 형성하는 단계와; 상기 제 1 내지 제 3 PR 패턴의 외부로 노출된 제 1 내지 제 3 반도체층의 표면에 제 1 도즈량의 이온을 주입하여 n+도핑하는 단계와; 상기 제 1 내지 제 3 PR패턴을 제거한 후, 상기 제 1 내지 제 3 반도체층의 표면에 제 2 도즈량의 이온을 주입하여 n-도핑하는 단계와; 상기 n- 도핑된 제 1 및 제 2 반도체층과, 상기 제 1 및 제 2 소스 및 드레인 전극을 완전히 가리는 제 4 PR패턴과 제 5 PR패턴을 형성한 후, 상기 제 4 PR패턴과 제 5 PR패턴 외부로 노출된 제 3 반도체층의 표면에 상기 제 1 도즈량보다 큰 제 3 도즈량의 이온을 주입하여 p+도핑하는 단계와; 상기 제 4 및 제 5 PR패턴 제거 후, 상기 p+도핑된 제 3 반도체층과 n+ 및 n-이온이 도핑된 제 1 및 제 2 반도체층이 형성된 기판의 전면에 보호층을 형성하는 단계와; 상기 보호층을 식각하여 상기 제 1 드레인 전극을 노출하는 단계와; 상기 노출된 제 1 드레인 전극과 접촉하며 화소에 위치하는 투명한 화소전극을 형성하는 단계를 포함한다.
이때, 상기 표시부와 구동회로부를 정의한 후, 기판 전면에 버퍼층을 형성하는 단계를 포함한다.
또한, 상기 그 전체가 폴리실리콘으로 이루어진 제 1 내지 제 3 반도체층 각각은, 상기 기판 전면에 비정질 실리콘을 증착하여 비정질 실리콘층을 형성한 후, 상기 비정질 실리콘층 전면에 레이저 빔을 조사하여 폴리 실리콘층으로 결정화되하고, 패터닝된 것이 특징이다.
상기 p+도핑 후에는 제 1 내지 제 3 반도체층에 활성화 공정을 진행하는 단계를 포함한다.
상기 보호층 형성 후에는 수소화 열처리하는 단계를 포함한다.
상기 제 1 내지 제 3 게이트 전극 및 게이트 절연막은 등방성의 오버에칭을 진행하여 형성되며, 상기 이온주입하는 제 1 도즈량은 1E15/㎠ 내지 9E15/㎠이며, 제 2 도즈량은 1E13/㎠ 내지 5E13/㎠, 제 3 도즈량은 2E15/㎠ 내지 1E16/㎠값을 가지며, 제 3도즈량은 항상 제 1 도즈량보다 큰 값으로 이온주입 되는 것이 특징인다.
이하, 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치의 구동소자 및 스위칭 소자인 탑 게이트 형 스태거드 구조 박막 트랜지스터 제조 공정에 대하여 도면을 참조하여 설명한다.
도 5a 및 5b는 본 발명에 따른 구동회로 일체형 액정표시장치의 표시부 스위칭 소자인 박막 트랜지스터와 구동회로부의 CMOS구조 구동소자인 n형 및 p형 박막 트랜지스터의 단면을 각각 도시한 단면도이다. 설명의 편의를 위해 표시부의 박막 트랜지스터 형성부를 Ⅳ영역, 구동회로부 CMOS소자 중 n형 박막 트랜지스터 형성부를 Ⅴ영역, p형 박막 트랜지스터 형성부를 Ⅵ영역이라 정의한다.
도 5a에 도시한 바와 같이, 절연기판(100) 상에 무기절연물질 예를들면 산화실리콘(SiO2)으로 이루어진 버퍼층(105)이 기판(100) 전면에 형성되어 있고, 상기 버퍼층(105) 상부에 소스 전극(110a) 및 드레인 전극(110b)이 일정간격 이격하여 형성되어 있으며, 상기 소스 및 드레인 전극(110a, 110b) 일부와 오버랩되며 상기 두 전극 사이의 이격된 영역을 덮으며 n형 오믹콘택층(120c), LDD층(120b), 액티브층(120a)의 3부분으로 이루어진 반도체층(120)이 형성되어 있으며, 상기 반도체층(120)중 액티브층(120a) 위로 게이트 절연막(130)과 게이트 전극(143)이 형성되어 있고, 이 게이트 전극(143) 상부에는, 드레인 콘택홀(165)을 포함하는 보호층(160)이 형성되어 있으며, 상기 보호층(160) 위로 상기 드레인 콘택홀(165)을 통해 드레인 전극(110b)과 연결되는 화소전극(170)이 형성되어 있다.
상기 반도체층(120)에 대해 좀더 자세히 설명하면, 게이트 전극(143)과 대응되는 게이트 절연막(130)하부 영역은 액티브층(120a)을 이루고, 상기 소스 및 드레인 전극(110a, 110b)과 접촉되는 부분은 n+ 도핑 처리된 n형 오믹콘택층(120c)을 이루며, 상기 액티브층(120a)과 n형 오믹콘택층(120c) 사이에 저농도의 n-로 도핑되어 핫캐리어의 분산과 누설전류 증가를 방지하기 위한 LDD(Lightly Doped Drain)층(120b)이 형성되어 있다.
다음으로 도 5b를 참조하여 구동회로부의 CMOS구조 박막 트랜지스터에 대해 설명한다. 이때, 상기 구동회로부의 CMOS는 n+로 도핑된 반도체층(122)을 포함하는 n형 박막 트랜지스터부(Ⅴ)와 p+로 도핑된 반도체층(125)을 포함하는 p형 박막 트랜지스터부(Ⅵ)로 구성된다. 도시한 바와 같이, 버퍼층(105)이 형성된 절연기판(100) 상에 소스 및 드레인 전극((122a, 125a), (122b, 125b))이 일정간격 이격하여 n형 및 p형 박막 트랜지스터부(Ⅴ,Ⅵ) 에 각각 형성되어 있으며, 상기 각 각의 n형 및 p형 박막 트랜지스터부(Ⅴ,Ⅵ)에 있어서, 소스 및 드레인 전극((122a, 125a), (122b, 125b)) 일부와 오버랩되며, 이격된 영역을 포함하여 이어지며, n형 오믹콘택층(122c) 및 LDD층(122b) 및 액티브층(122a)으로 이루어진 n형 반도체층(122)이 n형 박막 트랜지스터부(Ⅴ)에 형성되어 있으며, p형 오믹콘택층(125d) 및 액티브층(125a)으로 이루어진 p형 반도체층(125)이 p형 박막 트랜지스터부(Ⅵ)에 형성되어 있다. 또한, 상기 각각의 반도체층(122, 125) 중 액티브층(122a, 125a) 위로 게이트 절연막(135, 140) 및 게이트 전극(147, 150)이 형성되어 있으며, 그 위로 기판(100) 전면에 보호층(160)이 형성되어 있다. 또한, 표시부 박막 트랜지스터부인 Ⅳ영역에 있어서, 상기 보호층(160) 상의 드레인 콘택홀(165)을 통해 드레인 전극(110b)과 접촉하는 화소전극(170)이 상기 보호층(160) 위에 형성되어 있다.
이때, Ⅵ영역에 있어서, 상기 p형 반도체층(125)은 정공을 캐리어로써 이용하는 방식이므로, n형 박막 트랜지스터보다 캐리어의 열화 및 누설전류의 영향이 크지 않으므로, LDD층을 형성하지 않고 p형 오믹 콘택층(125d)과 액티브층(125a)으로만 형성된다.
전술한 본 발명의 실시예에 의한 표시부 스위칭 소자 및 구동회로부 CMOS소자인 n형 및 p형 박막 트랜지스터의 제조 방법에 대해 설명한다.
도 6a 내지 6g 및 도 7a 내지 7g는 본 발명의 실시예에 따른 표시부 박막 트랜지스터와 구동회로부 CMOS구조 박막 트랜지스터를 제조 단계별로 각각 도시한 단면도이다.
우선, 도 6a 내지 7a에 도시한 바와 같이, 투명한 절연기판(100) 전면에 산화실리콘(SiO2) 등의 무기절연물질을 증착하여 버퍼층(105)을 형성한다. 상기 버퍼층(105)은 비정질 실리콘을 폴리 실리콘으로 결정화할 경우, 열에 의해 기판(100) 내부에 존재하는 알칼리 이온 예를들면, 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 폴리 실리콘의 막질 특성이 저하되는 것을 방지하기 위해 형성하는 것이다. 이후, 상기 버퍼층(105) 상부에 금속물질 예를들면 알루미늄 네오디뮴(AlNd)등을 전면에 증착하고, PR코팅, 노광, 현상, 에칭공정을 포함하는 제 1 마스크 공정을 진행하여 Ⅳ,Ⅴ,Ⅵ영역 상에 일정간격 이격하여 소스 및 드레인 전극((110a, 112a, 115a), (110b, 112b, 115b))을 각각 형성한다. 이때 표시부 박막 트랜지스터부(Ⅳ)에 있어서, 드레인 전극(110b)은 추후에 형성될 화소전극과 접촉해야하므로 Ⅴ,Ⅵ영역의 드레인 전극(112b, 115b)보다 약간 그 폭을 길게 형성한다.
다음으로 도 6b 및 도 7b에 도시한 바와같이, 상기 소스 및 드레인 전극((110a, 112a, 115a), (110b, 112b, 115b)) 위로 비정질 실리콘을 전면에 증착한 후, 레이저 등을 이용하여 상기 비정질 실리콘의 결정화 공정을 진행하여 폴리 실리콘층을 형성한다. 이후, 상기 결정화 공정에 의해 형성된 폴리실리콘층 상에 제 2 마스크 공정을 진행하여, 상기 폴리 실리콘층을 패터닝하여 소스 전극 및 드레인 전극((110a, 112a, 115a), (110b, 112b, 115b)) 일부와 상기 두 전극간 이격된 부분위로 반도체층(120, 122, 125)을 형성한다.
다음으로, 도 6c 및 도 7c에 도시한 바와같이, 상기 반도체층(120, 122, 125)이 형성된 기판(100) 전면에 산화실리콘(SiO2) 또는 질화실리콘(SiNx)의 무기절연물질과 몰리브덴(Mo) 등의 금속물질을 연속하여 증착하여 무기절연층 및 금속층을 형성하고, 상기 금속층 위에 포토레지스트(Photo Resist : PR)를 전면 코팅하고, 제 3 마스크 공정을 통해 게이트 전극(143, 147, 150)이 형성될 부분에 PR패턴(127)을 각각 형성한다. 이후 상기 금속층 및 무기절연층을 연속 에칭공정을 진행하여 게이트 절연막 (130, 135, 140)및 게이트 전극(143, 147, 150)을 형성한다. 이때 상기 두 층의 오버에칭을 진행하여 상기 PR패턴(127) 하부의 게이트 전극(143, 147, 150) 및 게이트 절연막(130, 135, 140)이 상기 PR패턴(127)보다 작게 형성되도록 한다. 즉, 게이트 전극(143, 147, 150) 및 게이트 절연막(130, 135, 140)의 폭(B)이 상기 PR패턴(127)의 폭(A)보다 짧게 형성함으로써 상기 게이트 절연막(130, 135, 140) 및 게이트 전극(143, 147, 150)의 일측 끝과 PR패턴(127)의 일측 끝, 상기 게이트 절연막(130, 135, 140) 및 게이트 전극(143, 147, 150)의 타측 끝과 상기 PR패턴(127)의 타측 끝 사이에 소정간격(C)의 영역이 존재하도록 한다.
이때, 반도체층 위에 형성된 무기절연층은 반드시 에칭을 진행하여 게이트 전극(143, 147, 150) 하부에만 위치하는 게이트 절연막을 형성할 필요는 없다. 상기 무기절연층을 에칭을 진행하지 않고, 상기 무기절여층 전체를 게이트 절연막으로 형성할 수도 있다. 이는 도핑시에 에너지를 조절하여 무기절연층을 하부의 반도 체층(120, 122, 125)에 도핑이 가능하기 때문이다.
이후, 상기 PR패턴(127)을 블록킹 마스크로 사용하여 1E15/㎠ 내지 9E15㎠의 도즈량을 갖는 고농도 이온주입에 의한 n+도핑을 실시한다. 이때 p형 반도체층(125)이 형성되어야하는 구동회로부의 p형 박막 트랜지터부(Ⅵ)의 반도체층(125c)에도 n+도핑이 이루어지지만, 이는 추후에 더 큰 도즈량을 갖는 p+도핑에 의한 카운터 도핑을 실시하므로 문제되지 않는다.
상기 n+도핑 시 PR패턴(127)이 블록킹 마스크로 사용되므로 상기 블록킹 마스크에 대응되는 부분의 반도체층(120a)은 도핑이 이루어지지 않는다. 상기 표시부 및 구동회로부 n형 박막 트랜지스터부(Ⅳ,Ⅴ)의 반도체층(120, 122) 중 n+도핑이 이루어진 부분은 n형 오믹콘택층(120c, 122c)을 이룬다.
다음으로 도 6d 및 도 7d에 도시한 바와같이, n+ 도핑에 의해 n형 오믹콘택층(120c, 122c)이 형성된 이후, 블록킹 마스크로 사용한 PR패턴(127)을 에슁 및 스트립 공정을 진행하여 제거한다. 이때 통상적으로 PR패턴을 제거하기 위해서는 에슁공정만을 진행하지만, 상기 PR상에 도핑에 의해 이온이 주입된 PR패턴은 에슁 공정에 의해 완전히 제거되지 않으므로, 에슁 공정 후 스트립 공정을 진행하여 상기 PR패턴을 완전히 제거하기 위함이다. 이후 기판(100) 전면에 대략 1E13/㎠ 내지 5E13/㎠을 도즈량을 갖는 이온주입에 의해 n-도핑을 진행한다. 이 경우 표시부 및 구동회로부 n형 박막 트랜지스터부(Ⅳ,Ⅴ) 에 있어서 n+도핑이 이루어진 n형 오믹콘택층(120c, 122c)은 상기 도즈량이 더 작은 n-도핑에 의해 영향을 받지 않으나, 도 6c 및 도 7c에서 PR패턴(127)의 양끝과 게이트 전극(143, 147) 양끝 사이에 위 치하는 소정간격(c)의 영역에 대응되는 반도체층은 n-도핑이 이루어져 LDD층(120b, 122b)을 형성하고, 게이트 전극(120b, 122b) 하부의 반도체층은 상기 게이트 전극(143, 147)이 블록킹 마스크로 작용하여 도핑 되지않고 액티브층(120a, 122a)을 형성한다. 이때, p형 박막 트랜지스터부(Ⅵ)의 반도체층(125b)도 n-도핑이 이루어지지만, 추후 p+도핑에 의해 n-도핑이 상쇄되어지므로 문제되지 않는다.
다음으로, 도 6e 및 도 7e에 도시한 바와 같이, 상기 n-도핑에 의해 LDD층(120b, 122b)을 형성한 이후에 제 4 마스크 공정을 진행하여 PR을 기판 전면에 코팅한 후, 표시부의 박막 트랜지스터부(Ⅳ) 및 구동회로부 n형 박막 트랜지스터부(Ⅴ)를 완전히 차단하도록 PR패턴(155)을 형성한다. 이후 2E15/㎠ 내지 1E16㎠이 도즈량을 갖는 이온주입에 의해 p+도핑을 실시한다. 이때 표시부 및 구동회로부 n형 박막 트랜지스터부(Ⅳ, Ⅴ)의 n형 반도체층(120, 122)은 PR패턴(155)이 블록킹 마스크로 작용하여 도핑이 이루어지지 않으며, p형 박막 트랜지스터부(Ⅵ)의 반도체층(125)에 있어 게이트 전극(150)에 의해 차단된 부분 이외의 노출된 반도체층(도 7d의 125b, 125c 영역)에 p+도핑이 이루어진다. 상기 p+ 도핑이 이루어진 반도체층(도 7d의 125b, 125c 영역)은 p형 오믹콘택층(125d)을 형성하며, 게이트 전극(150)에 의해 도핑이 차단된 반도체층은 액티브층(125a)을 형성한다. 상기 p+ 도핑이 이루어진 반도체층(도 7d의 125b, 125c 영역)은 n+ 및 n-도핑이 이루어진 상태에서 p+도핑이 이루어졌지만, 도즈량이 더 높은 p+도핑에 의해 카운터 도핑이 되었으므로 p형 오믹콘택층(125d)을 형성하게 된다.
다음으로 도 6f와 도7f에 도시한 바와 같이, 상기 도핑공정 완료 후, 상기 n형 및 p형 오믹콘택층(120c, 122c, 125d)이 형성된 기판을(100) 퍼니스(furnace)에서 열을 가하거나 또는 챔버 내에서 RTA(Rapid thermal annealing)공정을 진행하거나 또는 레이저를 이용하여 활성화 공정을 진행한다. 상기 활성화 공정은 도핑에 의해 반도체층(120, 122, 125)을 형성하는 폴리실리콘 내부의 결정형태가 일부 변형되었으므로 반도체층(120, 122, 125)의 재결정화 및 도핑된 불순물을 전기적으로 활성화시키기 위해서이다. 이후, 기판(100) 전면에 질화실리콘(SiNx)등의 물기절연물질을 전면 증착하여 보호층(160)을 형성한다. 이후 상기 보호층(160)이 형성된 기판(100)에 소자의 특성 향상을 위한 수소화 열처리 공정을 진행한다. 상기 수소화 열처리 공정은 섭씨 380도 내지 430도의 분위기에서 60분 내지 180분 진행한다. 이후, 제 5 마스크 공정을 진행하여 상기 보호층(160)을 패터닝하여 표시부 박막 트랜지스터부(Ⅳ)의 드레인 전극(110b)을 노출시키는 드레인 콘택홀(165)을 형성한다.
다음으로 도 6g와 도 7g에 도시한 바와 같이, 상기 드레인 콘택홀(165)이 형성된 기판(100) 전면에 투명한 도전성 물질인 인듐-틴-옥사이드(Indium-Tin-Oxide; ITO) 또는 이듐-징크-옥사이드(Indium-Zinc-Oxide; IZO)를 증착하고, 제 6 마스크 공정을 진행하여 표시부 박막 트랜지스터부(Ⅳ)의 드레인 콘택홀(165)을 통하여 드레인 전극(110b)과 접촉하는 화소전극(170)을 형성한다.
이와 같이, 본 발명에 따른 구동회로 일체형 액정표시장치의 박막 트랜지스터 제작 방법에 의해 탑 게이트형 스태거드 구조로 박막 트랜지스터를 형성하여 콘택홀 형성없이 반도체층과 소스 및 드레인 전극을 연결함으로써 콘택홀 형성시 오버에칭에 의한 오믹콘택층 유실 불량을 방지할 수 있으며, 동시에 콘택홀 형성을 위한 마스크 공정을 생략할 수 있다.
또한, 게이트 전극 형성 시 오버에칭을 실시하여 상기 게이트 전극의 패터닝을 위해 형성한 PR패턴보다 게이트 전극을 작게 형성하고, 상기 PR패턴을 블록킹 마스크로 이용하여 도핑을 진행함으로써 도핑 시 사용되는 마스크 공정을 생략할 수 있다.
따라서, 종래의 8개 마스크를 사용하여 제작하던 구동회로 일체형 액정표시장치의 박막 트랜지스터 제작을 6개 마스크만을 사용하여 제작함으로써 제작 공정 단순화 및 공정시간을 단축함으로써 생산수율을 향상하고 제조원가를 절감하는 효과를 제공한다.
Claims (14)
- 절연기판을 스위칭 소자를 포함하는 다수의 화소로 구성된 표시부와, CMOS 소자가 구성되는 구동회로부로 정의하는 단계와;상기 표시부의 화소에 대응하여 이격된 제 1 소스 및 드레인 전극과 상기 구동회로부에 대응하여 이격된 제 2 소스 및 드레인 전극과, 제 3 소스 및 드레인 전극을 형성하는 단계와;상기 제 1 내지 제 3 소스 및 드레인 전극의 상부에 대응하여 그 전체가 폴리실리콘으로 이루어진 제 1, 제 2, 제 3 반도체층을 각각 형성하는 단계와;상기 제 1 내지 제 3 반도체층이 형성된 기판의 전면에 무기절연층, 금속층, PR층을 형성하고 마스크 공정을 진행하여 상기 제 1 내지 제 3 반도체층 상부에 제 1 내지 제 3 PR패턴을 각각 형성하는 단계와;상기 제 1 내지 제 3 PR패턴의 외부로 노출된 금속층을 에칭하여, 상기 각 PR패턴의 하부에 이보다 작은 면적의 제 1 내지 제 3 게이트 전극과 게이트 절연막을 형성하는 단계와;상기 제 1 내지 제 3 PR 패턴의 외부로 노출된 제 1 내지 제 3 반도체층의 표면에 제 1 도즈량의 이온을 주입하여 n+도핑하는 단계와;상기 제 1 내지 제 3 PR패턴을 제거한 후, 상기 제 1 내지 제 3 반도체층의 표면에 제 2 도즈량의 이온을 주입하여 n-도핑하는 단계와;상기 n- 도핑된 제 1 및 제 2 반도체층과, 상기 제 1 및 제 2 소스 및 드레인 전극을 완전히 가리는 제 4 PR패턴과 제 5 PR패턴을 형성한 후, 상기 제 4 PR패턴과 제 5 PR패턴 외부로 노출된 제 3 반도체층의 표면에 상기 제 1 도즈량보다 큰 제 3 도즈량의 이온을 주입하여 p+도핑하는 단계와;상기 제 4 및 제 5 PR패턴 제거 후, 상기 p+도핑된 제 3 반도체층과 n+ 및 n-이온이 도핑된 제 1 및 제 2 반도체층이 형성된 기판의 전면에 보호층을 형성하는 단계를 포함하는 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조방법.
- 제 1 항에 있어서,상기 표시부와 구동회로부를 정의한 후, 기판 전면에 버퍼층을 형성하는 단계를 포함하는 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조방법.
- 제 1 항에 있어서,상기 그 전체가 폴리실리콘으로 이루어진 제 1 내지 제 3 반도체층 각각은, 상기 기판 전면에 비정질 실리콘을 증착하여 비정질 실리콘층을 형성한 후, 상기 비정질 실리콘층 전면에 레이저 빔을 조사하여 폴리 실리콘층으로 결정화되하고, 패터닝된 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조방법.
- 제 1 항에 있어서,상기 p+도핑 후에는 제 1 내지 제 3 반도체층에 활성화 공정을 진행하는 단계를 포함하는 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조방법.
- 제 1 항에 있어서,상기 보호층 형성 후에는 수소화 열처리하는 단계를 포함하는 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조방법.
- 제 1 항에 있어서,상기 제 1 내지 제 3 게이트 전극 및 게이트 절연막은 등방성의 오버에칭을 진행하여 형성되는 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조방법.
- 제 1 항에 있어서,상기 이온주입하는 제 1 도즈량은 1E15/㎠ 내지 9E15/㎠이며, 제 2 도즈량 은 1E13/㎠ 내지 5E13/㎠, 제 3 도즈량은 2E15/㎠ 내지 1E16/㎠값을 가지며, 제 3도즈량은 항상 제 1 도즈량보다 큰 값으로 이온주입 되는 구동회로 일체형 액정표시장치용 구동소자 및 스위칭 소자 제조방법.
- 절연기판 상에 스위칭 소자를 포함하는 다수의 화소로 구성된 표시부와, CMOS 소자가 구성되는 구동회로부로 정의하는 단계와;상기 표시부의 화소에 대응하여 이격된 제 1 소스 및 드레인 전극과 상기 구동회로부에 대응하여 이격된 제 2 소스 및 드레인 전극과, 제 3 소스 및 드레인 전극을 형성하는 단계와;상기 제 1 내지 제 3 소스 및 드레인 전극의 상부에 대응하여 제 1, 제 2, 제 3 반도체층을 각각 형성하는 단계와;상기 제 1 내지 제 3 반도체층이 형성된 기판 전면에 무기절연층, 금속층, PR층을 형성하고, 마스크 공정을 진행하여 상기 제 1 내지 제 3 반도체층 상부에 제 1 내지 제 3 PR패턴을 각각 형성하는 단계와;상기 제 1 내지 제 3 PR패턴의 외부로 노출된 금속층을 에칭하여, 상기 각 PR패턴의 하부에 이보다 작은 면적의 제 1 내지 제 3 게이트 전극과 게이트 절연막을 형성하는 단계와;상기 제 1 내지 제 3 PR 패턴의 외부로 노출된 제 1 내지 제 3 반도체층의 표면에 제 1 도즈량의 이온을 주입하여 n+도핑하는 단계와;상기 제 1 내지 제 3 PR패턴을 제거한 후, 상기 제 1 내지 제 3 반도체층의 표면에 제 2 도즈량의 이온을 주입하여 n-도핑하는 단계와;상기 n- 도핑된 제 1 및 제 2 반도체층과, 상기 제 1 및 제 2 소스 및 드레인 전극을 완전히 가리는 제 4 PR패턴과 제 5 PR패턴을 형성한 후, 상기 제 4 PR패턴과 제 5 PR패턴 외부로 노출된 제 3 반도체층의 표면에 상기 제 1 도즈량보다 큰 제 3 도즈량의 이온을 주입하여 p+도핑하는 단계와;상기 제 4 및 제 5 PR패턴 제거 후, 상기 p+도핑된 제 3 반도체층과 n+ 및 n-이온이 도핑된 제 1 및 제 2 반도체층이 형성된 기판의 전면에 보호층을 형성하는 단계와;상기 보호층을 식각하여 상기 제 1 드레인 전극을 노출하는 단계와;상기 노출된 제 1 드레인 전극과 접촉하며 화소에 위치하는 투명한 화소전극을 형성하는 단계를 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법.
- 제 8 항에 있어서,상기 표시부와 구동회로부를 정의한 후, 기판 전면에 버퍼층을 형성하는 단계를 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법.
- 제 8 항에 있어서,상기 그 전체가 폴리실리콘으로 이루어진 제 1 내지 제 3 반도체층 각각은, 상기 기판 전면에 비정질 실리콘을 증착하여 비정질 실리콘층을 형성한 후, 상기 비정질 실리콘층 전면에 레이저 빔을 조사하여 폴리 실리콘층으로 결정화되고, 패터닝된 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법.
- 제 8 항에 있어서,상기 p+도핑 후에는 제 1 내지 제 3 반도체층의 활성화 공정을 진행하는 단계를 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법.
- 제 8 항에 있어서,상기 보호층 형성 후에는 수소화 열처리하는 단계를 더욱 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법.
- 제 8 항에 있어서,상기 제 1 내지 제 3 게이트 전극 및 게이트 절연막은 등방성의 오버에칭을 진행하여 형성되는 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법.
- 제 8 항에 있어서,상기 이온주입하는 제 1 도즈량은 1E15/㎠ 내지 9E15/㎠이며, 제 2 도즈량은 1E13/㎠ 내지 5E13/㎠, 제 3 도즈량은 2E15/㎠ 내지 1E16/㎠값을 가지며, 제 3도즈량은 항상 제 1 도즈량보다 큰 값으로 이온주입되는 것이 특징인 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법.
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