KR100685926B1 - 액정표시장치 및 이의 제조방법 - Google Patents

액정표시장치 및 이의 제조방법 Download PDF

Info

Publication number
KR100685926B1
KR100685926B1 KR1020030037639A KR20030037639A KR100685926B1 KR 100685926 B1 KR100685926 B1 KR 100685926B1 KR 1020030037639 A KR1020030037639 A KR 1020030037639A KR 20030037639 A KR20030037639 A KR 20030037639A KR 100685926 B1 KR100685926 B1 KR 100685926B1
Authority
KR
South Korea
Prior art keywords
electrode
source
storage capacitor
semiconductor layers
gate
Prior art date
Application number
KR1020030037639A
Other languages
English (en)
Other versions
KR20040106794A (ko
Inventor
양준영
장상민
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR1020030037639A priority Critical patent/KR100685926B1/ko
Priority to US10/844,346 priority patent/US7173675B2/en
Publication of KR20040106794A publication Critical patent/KR20040106794A/ko
Application granted granted Critical
Publication of KR100685926B1 publication Critical patent/KR100685926B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136277—Active matrix addressed cells formed on a semiconductor substrate, e.g. of silicon
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/13624—Active matrix addressed cells having more than one switching element per pixel

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 마스크 수를 줄일 수 있는 액정표시장치 및 이의 제조방법에 관한 것으로, 화소부와 구동 회로부로 정의된 기판과; 상기 기판의 화소부와 구동 회로부에 각각 형성되는 제 1, 제 2 반도체층과; 상기 제 1, 제 2 반도체층을 포함한 기판의 전면에 형성되는 게이트 절연막과; 상기 제 1, 제 2 반도체층과 대응된 게이트 절연막상에 각각 형성되는 제 1, 제 2 게이트 전극과; 상기 제 1 게이트 전극 양측의 제 1 반도체층에 형성되는 제 1 도전형의 LDD 구조를 갖는 제 1 소스/드레인 영역과; 상기 제 2 게이트 전극의 양측의 제 2 반도체층에 형성되는 제 2 도전형의 LDD 구조를 갖는 제 2 소스/드레인 영역과; 상기 기판의 전면에 형성되는 제 1 층간 절연막과; 상기 스토리지 커패시터 전극과 대응되면서 오버랩되어 상기 제 1 층간 절연막상에 형성되는 화소 전극과; 상기 화소 전극을 포함한 기판의 전면에 형성되는 제 2 층간 절연막과; 상기 제 1, 제 2 층간 절연막을 관통하여 상기 화소 전극 및 소스/드레인 영역과 연결되는 소스 전극 및 드레인 전극을 포함하여 구성되는 것이다.
액정표시장치, 카운터 도핑

Description

액정표시장치 및 이의 제조방법{liquid crystal display device and fabricating the same}
도 1 은 종래의 다결정 실리콘 액정표시장치의 블록 구성도
도 2a 내지 도 2h는 종래의 액정표시장치의 제조방법을 나타낸 공정 단면도
도 3a는 본 발명의 실시예에 따른 액정표시장치의 화소부를 나타낸 평면도
도 3b는 도 3a의 Ⅰ~Ⅰ`의 방향에 따른 단면도
도 4a는 본 발명의 실시예에 따른 액정표시장치의 구동 회로부를 나타낸 평면도
도 4b는 도 4a의 Ⅱ~Ⅱ`의 방향에 따른 단면도
도 5a 내지 도 5p는 본 발명의 실시예에 따른 액정표시장치의 제조방법을 나탸낸 공정 단면도
＊도면의 주요부에 대한 부호 설명
500 : 기판 501 : 버퍼층
502a : 제 1 반도체층 502b : 제 2 반도체층
502c : 제 3 반도체층 503 : 게이트 절연막
507a : 제 1 게이트 전극 507b : 제 2 게이트 전극
507c : 제 3 게이트 전극 508 : 스토리지 커패시터 전극
509a : 제 1 소스 영역 509b, 510b : p 형 채널 영역
509c : 제 1 드레인 영역 510a : 제 2 소스 영역
510c : 제 2 드레인 영역 511b : n 형 채널 영역
511a : 제 3 소스 영역 511c: 제 3 드레인 영역
509d, 510d : LDD 영역 514 : 제 1 층간 절연막
516 : 화소 전극 517 : 제 2 층간 절연막
518 : 보호층 520a : 제 1 소스 전극
520b : 제 1 드레인 전극 520c : 제 2 소스 전극
520d : 제 2 드레인 전극(제 3 소스 전극)
502e : 제 3 드레인 전극
본 발명은 액정표시장치에 관한 것으로, 특히 마스크 수를 줄일 수 있는 액정표시장치 및 이의 제조방법에 대한 것이다.
일반적으로 액정표시장치는 크게 영상신호를 표시하는 액정표시패널과 외부에서 상기 액정표시패널에 구동신호를 인가하는 구동회로로 구분할 수 있다.
상기 액정표시패널은, 도면에는 도시되지 않았지만, 일정한 공간을 갖고 합착된 두 개의 투명 기판(유리 기판) 사이에 액정이 주입된 표시장치로서, 상기 두 개의 투명 기판 중 하나에는 일정 간격으로 배열된 복수개의 게이트 라인과, 상기 게이트 라인에 수직한 방향으로 일정한 간격을 갖고 배열되는 복수개의 데이터 라인과, 상기 각 게이트 라인과 데이터 라인에 의해 정의된 매트릭스 형태의 각 화소 영역에 형성된 복수개의 박막트랜지스터가 상기 각 게이트 라인과 데이터 라인이 교차하는 부분에 형성된다.
그리고, 상기 화소영역 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련된다. 상기 화소전극들은 상기 박막트랜지스터의 소스 및 드레인 단자들을 경유하여 데이터 라인들 중 어느 하나에 접속되고, 상기 박막트랜지스터의 게이트 단자는 게이트 라인들 중 어느 하나에 접속된다.
따라서, 게이트 라인에 순차적으로 턴-온 신호를 인가하면 그 때마다 해당 라인의 화소 전극에 데이터 신호가 인가되므로 영상이 표시된다.
이와 같은 액정표시장치에 사용되는 박막트랜지스터 소자로는 수소화된 비정질 실리콘(amorphous-Silicon:H ; 이하, '비정질 실리콘(a-Si)'으로 표기)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 유리 기판(이하, '기판'으로 표기)을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있다. 특히 비정질 실리콘은 빛조사에 의해 특성이 저하되는 문제점이 있고, 표시화소 구동 소자의 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)과 신뢰성 저하로 인해 구동회로에 쓰기 어렵다.
즉, 비정질 실리콘 박막트랜지스터 기판은 TCP(Tape Carrier Package) 구동 IC(Integrated Circuit)를 이용하여 기판과 PCB(Printed Circuit Board)를 연결하므로, 구동 IC 및 실장비용이 원가에 많은 부분을 차지한다.
더욱이, 액정표시장치의 액정패널의 해상도가 높아지면, 박막트랜지스터 기판의 게이트 배선 및 데이터 배선을 상기 TCP와 연결하는 기판 외부의 패드 피치(pitch)가 짧아져 TCP 본딩 자체가 어려워진다.
그러나, 다결정 실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있어, 이 다결정 실리콘으로 기판에 직접 구동회로를 만들면 구동 IC 비용도 줄일 수 있고 실장도 간단해진다.
즉, 다결정 실리콘 박막트랜지스터는 비정질 실리콘 박막트랜지스터에 비하여 전자나 정공의 이동도가 높고 상보형(CMOS) 박막트랜지스터로 구현이 가능하다. 따라서, 구동회로 IC를 본딩(bonding)으로 연결하는 대신에, 구동회로의 많은 부분을 TFT로 형성하여 화소부에 형성되는 박막트랜지스터와 동시에 제작할 수 있다. 최근 들어 레이저를 이용할 결정화 기술의 발전으로 비정질 실리콘 박막트랜지스터와 비슷한 온도에서 제작이 가능하기 때문에 대형 유리기판 상에 제작이 가능하게 되었다.
이하, 도면을 첨부하여 종래의 다결정 실리콘 액정표시장치를 상세히 설명하면 다음과 같다.
도 1은 종래의 다결정 실리콘 액정표시장치의 블록 구성도이다.
종래의 다결정 실리콘 액정표시장치(2)는, 복수개의 게이트 라인(6)과 데이터 라인(8)이 서로 수직한 방향으로 배열되어 매트릭스 형태의 화소 영역이 형성된 화소부(4)와, 상기 화소부(4)와 동일 기판상에 형성되며 상기 화소부(4)로 구동 신호와 데이터 신호를 공급하는 구동 회로부(3)로 구성되어 있다.
여기서, 상기 게이트 라인(6)과 데이터 라인(8)이 교차하는 상기 각 화소 영역에는 화소 전극(1) 및 박막트랜지스터(T)가 형성되어 있으며, 상기 구동 회로부(3)의 게이트 드라이버(3a) 및 데이터 드라이버(3b)는 각각 게이트 라인(6) 및 데이터 라인(8)을 통해 상기 화소 영역의 화소 전극(1)으로 제어 신호 및 데이터 신호를 공급하게 된다.
따라서, 게이트 라인(6)에 순차적으로 턴 온 신호를 인가하면 그 때마다 해당 라인의 화소 전극(1)에 데이터 신호가 인가되므로 영상이 표시된다.
여기서, 상기 게이트 드라이버(3a) 및 데이터 드라이버(3b)는 외부신호 입력단(5)과 연결되어 있어, 이 외부신호 입력단(5)을 통하여 입력된 외부신호를 조절하여 상기 화소 전극(1)에 출력하는 역할을 한다. 그리고, 상기 게이트 드라이버(3a) 및 데이터 드라이버(3b)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조 박막트랜지스터(도시되지 않음)를 채용하고 있다.
이하, 도면을 첨부하여 이와 같은 종래의 액정표시장치의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2h는 종래의 액정표시장치(2)의 제조방법을 나타낸 공정 단면도이다. 여기서, 상기 도면에 나타낸 기판(100)의 우측은 화소부이고, 좌측은 구동 회로부이다.
먼저, 도 2a에 도시된 바와 같이, 화소부 및 구동 회로부로 정의된 기판(100)의 전면에 다결정 실리콘층을 증착하고, 포토 및 식각 공정을 통하여 선택적으로 패터닝함으로써, 화소부와 구동 회로부에 각각 제 1, 제 2, 제 3 반도체층(10a, 10b, 10c)을 형성한다(제 1 마스크).
이어서, 도 2b에 도시된 바와 같이, 화소부에 형성된 제 1 반도체층(10a)의 제 1 소스/드레인 영역에 형성될 불순물 이온과 같은 도전형(n 형 또는 p 형)의 불순물 이온을, 상기 제 1 반도체층(10a)의 소정 영역에 주입하여 제 1 스토리지 커패시터 전극(17a)을 형성한다. 즉, 화소부의 제 1 반도체층(10a)을 n 형으로 형성할 경우, 기판(100)의 전면에 포토 레지스트를 도포하고, 노광 및 현상 공정으로 제 1 스토리지 커패시터 전극(17a) 영역을 제외한 기판(100)의 전 영역을 가리도록 선택적으로 패터닝하여 제 1 포토 레지스트 패턴(61)을 형성하고 상기 제 1 포토 레지스트 패턴(61)을 마스크로 하여 상기 제 1 스토리지 커패시터 전극(17a)에만 n 형 불순물 이온을 선택적으로 주입하여 도전성을 갖도록 한다(제 2 마스크).
그 다음, 도 2c에 도시된 바와 같이, 제 2 마스크로 사용된 상기 제 1 포토 레지스트 패턴(61)을 제거한 후, 상기 n 형 불순물 이온의 활성화를 위하여 열처리를 하거나 레이저 조사를 수행한다.
이 후, 상기 기판(100)의 전면에 산화 실리콘이나 질화 실리콘과 같은 절연물질을 증착하여 게이트 절연막(30)을 형성한다.
이 후, 상기 게이트 절연막(30)을 포함한 기판(100)의 전면에 알루미늄(Al), 알루미늄 합금 또는 크롬(Cr)과 같은 금속층(도시되지 않음)을 증착한 후, 포토 및 식각 공정을 통하여 선택적으로 패터닝하여 제 1, 제 2, 제 3 반도체층(10a, 10b, 10c) 상부의 게이트 절연막(30)상에 제 1, 2, 3 게이트 전극(20a, 20b, 20c)을 형성하고, 제 1 스토리지 커패시터 전극(17a)상에 제 2 스토리지 커패시터 전극(17b)을 형성한다(제 3 마스크).
이 때, 상기 금속층을 패터닝하는 공정에서, 상기 제 1, 제 2, 제 3 게이트 전극(20a, 20b, 20c)으로 사용되는 금속층은 상기 제 1, 제 2, 제 3 반도체층(10a, 10b, 10c)의 중심부에 위치하도록 패터닝하고, 상기 제 2 스토리지 커패시터 전극(17b)으로 사용되는 금속층은 상기 제 1 스토리지 커패시터 전극(17a)을 완전히 가리도록 패터닝한다.
이어서, 도 2d에 도시된 바와 같이, 제 1, 제 2, 제 3 게이트 전극(20a, 20b, 20c) 및 제 2 스토리지 커패시터 전극(17b)을 마스크로 이용하여, 상기 기판(100)의 전면에 저 농도의 n 형 불순물 이온을 주입하여 노출된 제 1, 제 2, 제 3 반도체층(10a, 10b, 10c)에 LDD 영역(21a, 21b, 22a, 22b, 23a, 23b)을 형성한다.
여기서, 각각의 게이트 전극(20a, 20b, 20c)의 하부에 있는 제 1, 제 2, 제 3 반도체층(10a, 10b, 10c)에는 각각 채널 영역(21c, 22c, 23c)이 형성된다.
이어서, 도 2e에 도시된 바와 같이, 상기 예비 LDD 영역(21a, 21b, 22a, 22b, 23a, 23b)이 형성된 기판(100)의 전면에 포토 레지스트를 도포하고, 노광 및 현상 공정으로 상기 제 1 반도체층(10a)의 LDD 영역(31d) 및 제 1 게이트 전극(20a) 그리고, 제 3 반도체층(10c) 및 제 3 게이트 전극(20c)을 가리도록 선택적으로 패터닝하여 제 2 포토 레지스트 패턴(62)을 형성한다.
이 후, 상기 패터닝된 제 2 포토 레지스트 패턴(62)을 마스크로 이용하여 상기 기판(100)의 전면에 고 농도의 n 형 불순물 이온을 주입하여, 상기 노출된 제 1 반도체층(10a)에 제 1 소스/드레인 영역(31a, 31b)을 형성하고, 제 2 반도체층(10b)에 제 2 소스/드레인 영역(32a, 32b)을 형성한다(제 4 마스크).
삭제
그 다음, 도 2f에 도시된 바와 같이, 제 2 포토 레지스트 패턴(62)을 제거한 후, 다시 포토 레지스트를 도포하고, 노광 및 현상 공정으로 제 3 반도체층(10c) 및 제 3 게이트 전극(20c)을 제외한 기판(100)의 모든 영역을 가리도록 선택적으로 패터닝하여 제 3 포토 레지스트 패턴(63)을 형성한다. 이 후, 상기 패터닝된 제 3 포토 레지스트 패턴(63)을 마스크로 이용하여 상기 기판(100)의 전면에 고 농도의 p 형 불순물 이온을 주입하여, 제 3 반도체층(10c)에 제 3 소스/드레인 영역(33a, 33b)을 형성한다(제 5 마스크).
상기와 같은 도핑 방식을 카운터 도핑(conuter doping)이라 하는데, 저 농도의 n 형 불순물 이온 주입시 제 3 반도체층(10c)에 도핑되는 불순물 이온의 농도는 약 { 10}^{ 14} /㎠정도이고, 고 농도의 p 형 불순물 이온 주입시 상기 제 3 반도체층(10c)에 주입되는 불순물 이온의 농도는 { 10}^{18 } ~ { 10}^{19 } /㎠ 정도이기 때문에, 고 농도의 p 형 불순물 이온의 주입에 의해 저 농도의 n 형 불순물 이온이 형성된 영역은 고 농도의 p 형 불순물 이온 영역으로 변화된다.
이와 같은 불순물 이온의 주입 과정을 마치게 되면, 상기 화소부에는 고 농도의 n 형 불순물 이온이 주입된 제 1 소스/드레인 영역(31a, 31b), 저 농도의 n 형 불순물 이온이 주입된 LDD 영역(31d) 및 p 형 채널(21c)로 이루어지는 제 1 반도체층(10a)이 형성되고, 구동 회로부에는 고 농도의 n 형 불순물 이온이 주입된 제 2 소스/드레인 영역(32a, 32b) 및 p 형 채널 영역(22c)을 가지는 제 2 반도체층(10b)과 고 농도의 p 형 불순물 이온이 주입된 제 3 소스/드레인 영역(33a, 33b) 및 n 형 채널 영역(23c)을 가지는 제 3 반도체층(10c)이 형성된다.
이 후, 도 2g에 도시된 바와 같이, 상기 제 3 포토 레지스트 패턴(63)을 제거하고, 기판(100)의 전면에 실리콘 질화막과 같은 절연막을 증착하여 층간 절연막(200)을 형성한다. 이후, 상기 층간 절연막(200)을 포토 및 식각 공정을 통하여 선택적으로 패터닝하여 제 1 반도체층(10a)의 제 1 소스 영역(31a)과, 제 2 반도체층(10b)의 제 2 소스/드레인 영역(32a, 32b)과, 제 3 반도체층(10c)의 제 3 소스/드레인 영역(33a, 33b)을 노출시키는 제 1 콘택 홀을 형성한다(제 6 마스크).
이 후, 알루미늄(Al)과 같은 금속을 증착하고, 포토 및 식각 공정을 통해 선택적으로 패터닝하여 제 1 반도체층(10a)의 제 1 소스 전극(40)과, 제 2 반도체층(10b)의 제 2 소스/드레인 전극(25, 26) 및 제 3 반도체층(10c)의 제 3 소스/드레인 전극(26, 27)을 형성한다(제 7 마스크). 여기서, 상기 제 1 반도체층의 제 1 소스 전극(40)은 데이터 라인(도시되지 않음)과 연결된다.
그리고, 도 2h에 도시된 바와 같이, 상기 기판(100)의 전면에 절연물질을 증착하여 보호막(300)을 형성하고, 제 1 반도체층(10a)의 제 1 드레인 영역(31b) 상부에 위치한 부분의 게이트 절연막(30)과 층간 절연막(200)과 보호막(300)을 함께 포토 및 식각 공정을 통하여 선택적으로 패터닝함으로써, 제 1 반도체층(10a)의 제 1 드레인 영역(31b)이 노출되도록 제 2 콘택 홀을 형성한다(제 8 마스크).
이 후, 상기 제 2 콘택 홀을 포함한 기판(100)의 전면에 도전층(Indium Tin Oxide)을 증착하고 포토 및 식각 공정을 통하여 선택적으로 패터닝하여, 상기 제 1 반도체층(10a)의 제 1 드레인 영역(31b)에 연결되도록 화소 전극(50)을 형성한다(제 9 마스크).
결국, 화소부에는, n 형으로 도핑된 제 1 반도체층(10a) 및 제 1 게이트 전극(20a)으로 이루어진 n 형 박막트랜지스터가 형성되고, 구동 회로부에는 n 형으로 도핑된 제 2 반도체층(10b) 및 제 2 게이트 전극(20b)으로 이루어진 n 형 박막트랜지스터와 제 3 반도체층(10c) 및 제 3 게이트 전극(20c)으로 이루어진 p 형 박막트랜지스터가 형성된다.
여기서, 상기 구동 회로부에는, 상기 n 형 및 p 형 박막트랜지스터로 구성된 상보형(CMOS) 박막트랜지스터가 형성된다.
그러나, 이와 같은 종래의 액정표시장치의 제조방법에는 다음과 같은 문제점이 있었다.
즉, 스토리지 커패시터를 형성하는 공정시, 상기 스토리지 커패시터가 형성되는 제 1 스토리지 커패시터 전극에 불순물 이온을 주입하기 위하여 별도의 마스크를 추가로 사용해야 한다.
또한, 구동 회로부의 n 형 박막트랜지스터와 p 형 박막트랜지스터를 형성하는 공정시, 상기 박막트랜지스터가 형성되는 각각의 반도체층에 n 형 및 p 형 불순물 이온을 주입하기 위하여 2 개의 마스크가 필요하게 된다.
이와 같이 상기 마스크 공정의 수가 증가할수록 추가되는 마스크의 공정비용 및 이에 따른 공정 오류의 확률이 증가하여 제품의 원가를 높이는 원인이 되므로 제품의 생산성 및 수율이 감소하게 된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 게이트 전극 형성시 사용되는 포토 레지스트를 사용하여 카운터 도핑함으로써, 마스크 수를 저감할 수 있는 액정표시장치의 박막트랜지스터 및 이의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 화소부와 구동 회로부로 정의된 기판과; 상기 기판의 화소부와 구동 회로부에 각각 형성되는 제 1, 제 2 반도체층과; 상기 제 1, 제 2 반도체층을 포함한 기판의 전면에 형성되는 게이트 절연막과; 상기 제 1, 제 2 반도체층과 대응된 게이트 절연막상에 각각 형성되는 제 1, 제 2 게이트 전극 및 상기 화소부의 게이트 절연막상에 형성되는 스토리지 커패시터 전극과; 상기 제 1 게이트 전극 양측의 제 1 반도체층에 형성되는 제 1 도전형의 LDD 구조를 갖는 제 1 소스/드레인 영역과; 상기 제 2 게이트 전극의 양측의 제 2 반도체층에 형성되는 제 2 도전형의 LDD 구조를 갖는 제 2 소스/드레인 영역과; 상기 제 1, 제 2 게이트 전극 및 스토리지 커패시터 전극을 포함한 기판의 전면에 형성되는 제 1 층간 절연막과; 상기 스토리지 커패시터 전극과 대응되면서 오버랩되어 상기 제 1 층간 절연막상에 형성되는 화소 전극과; 상기 화소 전극을 포함한 기판의 전면에 형성되는 제 2 층간 절연막과; 상기 화소 전극, 제 1 소스/드레인 영역, 및 제 2 소스/드레인 영역을 노출시키는 다수개의 콘택홀들과; 그리고,상기 콘택홀을 통해 상기 제 1 소스/드레인 영역에 연결되는 제 1 및 제 2 소스/드레인 전극을 포함하여 구성되는 것을 그 특징으로 한다.
또한, 이와 같은 액정표시장치를 제조하기 위한 본 발명에 따른 액정표시장치의 제조방법은, 화소부와 구동 회로부로 정의된 기판에 각각 제 1, 제 2 반도체층을 형성하는 단계와; 상기 제 1, 제 2 반도체층을 포함한 기판의 전면에 게이트 절연막 및 금속막을 차례로 형성하는 단계와; 상기 금속막상에 포토 레지스트 패턴을 형성하는 단계와; 상기 포토 레지스트 패턴을 마스크로 이용하여 상기 금속막을 선택적으로 제거하여 상기 제 1, 제 2 반도체층의 상측의 게이트 절연막상에 각각 제 1, 제 2 게이트 전극을 형성하고 상기 화소부에 스토리지 커패시터 전극을 형성하는 단계와; 상기 포토 레지스트 패턴을 애싱하여 폭과 두께를 줄이는 단계와; 상기 제 1, 제 2 게이트 전극을 마스크로 하여 기판의 전면에 제 1 도전형 불순물을 고농도로 이온 주입하여 상기 제 1, 제 2 게이트 전극 양측의 제 1, 제 2 반도체층에 제 1 소스/드레인 영역을 형성하는 단계와; 상기 애싱된 포토 레지스트 패턴을 마스크로 하여 상기 제 1, 제 2 게이트 전극 및 스토리지 커패시터 전극을 선택적으로 제거하는 단계와; 상기 제 1, 제 2 게이트 전극을 마스크로 하여 기판의 전면에 저 농도의 불순물 이온을 주입하여 상기 제 1, 제 2 반도체층에 LDD 영역을 형성하는 단계와; 상기 제 2 게이트 전극의 양측의 상기 제 2 반도체층에 제 2 도전형의 불순물을 고농도로 이온주입하여 제 2 소스/드레인 영역을 형성하는 단계와; 상기 기판의 전면에 제 1 층간 절연막을 형성하는 단계와; 상기 스토리지 커패시터 전극을 오버랩하도록 상기 제 1 층간 절연막상에 화소 전극을 형성하는 단계와; 상기 화소 전극을 포함한 기판의 전면에 제 2 층간 절연막을 형성하는 단계와; 상기 화소 전극 및 소스 및 드레인 영역의 표면이 소정부분 노출되도록 상기 제 1, 제 2 층간 절연막을 선택적으로 제거하여 콘택 홀을 형성하는 단계와; 상기 콘택 홀을 통해 상기 소스 및 드레인 영역과 화소 전극에 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하여 이루어지는 것을 그 특징으로 한다.
여기서, 상기 제 1, 제 2 반도체층은 다결정 실리콘으로 형성되는 것을 특징으로 한다.
상기 도전층은 투명 도전막을 사용하는 것을 특징으로 한다.
상기 제 1 층간 절연막은 약 100 내지 1000[Å]의 두께로 형성하는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 화소부와 구동 회로부로 정의된 기판과; 상기 화소부에 형성되는 제 1 반도체층과 상기 구동 회로부에 일정한 간격을 갖고 형성되는 제 2, 제 3 반도체층과; 상기 제 1, 제 2 및 제 3 반도체층을 포함한 기판의 전면에 형성되는 게이트 절연막과; 상기 제 1, 제 2 및 제 3 반도체층에 대응된 상기 게이트 절연막상에 형성되는 제 1, 제 2, 제 3 게이트 전극 및 상기 제 1 게이트 전극과 일정한 간격을 갖고 상기 화소부의 게이트 절연막상에 형성되는 스토리지 커패시터 전극과; 상기 제 1, 제 2 게이트 전극 양측의 제 1, 제 2 반도체층에 각각 형성되는 제 1 도전형의 LDD 구조를 갖는 제 1, 제 2 소스/드레인 영역과; 상기 제 3 게이트 전극 양측의 제 3 반도체층에 형성되는 제 2 도전형의 제 3 소스/드레인 영역과; 상기 제 1, 제 2, 제 3 게이트 전극 및 스토리지 커패시터 전극을 포함한 기판의 전면에 형성되는 제 1 층간 절연막과; 상기 스토리지 커패시터 전극을 오버랩하도록, 화소부의 상기 제 1 층간 절연막상에 형성되는 화소 전극과; 상기 화소 전극을 포함한 기판의 전면에 형성되는 제 2 층간 절연막과; 상기 화소 전극, 제 1 소스/드레인 영역, 및 제 2 소스/드레인 영역을 노출시키는 다수개의 콘택홀과; 그리고, 상기 콘택홀을 통해 상기 제 1, 제 2, 제 3 소스/드레인 영역에 연결되는 제 1, 제 2, 제 3 소스/드레인 전극을 포함하여 구성되는 것을 그 특징으로 한다.
또한, 이와 같은 액정표시장치를 제조하기 위한 본 발명에 따른 액정표시장치의 제조방법은, 화소부와 구동 회로부로 정의된 기판의 화소부에 제 1 반도체층 및 구동 회로부에 일정한 간격을 갖는 제 2, 제 3 반도체층을 형성하는 단계와; 상기 제 1, 제 2 및 제 3 반도체층을 포함한 기판의 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막상에 금속막을 형성하고, 상기 금속막상에 포토 레지스트 패턴을 형성하는 단계와; 상기 포토 레지스트 패턴을 마스크로 하여 상기 금속막을 선택적으로 제거하여 상기 각 반도체층의 상부에 제 1, 제 2, 제 3 게이트 전극 및 상기 제 1 게이트 전극과 일정한 간격을 갖도록 상기 화소부에 스토리지 커패시터 전극을 형성하는 단계와; 상기 포토 레지스트 패턴을 애싱하여 폭과 두께를 줄이는 단계와; 상기 제 1, 제 2, 제 3 게이트 전극을 마스크로 하여 상기 기판의 전면에 제 1 도전형 불순물을 고농도로 이온주입함으로써, 상기 제 1, 제 2, 제 3 게이트 전극의 양측의 제 1, 제 2, 제 3 반도체층에 제 1 도전형의 제 1, 제 2, 제 3 소스/드레인 영역을 형성하는 단게와; 상기 애싱된 포토 레지스트 패턴을 마스크로 하여 상기 제 1, 제 2, 제 3 게이트 전극 및 스토리지 커패시터 전극을 선택적으로 제거하는 단계와; 상기 제 1, 제 2, 제 3 게이트 전극을 마스크로 하여 상기 제 1, 제 2, 제 3 반도체층에 LDD 영역을 형성하는 단계와; 상기 제 3 반도체층에 제 2 도전형 불순물을 고농도로 이온주입하여 제 2 도전형의 제 3 소스/드레인 영역을 형성하는 단계와; 상기 기판의 전면에 제 1 층간 절연막을 형성하는 단계와; 상기 스토리지 커패시터 전극을 오버랩하도록 상기 제 1 층간 절연막상에 화소 전극을 형성하는 단계와; 상기 화소 전극을 포함한 기판의 전면에 제 2 층간 절연막 및 보호막을 형성하는 단계와; 상기 화소 전극 및 상기 제 1, 제 2, 제 3 소스/드레인 영역을 노출시키는 다수개의 콘택 홀을 형성하는 단계; 그리고, 상기 콘택홀을 통해 상기 제 1, 제 2, 제 3 소스/드레인 영역 및 상기 화소 전극과 전기적으로 연결되는 제 1, 제 2, 제 3 소스 및 드레인 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
여기서, 상기 제 1 소스/드레인 영역과 제 2 소스/드레인 영역은 동일한 불순물 이온이 주입된 것을 특징으로 한다.
상기 제 1 소스/드레인 영역과 제 2 소스/드레인 영역은 서로 다른 불순물 이온이 주입된 것을 특징으로 한다.
상기 드레인 전극은 상기 제 1 드레인 영역과 상기 화소 전극을 연결함을 특징으로 한다.
상기 제 1 및 제 2 반도체층은 다결정 실리콘으로 형성되는 것을 특징으로 한다.
상기 드레인 전극은 상기 제 1 드레인 영역과 상기 화소 전극을 연결하도록, 상기 화소부에 형성되는 것을 특징으로 한다.
상기 제 2 드레인 전극과 제 3 소스 전극은 일체로 형성되어, 상기 제 1 도전형의 제 2 드레인 영역과 제 2 도전형의 제 3 소스 영역을 전기적으로 연결하는 것을 특징으로 한다.
상기 제 2 도전형 제 3 소스/드레인 영역을 형성하는 단계는, 상기 제 1 도전형 불순물 이온이 주입된 제 3 게이트 전극 양측의 제 3 반도체층을 제 2 도전형 불순물을 카운트 도핑하여 형성함을 특징으로 한다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 액정표시장치 및 이의 제조방법을 상세히 설명하면 다음과 같다.
삭제
삭제
삭제
도 3a 는 본 발명의 실시예에 따른 액정표시장치의 화소부를 나타낸 평면도이고, 도 3b는 도 3a의 Ⅰ~Ⅰ`의 방향에 따른 단면도이다. 그리고, 도 4a는 본 발명의 실시예에 따른 액정표시장치의 구동 회로부를 나타낸 평면도이고, 도 4b는 도 4a의 Ⅱ~Ⅱ`의 방향에 따른 단면도이다.
본 발명에 따른 액정표시장치는, 도 3a 및 3b에 도시된 바와 같이, 화소부와, 도 4a 및 도 4b에 도시된 바와 같이, 구동 회로부로 정의된 기판(500)과; 상기 기판(500)의 전면에 형성된 버퍼층(501)과; 상기 버퍼층(501)에 일정한 간격을 갖고 형성되는 제 1, 제 2, 제 3 반도체층(502a, 502b, 502c)과; 상기 제 1, 제 2, 제 3 반도체층(502a, 502b, 502c)을 포함한 기판(500)의 전면에 형성된 게이트 절연막(503)과; 상기 화소부의 게이트 절연막(503) 상부에 형성된 스토리지 커패시터 전극(508) 및 상기 제 1, 제 2, 제 3 반도체층(502a, 502b, 502c)의 상측의 게이트 절연막(503)에 각각 형성되는 제 1, 제 2, 제 3 게이트 전극(507a, 507b, 507c)과; 상기 스토리지 커패시터 전극(508) 및 각 게이트 전극(507a, 507b, 507c)을 포함한 기판(500)의 전면에 형성된 제 1 층간 절연막(514)과; 상기 제 1 층간 절연막(514)의 상부에 상기 스토리지 커패시터 전극(508)을 오버랩하도록 형성되는 화소 전극(516)과; 상기 화소 전극(516)을 포함한 기판(500)의 전면에 형성되는 제 2 층간 절연막(517)과; 상기 제 2 층간 절연막(517)을 포함한 기판(500)의 전면에 형성되는 보호층(518)으로 구성되어 있다.
여기서, 상기 제 1 게이트 전극(507a)의 양측의 제 1 반도체층(502a)에는 고 농도의 n 형 불순물 이온이 도핑된 제 1 소스/드레인 영역(509a, 509c) 및 저 농도의 n 형 불순물 이온이 도핑된 LDD 영역(509d) 및 p 형 채널(509b)이 형성되어 있으며, 상기 제 2 게이트 전극(507b)의 양측의 제 2 반도체층(502b)에는 상기 고 농도의 n 형 불순물 이온이 도핑된 제 2 소스/드레인 영역(510a, 510c) 및 저 농도의 n 형 불순물 이온이 도핑된 LDD 영역(510d) 및 p 형 채널(510b)이 형성되어 있다. 그리고, 제 3 게이트 전극(507c)의 양측의 제 3 반도체층(502c)에는 고 농도의 p 형 불순물 이온이 도핑된 제 3 소스/드레인 영역(511a, 511c) 및 n 형 채널(511b)이 형성되어 있다.
상기 제 1 반도체층(502a)의 제 1 소스 영역(509a)은 제 1 소스 전극(520a)을 통하여 데이터 라인(D)과 연결되고, 제 1 드레인 영역(509c)은 제 1 드레인 전극(520b)을 통하여 화소 전극(516)과 연결된다.
그리고, 상기 제 2 반도체층(502b)의 제 2 드레인 영역(510c)은 제 2 드레인 전극(제 3 소스 전극)(520d)을 통하여 제 3 반도체층(502c)의 제 3 소스 영역(511a)과 연결되고, 제 2 소스 영역(510a)은 제 2 소스 전극(520c)을 통하여 전압 전원(도시되지 않음)과 연결되며, 제 3 반도체층(502c)의 제 3 드레인 영역(511c)은 제 3 드레인 전극(520e)을 통하여 접지단(도시되지 않음)과 연결된다.
이하, 도면을 첨부하여 상기와 같이 구성된 액정표시장치의 제조방법을 상세히 설명하면 다음과 같다.
도 5a 및 도 5p는 본 발명의 실시예에 따른 액정표시장치의 제조방법을 나타낸 공정 단면도이다.
먼저, 도 5a에 도시된 바와 같이, n 형 박막트랜지스터가 형성될 화소부 및 n 형 및 p 형 박막트랜지스터로 구성되는 상보형(CMOS) 박막트랜지스터가 형성될 구동 회로부로 정의된 기판(500)을 준비하고, 상기 기판(500)의 전면에 버퍼층(501)을 증착한다.
이 후, 도 5b에 도시된 바와 같이, 상기 버퍼층(501)을 포함한 기판(500)의 전면에 비정질 실리콘층(600)을 증착한다. 상기 비정질 실리콘층(600)의 두께는 일반적으로 약 550Å정도이다.
그리고, 도 5c에 도시된 바와 같이, 상기 비정질 실리콘층(600)을 결정화하는 공정을 통하여 상기 비정질 실리콘층(600)을 다결정 실리콘층(502)으로 결정화시킨다.
여기서, 상기 비정질 실리콘층(600)의 결정화 공정을 진행하기 전에, 탈수소화 공정을 진행하게 되는데, 상기 탈수소화 공정은, 상기 비정질 실리콘층(600) 내부에 결합되어 있는 수소를 비정질 실리콘층(600)의 결정화 공정에서 생성될 수 있는 보이드(void) 생성의 억제와 결정화된 다결정 실리콘층(502)의 전기적인 특성 향상을 목적으로 한다.
한편, 상기 비정질 실리콘층(600)을 다결정 실리콘층(502)으로 결정화하기 위한 방법으로는, 상기 비정질 실리콘층(600)이 형성된 기판(500)을 250℃ 정도로 가열하면서 엑시머 레이저를 가하여 결정화하는 레이저 열처리 방법과, 상기 비정질 실리콘층(600)상에 금속을 증착하여 다결정 실리콘층(502)을 형성하는 금속유도결정화(metal induced crystallization : MIC) 방법과, 비정질 실리콘층(600)을 고온에서 장시간 열처리하여 형성하는 고상 결정화(solid phase crystallization : SPC) 방법과, 기판(500) 상에 직접 다결정 실리콘층(502)을 증착하는 증착 방법 등이 있다.
여기서, 상기 버퍼층(501)은, 상기 비정질 실리콘층(600)을 다결정 실리콘층(502)으로 결정화하는 과정에서 발생하는 열에 의해 상기 기판(500)의 내부에 존재하는 알카리 이온(예를 들면, K, Na 등)에 의한 상기 다결정 실리콘층(502)의 특성저하를 방지하기 위함이다.
다음으로, 도 5d에 도시된 바와 같이, 상기 다결정 실리콘층(502)을 포토 및 식각 공정을 통하여 선택적으로 패터닝함으로써, 상기 기판(500)의 화소부에는 제 1 반도체층(502a)을 형성하고, 구동 회로부에는 제 2 반도체층(502b) 및 제 3 반도 체층(502c)을 형성한다(제 1 마스크).
이 후, 도 5e에 도시된 바와 같이, 상기 제 1, 제 2, 제 3 반도체층(502a, 502b, 502c)을 포함한 기판(500)의 전면에 게이트 절연막(503)을 증착한다.
상기 게이트 절연막(503)으로는 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 등을 사용한다.
다음으로, 도 5f에 도시된 바와 같이, 상기 게이트 절연막(503)을 포함한 기판(500)의 전면에 금속층(504) 및 포토 레지스트(505a)를 도포하고, 게이트 전극 및 스토리지 커패시터 전극이 형성될 영역이 정의된 마스크(506)를 이용하여 노광 공정을 실시한다.
그리고, 도 5g에 도시된 바와 같이, 상기 노광된 포토 레지스트(505a)를 현상하여 제 1 포토 레지스트 패턴(505)을 형성한다.
이어서, 상기 패터닝된 제 1 포토 레지스트 패턴(505)을 마스크로 이용하여 상기 금속층(504)을 선택적으로 제거하여, 상기 화소부의 게이트 절연막(503)상에는 스토리지 커패시터 전극(508)을 형성하고, 제 1, 제 2, 제 3 반도체층(502a, 502b, 502c)의 상측의 게이트 절연막(503)상에는 제 1, 제 2, 제 3 게이트 전극(507a, 507b, 507c)을 각각 형성한다.(제 2 마스크).
삭제
이어서, 도 5h에 도시된 바와 같이, 상기 패터닝된 제 1 포토 레지스트 패턴(505)의 소정 영역을 제거하기 위하여 애싱(ashing) 공정을 진행한다.
상기 애싱 공정은 상기 제 1 포토 레지스트 패턴(505)을 식각하는 공정으로서, 상기 제 1 포토 레지스트 패턴(505)의 노출된 상부 및 좌우 면이 동시에 애싱되어 폭과 두께가 줄어든다.
이때, 상기 제 1 포토 레지스트 패턴(505)의 좌우 면의 애싱 영역이 중요한데, 상기 애싱 영역은, 이 후 제 1, 제 2 반도체층(502a, 502b)에 형성하게 될 LDD 영역(도 5k의 509d, 510d)의 크기에 상응하도록 애싱한다.
즉, 상기 제 1, 제 2 반도체층(502a, 502b)의 각 채널 영역(도 5k의 509b, 510b)의 양쪽에 인접한 LDD 영역(도 5k의 509d, 510d)에 저 농도의 n 형 불순물 이온(n-)을 선택적으로 주입하기 위하여, 상기 제 1 포토 레지스트 패턴(505)의 좌우 면을 상기 LDD 영역(도 5k의 509d, 510d)의 크기에 맞도록 애싱한다.
물론, 이 때, 제 3 반도체층(502c) 및 스토리지 커패시터 전극(508)상에 위치한 상기 패터닝된 제 1 포토 레지스트 패턴(505)도 함께 애싱된다.
이 후, 도 5i에 도시된 바와 같이, 상기 제 1, 제 2, 제 3 게이트 전극(507a, 507b, 507c)을 마스크로 하여 기판(500)의 전면에 고 농도의 n 형 불순물 이온(n+)을 주입하여, 제 1, 제 2, 제 3 반도체층(502a, 502b, 502c)에 각각 제 1 소스/드레인 영역(509a, 509c), 제 2 소스/드레인 영역(510a, 510c), 제 3 소스/드레인 영역(511a, 511c)을 형성한다.
다음으로, 도 5j에 도시된 바와 같이, 상기 애싱된 제 1 포토 레지스트 패턴(505)을 마스크로 하여, 노출되는 제 1, 제 2, 제 3 게이트 전극(507a, 507b, 507c)의 영역을 식각한다.
이 때, 노출되는 스토리지 커패시터 전극(508)도 동시에 식각된다.
상기 식각 공정은 건식 식각 및 습식 식각중 어느 하나를 사용할 수 있다.
이어서, 도 5k에 도시된 바와 같이, 상기 식각된 제 1, 제 2, 제 3 게이트 전극(507a, 507b, 507c)을 마스크로 하여, 노출되는 제 1, 제 2, 제 3 반도체층(502a, 502b, 502c)에 저 농도의 n 형 불순물 이온(n-)을 주입하여 LDD 영역(509d, 510d, 511d)을 형성한다.
여기서, 각 반도체층(502a, 502b, 502c)의 각 소스 영역(509a, 510a, 511a) 및 드레인 영역(509c, 510c, 511c)은 고 농도의 n 형 불순물 이온(n+)으로 도핑되어 있으므로, 상기 저 농도의 n 형 불순물 이온(n-)이 주입되더라도, 이전의 고 농도의 n 형 불순물 이온(n+)의 도핑 상태를 그대로 유지한다.
다음으로, 도 5l에 도시된 바와 같이, 상기 애싱된 제 1 포토 레지스트 패턴(505)를 제거한 후, 기판(500)의 전면에 포토 레지스트를 형성하고, 노광 및 현상 공정을 통하여 상기 제 3 반도체층(502c) 및 제 3 게이트 전극(507c)을 제외한 기판(500)의 모든 영역을 가리도록 선택적으로 패터닝하여 제 2 포토 레지스트 패턴(513)을 형성한다.
이 후, 상기 패터닝된 제 2 포토 레지스트 패턴(513)을 마스크로 하여 상기 기판(500)의 전면에 고 농도의 p 형 불순물 이온(p+)을 주입하여, 노출된 제 3 반도체층(502c)의 제 3 소스/드레인 영역(511a, 511c) 및 LDD 영역(511d)을 고 농도의 p 형 불순물로 도핑한다.
여기서, 제 3 반도체층(502c)의 제 3 소스/드레인 영역(511a, 511c) 및 LDD 영역(511d)은 각각 고 농도와 저 농도의 n 형 불순물 이온으로 도핑되어 있었지만, 상기 고 농도의 n 형 불순물 이온(n+)보다 더 높은 농도를 가지는 고 농도의 p 형 불순물 이온(p+)의 주입에 의해서 카운터 도핑됨으로써, 모두 고 농도의 p 형 불순 물 이온으로 도핑된다.
따라서, 상기 제 3 반도체층(502c)의 제 3 소스/드레인 영역(511a, 511c)은 고 농도의 p 형 불순물 이온(p+)으로 도핑된다. 다시말하면, 상기 제 3 반도체층(502c)에는 LDD 영역(511d)이 제거된다.
즉, 상기 제 3 반도체층(502c)의 LDD 영역(511d)도 고 농도의 p 형 불순물 이온에 의해 카운터 도핑 되므로 상기 제 3 소스/드레인 영역(511a, 511c)에 포함되어 형성된다.
삭제
다음으로, 상기 제 2 포토 레지스트 패턴(513)을 제거하고, 도 5m에 도시된 바와 같이, 상기 제 1, 제 2, 제 3 게이트 전극(507a, 507b, 507c) 및 스토리지 커패시터 전극(508)을 포함한 기판(500)의 전면에 제 1 층간 절연막(514) 및 도전층(515)을 차례로 형성한다.
그리고, 도 5n에 도시된 바와 같이, 상기 도전층(515)을 포토 및 식각 공정을 통하여 선택적으로 패터닝함으로써, 상기 스토리지 커패시터 전극(508)을 오버랩하도록 화소 전극(516)을 형성하고(제 4 마스크), 상기 화소 전극(516)을 포함한 기판(500)의 전면에 제 2 층간 절연막(517) 및 보호층(518)을 차례로 형성한다.
여기서, 상기 화소 전극(516)은 상기 스토리지 커패시터 전극(508)을 완전히 감싸는 형태로 형성된다.
그러면, 상기 화소 전극(516)과, 상기 화소 전극(516)과 오버랩되는 스토리지 커패시터 전극(508)의 사이에 형성된 제 1 층간 절연막(514)이 스토리지 커패시터로 형성된다.
여기서, 상기 제 1, 제 2 층간 절연막(514, 517)은 일반적으로 실리콘 산화 막(SiO2)을 사용하며, 상기 도전층(515)은 투명 물질인 투명 도전막(ITO(Indium Tin Oxide))을 주로 사용한다.
따라서, 상기 도전층(515)을 패터닝하여 형성되는 화소 전극(516)도 투명 도전막으로 이루어지게 된다.
이때, 상기 제 1 층간 절연막(514), 즉, 상기 화소 전극(516)과 스토리지 커패시터 전극(508) 사이에 있는 제 1 층간 절연막(514)은 약 100 내지 2000[Å]의 두께로 형성될 수 있다,
다음으로, 도 5o에 도시된 바와 같이, 게이트 절연막(503), 제 1 층간 절연막(514), 제 2 층간 절연막(517) 및 보호층(518)을 포토 및 식각 공정을 통하여 선택적으로 패터닝하여, 제 1, 제 2, 제 3 반도체층(502a, 502b, 502c)의 제 1, 제 2, 제 3 소스 영역(509a, 510a, 511a), 제 1, 제 2, 제 3 드레인 영역(509c, 510c, 511c) 및 화소 전극(516)을 노출시키는 콘택 홀을 형성한다(제 5 마스크).
이 후, 도 5p에 도시된 바와 같이, 상기 콘택 홀이 형성된 기판(500)의 전면에 금속층(도시되지 않음)을 증착하고 포토 및 식각 공정을 통하여 선택적으로 패터닝하여, 제 1 소스/드레인 전극(520a, 520b), 제 2 소스/드레인 전극(520c, 520d) 및 제 3 소스/드레인 전극(520d, 520e)을 동시에 형성한다(제 6 마스크).
여기서, 화소부의 상기 제 1 소스 전극(520a)은 데이터 라인(도 3a의 D)에서 돌출된 것으로, 상기 콘택 홀을 통하여 제 1 소스 영역(509a)과 연결되고, 제 1 드레인 전극(520b)은 상기 콘택 홀을 통하여 제 1 드레인 영역(509c) 및 화소 전극(516)과 연결된다.
그리고, 구동 회로부의 제 2 소스 전극(520c)은 상기 콘택 홀을 통하여 제 2 소스 영역(510a)과 연결되고, 제 2 드레인 전극(제 3 소스 전극)(520d)은 상기 콘택 홀을 통하여 제 2 드레인 영역(510c) 및 제 3 소스 영역(511a)과 연결된다.
이렇게 함으로써, 상기 화소부에는 제 1 반도체층(502a), 제 1 게이트 전극(507a)으로 이루어진 n 형 박막트랜지스터가 형성되고, 상기 구동 회로부에는 제 2 반도체층(502b), 제 2 게이트 전극(507b)으로 이루어진 n 형 박막트랜지스터 및 제 3 반도체층(502c), 제 3 게이트 전극(507c)으로 이루어진 p 형 박막트랜지스터가 형성된다.
여기서, 상기 화소부에는 스토리지 커패시터 전극(508) 및 화소 전극(516) 사이에서 형성되는 스토리지 커패시터(제 1 층간 절연막(514))가 더 형성된다.
그리고, 상기 구동 회로부에는 상기 n 형 및 p 형 박막트랜지스터가 함께 형성되어 상보형 박막트랜지스터를 이루게 된다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 액정표시장치 및 이의 제조방법에는 다음과 같은 효과가 있다.
첫째, 화소부의 박막트랜지스터 뿐만 아니라, 구동 회로부의 상보형 박막트랜지스터를 이루는 n 형 및 p 형 박막트랜지스터중 어느 하나에 LDD 영역을 형성할 수 있으므로, 리크(leak) 전류를 줄일 수 있다.
둘째, 종래의 액정표시장치를 제조하기 위하여 총 9 매의 마스크가 필요하였지만, 본 발명에서는 6 매의 마스크로서 액정표시장치의 제조가 가능하므로, 이에 따른 마스크의 추가 비용 및 공정 오류를 줄일 수 있다.
셋째, 게이트 전극을 패터닝 하는 공정에서 스토리지 커패시터 전극을 동시에 형성하므로, 즉, 상기 스토리지 커패시터 전극이 금속 재질로 형성되므로, 커패시터의 용량을 증가시킬 수 있다.

Claims (16)

  1. 화소부와 구동 회로부로 정의된 기판과;
    상기 기판의 화소부와 구동 회로부에 각각 형성되는 제 1, 제 2 반도체층과;
    상기 제 1, 제 2 반도체층을 포함한 기판의 전면에 형성되는 게이트 절연막과;
    상기 제 1, 제 2 반도체층과 대응된 게이트 절연막상에 각각 형성되는 제 1, 제 2 게이트 전극 및 상기 화소부의 게이트 절연막상에 형성되는 스토리지 커패시터 전극과;
    상기 제 1 게이트 전극 양측의 제 1 반도체층에 형성되는 제 1 도전형의 LDD 구조를 갖는 제 1 소스/드레인 영역과;
    상기 제 2 게이트 전극의 양측의 제 2 반도체층에 형성되는 제 2 도전형의 LDD 구조를 갖는 제 2 소스/드레인 영역과;
    상기 제 1, 제 2 게이트 전극 및 스토리지 커패시터 전극을 포함한 기판의 전면에 형성되는 제 1 층간 절연막과;
    상기 스토리지 커패시터 전극과 대응되면서 오버랩되어 상기 제 1 층간 절연막상에 형성되는 화소 전극과;
    상기 화소 전극을 포함한 기판의 전면에 형성되는 제 2 층간 절연막과;
    상기 화소 전극, 제 1 소스/드레인 영역, 및 제 2 소스/드레인 영역을 노출시키는 다수개의 콘택홀들과;
    상기 제 1, 제 2 층간 절연막을 관통하여 상기 화소 전극 및 소스/드레인 영역과 연결되는 상기 콘택홀을 통해 상기 제 1 소스/드레인 영역에 연결되는 제 1 및 제 2 소스/드레인 전극과; 그리고,
    상기 스토리지 커패시터 전극, 상기 화소 전극, 및 상기 스토리지 커패시터 전극과 상기 화소 전극간에 형성된 제 1 층간 절연막으로 이루어진 스토리지 커패시터를 포함하여 구성되는 것을 특징으로 하는 액정표시장치.
  2. 화소부와 구동 회로부로 정의된 기판에 각각 제 1, 제 2 반도체층을 형성하는 단계와;
    상기 제 1, 제 2 반도체층을 포함한 기판의 전면에 게이트 절연막 및 금속막을 차례로 형성하는 단계와;
    상기 금속막상에 포토 레지스트 패턴을 형성하는 단계와;
    상기 포토 레지스트 패턴을 마스크로 이용하여 상기 금속막을 선택적으로 제거하여 상기 제 1, 제 2 반도체층의 상측의 게이트 절연막상에 각각 제 1, 제 2 게이트 전극을 형성하고 상기 화소부에 스토리지 커패시터 전극을 형성하는 단계와;
    상기 포토 레지스트 패턴을 애싱하여 폭과 두께를 줄이는 단계와;
    상기 제 1, 제 2 게이트 전극을 마스크로 하여 기판의 전면에 제 1 도전형 불순물을 고농도로 이온 주입하여 상기 제 1, 제 2 게이트 전극 양측의 제 1, 제 2 반도체층에 제 1 소스/드레인 영역을 형성하는 단계와;
    상기 애싱된 포토 레지스트 패턴을 마스크로 하여 상기 제 1, 제 2 게이트 전극 및 스토리지 커패시터 전극을 선택적으로 제거하는 단계와;
    상기 제 1, 제 2 게이트 전극을 마스크로 하여 기판의 전면에 저 농도의 불순물 이온을 주입하여 상기 제 1, 제 2 반도체층에 LDD 영역을 형성하는 단계와;
    상기 제 2 게이트 전극의 양측의 상기 제 2 반도체층에 제 2 도전형의 불순물을 고농도로 이온주입하여 제 2 소스/드레인 영역을 형성하는 단계와;
    상기 기판의 전면에 제 1 층간 절연막을 형성하는 단계와;
    상기 스토리지 커패시터 전극을 오버랩하도록 상기 제 1 층간 절연막상에 화소 전극을 형성함과 아울러, 상기 스토리지 커패시터 전극, 상기 화소 전극, 및 상기 스토리지 커패시터 전극과 상기 화소 전극간에 형성된 제 1 층간 절연막으로 이루어진 스토리지 커패시터를 형성하는 단계와;
    상기 화소 전극을 포함한 기판의 전면에 제 2 층간 절연막을 형성하는 단계와;
    상기 화소 전극 및 소스 및 드레인 영역의 표면의 일부가 노출되도록 상기 제 1, 제 2 층간 절연막을 선택적으로 제거하여 콘택 홀을 형성하는 단계와; 그리고,
    상기 콘택 홀을 통해 상기 소스 및 드레인 영역과 화소 전극에 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 액정표시장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 제 1, 제 2 반도체층은 다결정 실리콘으로 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  4. 제 2 항에 있어서,
    상기 화소 전극은 투명 도전막을 사용하는 것을 특징으로 하는 액정표시장치의 제조방법.
  5. 제 2 항에 있어서,
    상기 제 1 층간 절연막은 100 내지 1000[Å]의 두께로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  6. 화소부와 구동 회로부로 정의된 기판과;
    상기 화소부에 형성되는 제 1 반도체층과 상기 구동 회로부에 일정한 간격을 갖고 형성되는 제 2, 제 3 반도체층과;
    상기 제 1, 제 2 및 제 3 반도체층을 포함한 기판의 전면에 형성되는 게이트 절연막과;
    상기 제 1, 제 2 및 제 3 반도체층에 대응된 상기 게이트 절연막상에 형성되는 제 1, 제 2, 제 3 게이트 전극 및 상기 제 1 게이트 전극과 일정한 간격을 갖고 상기 화소부의 게이트 절연막상에 형성되는 스토리지 커패시터 전극과;
    상기 제 1, 제 2 게이트 전극 양측의 제 1, 제 2 반도체층에 각각 형성되는 제 1 도전형의 LDD 구조를 갖는 제 1, 제 2 소스/드레인 영역과
    상기 제 3 게이트 전극 양측의 제 3 반도체층에 형성되는 제 2 도전형의 제 3 소스/드레인 영역과;
    상기 제 1, 제 2, 제 3 게이트 전극 및 스토리지 커패시터 전극을 포함한 기판의 전면에 형성되는 제 1 층간 절연막과;
    상기 스토리지 커패시터 전극을 오버랩하도록, 화소부의 상기 제 1 층간 절연막상에 형성되는 화소 전극과;
    상기 화소 전극을 포함한 기판의 전면에 형성되는 제 2 층간 절연막과;
    상기 화소 전극, 제 1 소스/드레인 영역, 및 제 2 소스/드레인 영역을 노출시키는 다수개의 콘택홀과;
    상기 콘택홀을 통해 상기 제 1, 제 2, 제 3 소스/드레인 영역에 연결되는 제 1, 제 2, 제 3 소스/드레인 전극과; 그리고,
    상기 스토리지 커패시터 전극, 상기 화소 전극, 및 상기 스토리지 커패시터 전극과 상기 화소 전극간에 형성된 제 1 층간 절연막으로 이루어진 스토리지 커패시터를 포함하여 구성되는 것을 특징으로 하는 액정표시장치.
  7. 화소부와 구동 회로부로 정의된 기판의 화소부에 제 1 반도체층 및 구동 회로부에 일정한 간격을 갖는 제 2, 제 3 반도체층을 형성하는 단계와;
    상기 제 1, 제 2 및 제 3 반도체층을 포함한 기판의 전면에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막상에 금속막을 형성하고, 상기 금속막상에 제 1 포토 레지스트 패턴을 형성하는 단계와;
    상기 포토 레지스트 패턴을 마스크로 하여 상기 금속막을 선택적으로 제거하여 상기 각 반도체층의 상부에 제 1, 제 2, 제 3 게이트 전극 및 상기 제 1 게이트 전극과 일정한 간격을 갖도록 상기 화소부에 스토리지 커패시터 전극을 형성하는 단계와;
    상기 포토 레지스트 패턴을 애싱하여 폭과 두께를 줄이는 단계와;
    상기 제 1, 제 2, 제 3 게이트 전극을 마스크로 하여 상기 기판의 전면에 제 1 도전형 불순물을 고농도로 이온주입함으로써, 상기 제 1, 제 2, 제 3 게이트 전극의 양측의 제 1, 제 2, 제 3 반도체층에 제 1 도전형의 제 1, 제 2, 제 3 소스/드레인 영역을 형성하는 단게와;
    상기 애싱된 포토 레지스트 패턴을 마스크로 하여 상기 제 1, 제 2, 제 3 게이트 전극 및 스토리지 커패시터 전극을 선택적으로 제거하는 단계와;
    상기 제 1, 제 2, 제 3 게이트 전극을 마스크로 하여 상기 제 1, 제 2, 제 3 반도체층에 LDD 영역을 형성하는 단계와;
    상기 제 3 반도체층에 제 2 도전형 불순물을 고농도로 이온주입하여 제 2 도전형의 제 3 소스/드레인 영역을 형성하는 단계와;
    상기 기판의 전면에 제 1 층간 절연막을 형성하는 단계와;
    상기 스토리지 커패시터 전극을 오버랩하도록 상기 제 1 층간 절연막상에 화소 전극을 형성함과 아울러, 상기 스토리지 커패시터 전극, 상기 화소 전극, 및 상기 스토리지 커패시터 전극과 상기 화소 전극간에 형성된 제 1 층간 절연막으로 이루어진 스토리지 커패시터를 형성하는 단계와;
    상기 화소 전극을 포함한 기판의 전면에 제 2 층간 절연막 및 보호막을 형성하는 단계와;
    상기 화소 전극 및 상기 제 1, 제 2, 제 3 소스/드레인 영역을 노출시키는 다수개의 콘택 홀을 형성하는 단계; 그리고,
    상기 콘택홀을 통해 상기 제 1, 제 2, 제 3 소스/드레인 영역 및 상기 화소 전극과 전기적으로 연결되는 제 1, 제 2, 제 3 소스 및 드레인 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 액정표시장치의 제조방법.
  8. 삭제
  9. 삭제
  10. 제 1 항에 있어서,
    상기 제 1 소스/드레인 영역과 제 2 소스/드레인 영역은 동일한 불순물 이온이 주입된 것을 특징으로 하는 액정표시장치.
  11. 제 1 항에 있어서,
    상기 제 1 소스/드레인 영역과 제 2 소스/드레인 영역은 서로 다른 불순물 이온이 주입된 것을 특징으로 하는 액정표시장치.
  12. 제 1 항에 있어서,
    상기 드레인 전극은 상기 제 1 드레인 영역과 상기 화소 전극을 연결함을 특징으로 하는 액정표시장치.
  13. 제 1 항에 있어서,
    상기 제 1 및 제 2 반도체층은 다결정 실리콘으로 형성되는 것을 특징으로 하는 액정표시장치.
  14. 제 2 항에 있어서,
    상기 드레인 전극은 상기 제 1 드레인 영역과 상기 화소 전극을 연결하도록, 상기 화소부에 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  15. 제 7 항에 있어서,
    상기 제 2 드레인 전극과 제 3 소스 전극은 일체로 형성되어, 상기 제 1 도전형의 제 2 드레인 영역과 제 2 도전형의 제 3 소스 영역을 전기적으로 연결하는 것을 특징으로 하는 액정표시장치의 제조방법.
  16. 제 7 항에 있어서,
    상기 제 2 도전형 제 3 소스/드레인 영역을 형성하는 단계는, 상기 제 1 도전형 불순물 이온이 주입된 제 3 게이트 전극 양측의 제 3 반도체층을 제 2 도전형 불순물을 카운트 도핑하여 형성함을 특징으로 하는 액정표시장치의 제조방법.
KR1020030037639A 2003-06-11 2003-06-11 액정표시장치 및 이의 제조방법 KR100685926B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030037639A KR100685926B1 (ko) 2003-06-11 2003-06-11 액정표시장치 및 이의 제조방법
US10/844,346 US7173675B2 (en) 2003-06-11 2004-05-13 LCD display with contact hole and insulation layer above pixel electrode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030037639A KR100685926B1 (ko) 2003-06-11 2003-06-11 액정표시장치 및 이의 제조방법

Publications (2)

Publication Number Publication Date
KR20040106794A KR20040106794A (ko) 2004-12-18
KR100685926B1 true KR100685926B1 (ko) 2007-02-23

Family

ID=33509671

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030037639A KR100685926B1 (ko) 2003-06-11 2003-06-11 액정표시장치 및 이의 제조방법

Country Status (2)

Country Link
US (1) US7173675B2 (ko)
KR (1) KR100685926B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101013625B1 (ko) * 2003-12-23 2011-02-10 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
US7410842B2 (en) * 2005-04-19 2008-08-12 Lg. Display Co., Ltd Method for fabricating thin film transistor of liquid crystal display device
JP2007256914A (ja) * 2006-02-21 2007-10-04 Seiko Epson Corp アクティブマトリクス基板、電気光学装置、電子機器
KR100796608B1 (ko) * 2006-08-11 2008-01-22 삼성에스디아이 주식회사 박막 트랜지스터 어레이 기판의 제조방법
KR100796609B1 (ko) 2006-08-17 2008-01-22 삼성에스디아이 주식회사 Ｃｍｏｓ 박막 트랜지스터의 제조방법
KR100807554B1 (ko) * 2006-08-28 2008-02-28 삼성에스디아이 주식회사 평판 표시 장치 및 그의 제조방법
TWI325639B (en) * 2007-03-15 2010-06-01 Au Optronics Corp Semiconductor structure and fabricating method thereof for liquid crystal display device
KR101093268B1 (ko) 2009-12-18 2011-12-14 삼성모바일디스플레이주식회사 표시 장치의 제조 방법
US8766361B2 (en) * 2010-12-16 2014-07-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
CN107195689B (zh) * 2017-07-21 2021-01-22 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、oled显示面板
CN108663863B (zh) * 2018-06-25 2021-01-26 Tcl华星光电技术有限公司 阵列基板
CN113299716B (zh) * 2021-05-21 2023-03-17 武汉华星光电半导体显示技术有限公司 一种显示面板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09298304A (ja) * 1996-05-08 1997-11-18 Semiconductor Energy Lab Co Ltd 液晶表示装置の製造方法および半導体装置の製造方法
JP2001332733A (ja) * 2000-05-19 2001-11-30 Toshiba Corp 薄膜トランジスタ、アレイ基板および液晶表示装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4411058A (en) * 1981-08-31 1983-10-25 Hughes Aircraft Company Process for fabricating CMOS devices with self-aligned channel stops
JP3592535B2 (ja) * 1998-07-16 2004-11-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW494580B (en) * 2001-04-30 2002-07-11 Hannstar Display Corp Manufacturing method of thin film transistor and its driving devices
JP4216092B2 (ja) * 2002-03-08 2009-01-28 株式会社半導体エネルギー研究所 液晶表示装置
JP2004151546A (ja) * 2002-10-31 2004-05-27 Sharp Corp アクティブマトリクス基板および表示装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09298304A (ja) * 1996-05-08 1997-11-18 Semiconductor Energy Lab Co Ltd 液晶表示装置の製造方法および半導体装置の製造方法
JP2001332733A (ja) * 2000-05-19 2001-11-30 Toshiba Corp 薄膜トランジスタ、アレイ基板および液晶表示装置の製造方法

Also Published As

Publication number Publication date
US20040252250A1 (en) 2004-12-16
KR20040106794A (ko) 2004-12-18
US7173675B2 (en) 2007-02-06

Similar Documents

Publication Publication Date Title
US7488979B2 (en) Liquid crystal display device including driving circuit and method of fabricating the same
US7300831B2 (en) Liquid crystal display device having driving circuit and method of fabricating the same
JP4850057B2 (ja) 液晶表示装置及びその製造方法
US7361535B2 (en) Liquid crystal display device having polycrystalline TFT and fabricating method thereof
KR100355713B1 (ko) 탑 게이트 방식 티에프티 엘시디 및 제조방법
US20110210347A1 (en) Semiconductor device and method of manufacturing the same
JPH11112002A (ja) 半導体装置およびその製造方法
KR100685926B1 (ko) 액정표시장치 및 이의 제조방법
US7098971B2 (en) Polycrystalline liquid crystal display device and method of fabricating the same having simultaneously formed gate, source and drain electrodes
KR100566612B1 (ko) 다결정 실리콘 박막 트랜지스터 및 그 제조 방법
US7643101B2 (en) Polycrystalline liquid crystal display device and fabrication method thereof
KR20060118063A (ko) 액정표시장치용 어레이 기판 및 그 제조 방법
JP5221082B2 (ja) Ｔｆｔ基板
JP4991277B2 (ja) 液晶表示装置の製造方法
KR100908850B1 (ko) 구동회로 일체형 액정표시장치용 구동소자 및 스위칭소자의 제조방법
KR100482162B1 (ko) 구동회로부 일체형 액정표시장치용 박막트랜지스터의제조방법
KR101226975B1 (ko) 구동회로 일체형 액정표시장치용 어레이 기판 및 그제조방법
JP2008166597A (ja) 半導体装置の製造方法及び液晶表示装置の製造方法
KR100891989B1 (ko) 구동회로 일체형 액정표시장치용 박막 트랜지스터 제조방법
KR100891988B1 (ko) 구동회로 일체형 액정표시장치용 박막 트랜지스터 및 그제조방법
JP2009210681A (ja) 表示装置及びその製造方法
KR20060104220A (ko) 액정표시장치용 어레이 기판 및 그 제조 방법
JP2004064056A (ja) 半導体集積回路の作製方法
KR20040106795A (ko) 액정표시장치의 제조방법
KR100556348B1 (ko) 액정표시장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121228

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150127

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160128

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170116

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190114

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20200116

Year of fee payment: 14