JP4991277B2 - 液晶表示装置の製造方法 - Google Patents
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Description
本発明は液晶表示装置の製造方法に関し、より詳しくは、マスク数を減少させて製造工程を単純化して収率(生産効率)を向上し得る液晶表示装置の製造方法に関する。
最近の情報化社会でディスプレイは視覚情報の伝達媒体として重要性がより強調されており、今後主要な位置を占めるためには低消費電力化、薄型化、軽量化、高画質化などの要件を充足させなければならない。現在、フラットパネルディスプレイ(Flat Panel Display；ＦＰＤ)の主力製品である液晶表示装置(Liquid Crystal Display；ＬＣＤ)はディスプレイのこのような各条件を満たし得る性能だけではなく、量産性まで備えたために、これを利用した各種新製品の創出が急速に行われていて従来のブラウン管(Cathode Ray Tube；ＣＲＴ)を漸進的に代替し得る核心部品産業として定着した。
一般に、液晶表示装置はマトリクス状に配列された各液晶セルに画像情報によるデータ信号を個別的に供給し、前記各液晶セルの光透過率を調節することによって所望の画像を表示し得るようにした表示装置である。
前記液晶表示装置に主に使用される駆動方式の能動マトリクス(Active Matrix；ＡＭ)方式は非晶質シリコン薄膜トランジスタ(Amorphous Silicon Thin Film Transistor；a-Si ＴＦＴ)をスイッチング素子として使用して画素部の液晶を駆動する方式である。
前記非晶質シリコン薄膜トランジスタ技術は１９７９年英国のＬｅＣｏｍｂｅｒなどによって概念が確立されて１９８６年に３以上(液晶携帯用テレビとして実用化されて最近は５０)の大面積薄膜トランジスタ液晶表示装置が開発された。特に、前記非晶質シリコン薄膜トランジスタは低温工程が可能で低価の絶縁基板を使用し得るため、活発に利用されている。
前記非晶質シリコン薄膜トランジスタ技術は１９７９年英国のＬｅＣｏｍｂｅｒなどによって概念が確立されて１９８６年に３以上(液晶携帯用テレビとして実用化されて最近は５０)の大面積薄膜トランジスタ液晶表示装置が開発された。特に、前記非晶質シリコン薄膜トランジスタは低温工程が可能で低価の絶縁基板を使用し得るため、活発に利用されている。
しかし、前記非晶質シリコン薄膜トランジスタの電気的移動度(〜１ｃｍ２／Ｖｓｅｃ)では１ＭＨｚ以上の高速動作を要求する周辺回路に利用するには限界がある。従って、電界効果移動度(field effect mobility)が前記非晶質シリコン薄膜トランジスタに比べて大きい多結晶シリコン(Polycrystalline Silicon；poly-Si)薄膜トランジスタを利用してガラス基板上に画素部と駆動回路部とを同時に集積する研究が活発に行われている。
多結晶シリコン薄膜トランジスタ技術は１９８２年に液晶カラーテレビが開発された後、カムコーダなどの小型モジュールに適用されており、低い感光度と高い電界効果移動度を有していて駆動回路を基板に直接製作し得るという利点がある。
移動度の増加は駆動画素数を決定する駆動回路部の動作周波数を向上し得ることで、表示装置の高精細化が容易になる。また、画素部の信号電圧の充電時間の減少により伝達信号の歪みが減って画質向上を期待することができる。
また、多結晶シリコン薄膜トランジスタは高い駆動電圧(〜２５Ｖ)を有する非晶質シリコン薄膜トランジスタに比べて１０Ｖ未満で駆動が可能であるため、電力消費を減少し得るという利点がある。
以下、図７を参照して液晶表示装置の構造について詳細に説明する。図７は一般的な液晶表示装置の構造を概略的に示す平面図であり、アレイ基板に駆動回路部を集積させた駆動回路一体型液晶表示装置を示している（例えば、特許文献１参照）。
図７に示すように、液晶表示装置は大きくカラーフィルタ基板５とアレイ基板１０及び前記カラーフィルタ基板５とアレイ基板１０の間に形成された液晶層(図示せず)からなる。
前記アレイ基板１０は各単位画素がマトリクス状に配列された画像表示領域である画素部３５と、該画素部３５の外郭に位置するデータ駆動回路部３１と、ゲート駆動回路部３２から構成された駆動回路部３０と、からなる。ここで、図示していないが、前記アレイ基板１０の画素部３５は前記基板１０上に縦横に配列されて複数の画素領域を定義する複数のゲートラインとデータラインと、これらゲートラインとデータラインとの交差領域に形成されたスイッチング素子である薄膜トランジスタ及び前記画素領域に形成された画素電極と、から構成される。
前記薄膜トランジスタは画素電極に信号電圧を印加して遮断するスイッチング素子で電界によって電流の流れを調節する一種の電界効果トランジスタ(Field Effect Transistor；ＦＥＴ)である。
前記アレイ基板１０の駆動回路部３０は前記カラーフィルタ基板５より突出したアレイ基板１０の画素部３５の外郭に位置するが、前記突出したアレイ基板１０の長辺側にデータ駆動回路部３１が位置し、前記突出したアレイ基板１０の短辺側にゲート駆動回路部３２が位置する。
ここで、前記データ駆動回路部３１とゲート駆動回路部３２は入力される信号を適切に出力させるためにインバータであるＣＭＯＳ(Complementary Metal Oxide Semiconductor)構造の薄膜トランジスタを使用する。
なお、前記ＣＭＯＳは高速信号処理が要求される駆動回路部薄膜トランジスタに使用されるＭＯＳ構造からなる集積回路の一種であり、ｎチャネル薄膜トランジスタとｐチャネル薄膜トランジスタを全て必要とし、速度と密度の特性はＮＭＯＳとＰＭＯＳの中間形態を示す。
前記ゲート駆動回路部３２とデータ駆動回路部３１はそれぞれゲートラインとデータラインを介して画素電極に走査信号及びデータ信号を供給するための装置であり、外部信号入力端(図示せず)と連結されていて該外部信号入力端から入った外部信号を調節して前記画素電極に出力する役割を果たす。
また、前記カラーフィルタ基板５の画素部３５にはカラーを実現するカラーフィルタ(図示せず)と前記アレイ基板１０に形成された画素電極の対向電極の共通電極(図示せず)が形成されている。
このように構成された前記カラーフィルタ基板５とアレイ基板１０はスペーサ(図示せず)により一定に離隔するようにセルギャップが備えられ、前記画素部３５の外郭に形成されたシールパターン(図示せず)により貼り合されて単位液晶表示パネルをなす。ここで、前記２基板５、１０の貼り合わせはカラーフィルタ基板５又はアレイ基板１０に形成された貼り合わせキーにより行われる。
前述したように構成される駆動回路一体型液晶表示装置は多結晶シリコン薄膜トランジスタを利用するため、素子特性が卓越しており、画像品質が優秀で、高精細化が可能で電力の消費が少ないという利点を有する。
韓国公開特許第１０−２００４−１０６７９４号公報
しかし、前記駆動回路一体型液晶表示装置は同一基板上にｎチャネル薄膜トランジスタとｐチャネル薄膜トランジスタを共に形成しなければならないために、単一タイプのチャネルのみを形成する非晶質シリコン薄膜トランジスタ液晶表示装置に比べて製造工程がより複雑であるという欠点がある。
このように前記薄膜トランジスタを含むアレイ基板の製造には複数回のフォトリソグラフィ工程を必要とする。
該フォトリソグラフィ工程はマスクに描かれたパターンを薄膜が蒸着された基板上に転写させて所望のパターンを形成する一連の工程であり、感光液の塗布、露光、現像工程などの複数の工程からなる。その結果、複数のフォトリソグラフィ工程は収率を低下させ、形成された薄膜トランジスタに欠陥が発生する確率を向上させるなど多くの問題点があった。
特に、パターンを形成するために設計されたマスクは非常に高価で、工程に適用されるマスク数が増加すると、液晶表示装置の製造コストがこれに比例して上昇するという問題点があった。
前記問題を解決するために、本発明はマスク数を減少させて製造工程を単純化して収率(生産効率)を向上させ得る液晶表示装置の製造方法を提供することを目的とする。
前記目的を達成するため、本発明による液晶表示装置の製造方法は、画素部ＴＦＴ領域及び回路部がそれぞれ定義され、前記回路部はｎチャネルＴＦＴ領域とｐチャネルＴＦＴ領域とに区分されている基板を準備し、前記基板上に同一レベルで形成され、前記画素部ＴＦＴ領域、前記ｎチャネルＴＦＴ領域及びｐチャネルＴＦＴ領域を覆うそれぞれの第１、第２、及び第３活性層を形成し、前記第１、第２、及び第３活性層が形成された基板にゲート絶縁膜を形成し、前記第３活性層上部のゲート絶縁膜上に回路部第１ゲート電極を形成し、該回路部第１ゲート電極両側の第３活性層に回路部第１ソース領域及び回路部第１ドレイン領域を同時に形成し、前記第１、第２活性層上にそれぞれ画素部ゲート電極及び回路部第２ゲート電極を形成し、前記画素部ＴＦＴ領域の画素部ゲート電極の両側の第１活性層に画素部ソース領域及び画素部ドレイン領域を形成し、これと同時に前記回路部の第２ゲート電極両側の第２活性層に回路部第２ソース領域及び回路部第２ドレイン領域を形成し、該基板上に前記画素部ソース領域及び画素部ドレイン領域、前記回路部第２ソース領域及び回路部第２ドレイン領域、及び前記回路部第１ソース領域及び回路部第１ドレイン領域をそれぞれ露出させる第１、第２、第３、第４、第５、及び第６コンタクトホールを有する保護膜を形成し、前記保護膜上と前記第１、第２、第３、第４、第５、及び第６コンタクトホールの内部壁面及び下面にバリア金属膜を形成し、前記保護膜上と前記第１、第２、第３、第４、第５、及び第６コンタクトホールの内部に感光膜を形成し、前記感光膜をアッシングして前記保護膜上部のバリア金属膜を露出させ、前記露出したバリア金属膜をパターニングして前記第１、第２、第３、第４、第５、及び第６コンタクトホールの内部壁面及び下面にバリア金属パターンを形成し、前記保護膜上と前記第１、第２、第３、第４、第５、及び第６コンタクトホールのバリア金属パターンの上部に透明導電膜を形成した後、前記保護膜上の透明導電膜の上及び当該透明導電膜が形成された前記第１、第２、第３、第４、第５、及び第６コンタクトホールの内部に金属膜を形成し、前記金属膜の上部に絶縁膜を形成し、前記絶値膜が形成された基板上に感光膜を積層してスリットマスクにより感光膜パターンを形成し、前記感光膜パターンにより前記透明導電膜、金属膜及び絶縁膜をエッチングした後、前記感光膜パターンをアッシングして露出した前記絶縁膜及び金属膜を前記アッシングされた感光膜パターンによりエッチングし、前記第１、第３、及び第５コンタクトホールのバリア金属パターンの上部及び前記保護膜上の一部領域に透明な画素部ソース電極パターン、透明な回路部第２ソース電極パターン、及び透明な回路部第１ソース電極パターンを形成し、前記保護膜上の画素部ソース電極パターン、回路部第２ソース電極パターン、及び回路部第１ソース電極パターンの上部と前記第１、第３、及び第５コンタクトホールの内部にそれぞれ画素部ソース電極、回路部第２ソース電極、及び回路部第１ソース電極を形成し、これと同時に前記第２、第４、及び第６コンタクトホールのバリア金属パターンの上部及び前記保護膜上の一部領域に透明な画素部ドレイン電極パターン、透明な回路部第２ドレイン電極パターン、及び透明な回路部第１ドレイン電極パターンを形成し、前記保護膜上の画素部ドレイン電極パターン、回路部第２ドレイン電極パターン、及び回路部第１ドレイン電極パターンの上部と前記第２、第４、及び第６コンタクトホールの内部にそれぞれ画素部ドレイン電極、回路部第２ドレイン電極、及び回路部第１ドレイン電極を形成し、画素部ソース電極、画素部ドレイン電極、回路部第２ソース電極、回路部第２ドレイン電極、回路部第１ソース電極、回路部第１ドレイン電極上にそれぞれ画素部第１絶縁パターン、画素部第２絶縁パターン、回路部第１絶縁パターン、回路部第２絶縁パターン、回路部第３絶縁パターン、回路部第４絶縁パターンを形成し、前記バリア金属パターンは、前記画素部ソース領域、画素部ドレイン領域、回路部第１ソース領域、回路部第１ドレイン領域、回路部第２ソース領域、及び回路部第２ドレイン領域と接触して、前記画素部ソース領域、画素部ドレイン領域、回路部第１ソース領域、回路部第１ドレイン領域、回路部第２ソース領域、及び回路部第２ドレイン領域の活性層と前記画素部ソース電極パターン、画素部ドレイン電極パターン、回路部第１ソース電極パターン、回路部第１ドレイン電極パターン、回路部第２ソース電極パターン、及び回路部第２ドレイン電極パターン間のコンタクト抵抗を改善させることを特徴とする。
本発明によれば、回折露光工程により１つのマスクを利用して画素電極及びソース電極／ドレイン電極を形成する。従って、薄膜トランジスタの製造に使用されるマスク数を減らし製造工程及びコストを低減できるという効果がある。
また本発明においては、ゲートパッド部だけでなく、シールとライン部の外郭まで透明導電膜パターンを形成する。従って、腐食による損傷を最小化し得るという効果がある。
以下、添付図面を参照して本発明による液晶表示装置及びその製造方法について詳細に説明する。図１は本発明の実施の形態１による液晶表示装置のアレイ基板の一部を概略的に示す平面図であり、特に、画素部の薄膜トランジスタを含む１つの画素を示している。
実際の液晶表示装置においては、Ｎ個のゲートラインとＭ個のデータラインとが交差してＭ×Ｎ個の画素が存在するが、説明を簡単にするために図面には１つの画素を示している。
図１に示すように、実施の形態１のアレイ基板１１０には該アレイ基板１１０上に縦横に配列されて画素領域を定義するゲートライン１１６とデータライン１１７が形成されている。また、これらゲートライン１１６とデータライン１１７との交差領域にはスイッチング素子である薄膜トランジスタが形成されており、前記画素領域内には前記薄膜トランジスタに連結されてカラーフィルタ基板(図示せず)の共通電極と共に液晶(図示せず)を駆動させる画素電極１１８が形成されている。
前記薄膜トランジスタはゲートライン１１６に接続されたゲート電極１２１、データライン１１７に連結されたソース電極１２２及び画素電極１１８に連結されたドレイン電極１２３から構成される。また、前記薄膜トランジスタはゲート電極１２１に供給されるゲート電圧によりソース電極１２２とドレイン電極１２３の間に伝導チャネル(conductive channel)を形成する活性層１２４’を含む。
ここで、該実施の形態１の活性層１２４’は多結晶シリコン薄膜からなり、活性層１２４’はその一部が画素領域に延長されて共通ライン１０８と共に第１ストレージキャパシタを構成するストレージパターン１２４’’に連結されている。すなわち、前記画素領域内にはゲートライン１１６と実質的に同一方向に共通ライン１０８が形成されており、該共通ライン１０８は第１絶縁膜(図示せず)を介してその下部のストレージパターン１２４’’と重なって第１ストレージキャパシタを構成する。ここで、前記実施の形態１のストレージパターン１２４''は活性層１２４’を構成する多結晶シリコン薄膜に別のマスク工程によるストレージドーピングにより形成される。
ソース電極１２２及びドレイン電極１２３は前記第１絶縁膜と第２絶縁膜(図示せず)に形成された第１コンタクトホール１４０ａ及び第２コンタクトホール１４０ｂを介して活性層１２４’のソース領域及びドレイン領域と電気的に接続する。また、ソース電極１２２の一部は一方向に延長されてデータライン１１７の一部を構成し、ドレイン電極１２３の一部は画素領域方向に延長されて第３絶縁膜(図示せず)に形成された第３コンタクトホール１４０ｃを介して画素電極１１８と電気的に接続する。
ここで、前記画素領域に延長されたドレイン電極１２３の一部は前記第２絶縁膜を介してその下部の共通ライン１０８と重なって第２ストレージキャパシタを構成する。
以下、このように構成された前記アレイ基板の製造工程について図面を参照して詳細に説明する。
図２Ａ〜図２Ｉは図１に示すアレイ基板のII-II’線による製造工程を順次示す断面図であり、ｎチャネルのＴＦＴが形成される画素部のアレイ基板を製造する過程を示している。
図２Ａに示すように、ガラスのような透明な絶縁物質からなる基板１１０上にシリコン薄膜を形成した後、該シリコン薄膜を結晶化して多結晶シリコン薄膜を形成する。ここで、基板１１０にはｎチャネルＴＦＴ領域とストレージ領域とに区分される画素部及びｎチャネルＴＦＴ領域とｐチャネルＴＦＴ領域とに区分される回路部(図示せず)がそれぞれ定義されている。その後、前記多結晶シリコン薄膜をエッチングして活性層とストレージパターンを構成する多結晶シリコン薄膜パターン１２４を形成する(第１マスク工程)。ここで、基板１１０と多結晶シリコン薄膜パターン１２４の間はバッファ層１１１を介在させることができる。
図２Ｂに示すように、別のマスク(図示せず)を利用して多結晶シリコン薄膜パターン１２４の一部を遮った後、ドーピングを行ってストレージパターン１２４’’を形成する。ここで、フォトレジストで遮られた多結晶シリコン薄膜パターン１２４の一部は活性層１２４’を形成する(第２マスク工程)。
図２Ｃに示すように、基板１１０の全面に順に第１絶縁膜１１５ａと第１導電膜を形成した後、該第１導電膜を選択的にエッチングして活性層１２４’上に前記第１導電膜からなるゲート電極１２１を形成すると同時に、ストレージパターン１２４''上に前記第１導電膜からなる共通ライン１０８を形成する(第３マスク工程)。
ここで、前記第１導電膜はゲート電極１２１と共通ライン１０８を構成するためにアルミニウム(Ａｌ)、アルミニウム合金、タングステン(Ｗ)、銅(Ｃｕ)、クロム(Ｃｒ)、モリブデン(Ｍｏ)などのような低抵抗の不透明導電性物質からなる。ここで、共通ライン１０８は画素領域内で第１絶縁膜１１５ａを介してその下部のストレージパターン１２４''と重なって第１ストレージキャパシタを構成する。
図２Ｄに示すように、ゲート電極１２１と共通ライン１０８を有する基板上に第１感光膜パターン１７０を形成する。該第１感光膜パターン１７０は前記画素部アレイ基板の全面と回路部のｎチャネルＴＦＴ領域を覆って回路部のｐチャネルＴＦＴ領域を露出するようにパターニングされる(前記回路部は図示せず)。第１感光膜パターン１７０をマスクとして前記回路部のｐチャネルＴＦＴ領域に高濃度のｐ＋イオンを注入してｐ＋ソース領域とドレイン領域(図示せず)を形成する(第４マスク工程)。
図２Ｅに示すように、第１感光膜パターンを除去する。次いで、前記ｐ＋ソース領域とドレイン領域を有する基板上に第２感光膜パターン１７０’を形成する。該第２感光膜パターン１７０’は前記回路部のｐチャネルＴＦＴ領域と前記画素部／回路部のｎチャネルＴＦＴ領域の一部及びストレージ領域を覆うようにパターニングされる。第２感光膜パターン１７０’をマスクとして画素部活性層１２４’に高濃度のｎ＋イオンを注入する。その結果、画素部活性層１２４’にｎ＋の画素部ソース領域１２４ａと画素部ドレイン領域１２４ｂが形成される(第５マスク工程)。
図２Ｆに示すように、第２感光膜パターン１７０’を除去する。次いで、該第２感光膜パターンが除去された基板の全面に低濃度のｎ−イオンを注入してＬＤＤ(Lightly Doped Drain)領域１２４ｌを形成する。図２Ｆにおいて、未説明の図面符号１２４ｃは画素部ソース領域１２４ａと画素部ドレイン領域１２４ｂの間に伝導チャネルを形成するチャネル領域を示す。具体的に説明すると、ＬＤＤ領域１２４ｌは画素部ソース領域１２４ａとチャネル領域１２４ｃ及び画素部ドレイン領域１２４ｂとチャネル領域１２４ｃの間に形成される。一方、図に示していないが、前記画素部のｎチャネルＴＦＴ領域にＬＤＤ領域１２４ｌを形成する間、前記回路部のｎチャネルＴＦＴ領域にもｎ−イオンが注入されてＬＤＤ領域が形成される。
次いで、ＬＤＤ領域１２４ｌを有する基板の全面に第２絶縁膜１１５ｂを蒸着した後、第１絶縁膜１１５ａと第２絶縁膜１１５ｂの一部領域を除去して画素部ソース領域１２４ａの一部を露出させる第１コンタクトホール１４０ａと画素部ドレイン領域１２４ｂの一部を露出させる第２コンタクトホール１４０ｂを形成する(第６マスク工程)。
図２Ｇに示すように、基板１１０の全面に第２導電膜を形成して該第２導電膜を選択的にエッチングして第１コンタクトホール１４０ａを介して画素部ソース領域１２４ａと電気的に接続する画素部ソース電極１２２を形成し、第２コンタクトホール１４０ｂを介して画素部ドレイン領域１２４ｂと電気的に接続する画素部ドレイン電極１２３を形成する(第７マスク工程)。
ここで、画素部ソース電極１２２の一部は一方向に延長されてデータライン１１７を形成し、画素部ドレイン電極１２３の一部は画素領域に延長されて第２絶縁膜１１５ｂを介してその下部の共通ライン１０８と重なって第２ストレージキャパシタを構成する。
図２Ｈに示すように、基板１１０の全面に第３絶縁膜１１５ｃを蒸着した後、該第３絶縁膜１１５ｃを選択的にエッチングして画素部ドレイン電極１２３の一部を露出させる第３コンタクトホール１４０ｃを形成する(第８マスク工程)。
図２Ｉに示すように、第３絶縁膜１１５ｃが形成された基板１１０の全面に第３導電膜を形成した後、該第３導電膜を選択的にエッチングして第３コンタクトホール１４０ｃを介して画素部ドレイン電極１２３と電気的に接続する画素電極１１８を形成する(第９マスク工程)。
図２Ｉに示すように、第３絶縁膜１１５ｃが形成された基板１１０の全面に第３導電膜を形成した後、該第３導電膜を選択的にエッチングして第３コンタクトホール１４０ｃを介して画素部ドレイン電極１２３と電気的に接続する画素電極１１８を形成する(第９マスク工程)。
ここで、第３導電膜は画素電極１１８を構成するためにインジウムスズ酸化物(Indium Tin Oxide；ＩＴＯ)又はインジウム亜鉛酸化物(Indium Zinc Oxide；ＩＺＯ)などのように透過率に優れた透明導電物質を使用することができる。
前述したように、本発明による実施の形態１においては、多結晶シリコン薄膜に活性層とストレージ電極を形成して別のマスク工程により前記ストレージパターンにストレージドピングを行うことによって全９個のマスク工程により画素部と回路部のＴＦＴを製作することができる。
図３は本発明の実施の形態２による液晶表示装置のアレイ基板を概略的に示す平面図である。また、図５はパッド部を示す平面図である。
図３に示すように、絶縁基板２０１には縦横に画素領域を定義するゲートライン２１３Ｇとデータライン２４０が形成されている。ここで、絶縁基板２０１はアレイ基板に該当する。ゲートライン２１３Ｇとデータライン２４０との交差領域にはスイッチング素子であるＴＦＴが形成されている。前記画素領域内には前記ＴＦＴに連結されてカラーフィルタ基板(図示せず)の共通電極(図示せず)と共に液晶(図示せず)を駆動させる画素電極である画素部ドレイン電極パターン２１９Ｐ２が形成されている。
前記ＴＦＴはゲートライン２１３Ｇに連結された画素部ゲート電極２１３Ｇ２、データライン２４０に連結された画素部ソース電極２２１Ｓ１及び画素部ドレイン電極２２１Ｄ１から構成される。また、前記ＴＦＴは画素部ゲート電極２１３Ｇ２に供給されるゲート電圧により画素部ソース電極２２１Ｓ１及び画素部ドレイン電極２２１Ｄ１の間に伝導チャネルを形成する第１活性層２０５Ｐ１Ａを含む。該第１活性層２０５Ｐ１Ａは画素部ソース領域２０５Ｐ１ＡＳ及び画素部ドレイン領域２０５Ｐ１ＡＤに区分される。第１活性層２０５Ｐ１Ａは一部が画素領域(正確には、ストレージ領域)方向に延長され、該画素領域方向に延長された第１活性層２０５Ｐ１Ａ部位にはストレージ電極２０５Ｓが形成されている。
前記画素領域内にはゲートライン２１３Ｇが実質的に同一方向に共通ライン２１３Ｃが形成されている。該共通ライン２１３Ｃはゲート絶縁膜(図示せず)を介してストレージ電極２０５Ｓと重なってストレージキャパシタを構成する。共通ライン２１３Ｃは前記画素部ゲート電極２１３Ｇと同一膜でパターニングすることができる。
共通ライン２１３Ｃを有する基板上には保護膜(図示せず)が配置される。該保護膜及びゲート絶縁膜には第１活性層２０５Ｐ１Ａの画素部ソース領域２０５Ｐ１ＡＳを露出する第１コンタクトホール２１５Ｈ１及び画素部ドレイン領域２０５Ｐ１ＡＤを露出する第２コンタクトホール２１５Ｈ２が形成される。画素部ソース電極２２１Ｓ１及び画素部ドレイン電極２２１Ｄ１は第１コンタクトホール２１５Ｈ１及び第２コンタクトホール２１５Ｈ２を介してそれぞれ第１活性層２０５Ｐ１Ａの画素部ソース領域２０５Ｐ１ＡＳ及び画素部ドレイン領域２０５Ｐ１ＡＤと電気的に接続される。
画素部ソース電極２２１Ｓ１と画素部ソース領域２０５Ｐ１ＡＳの間には画素部ソース電極パターン２１９Ｐ１が介在される(以下一部、後述の図４Ａ〜４Ｋ等参照)。また、ドレイン電極２２１Ｄ１と画素部ドレイン領域２０５Ｐ１ＡＤの間には画素部ドレイン電極パターン２１９Ｐ２が介在される。該画素部ドレイン電極パターン２１９Ｐ２は一部が画素領域方向に延長されるように配置される。ここで、画素部ドレイン電極パターン２１９Ｐ２は画素電極に該当する。
すなわち、画素部ソース電極パターン２１９Ｐ１及び画素部ドレイン電極パターン２１９Ｐ２はそれぞれ画素部ソース電極２２１Ｓ１及び画素部ドレイン電極２２１Ｄ１の下部に配置される。ここで、画素部ドレイン電極パターン２１９Ｐ２及び画素部ソース電極パターン２１９Ｐ１は同一膜でパターニングされる。画素部ドレイン電極パターン２１９Ｐ２及び画素部ソース電極パターン２１９Ｐ１は透明導電膜でパターニングすることができる。
一方、図５に示すように、前述した構成を有する基板２０１の縁部にドライブＩＣ(図示せず)が集積されており、システムから基板２０１に最初に信号が入るドライブＩＣ部分にはパッド部が定義されている。
前記パッド部は、順次積層された第１金属膜パターン２１３Ｇ４及び透明導電膜パターン２１９Ｐ７から構成されたパッド２６０を含む(以下一部、後述の図６Ａ〜６Ｆ等参照)。第１金属膜パターン２１３Ｇ４は、画素部ゲート電極２１３Ｇ２と同一膜でパターニングされる。前記パッド部は、第１金属膜パターン２１３Ｇ４を一部露出する開口部２１５Ｏを有する保護膜２１５をさらに含む。また、保護膜２１５上には、開口部２１５Ｏを介して第１金属膜パターン２１３Ｇ４に接続される透明導電膜パターン２１９Ｐ７が形成される。透明導電膜パターン２１９Ｐ７は、画素部ソース電極パターン２１９Ｐ１及び画素部ドレイン電極パターン２１９Ｐ２と同一膜でパターニングされる。
図４Ａ〜図４Ｋは図３のIII−III’線の切断面を示す工程別断面図であり、また、図６Ａ〜図６Ｆは図５のIV−IV’線の切断面を示す工程別断面図である。以下、図４Ａ〜図４Ｋ及び図６Ａ〜図６Ｆを参照して本発明の実施の形態２による液晶表示装置の製造方法について説明する。
図４Ａ及び図６Ａに示すように、絶縁基板２０１を提供する。該絶縁基板２０１には画素部、回路部、ゲートパッド部及びシールライン部がそれぞれ定義されている。前記画素部はｎチャネル(又はｐチャネル)ＴＦＴ領域とストレージ領域とに区分され、回路部はｎチャネルＴＦＴ領域とｐチャネルＴＦＴ領域とに区分される。ここで、前記画素部はｎチャネルＴＦＴ又はｐチャネルＴＦＴが全て形成可能で、以下、便宜上ｎチャネルＴＦＴ領域で説明する。また、前記回路部はｎチャネルＴＦＴとｐチャネルＴＦＴが全て形成されてＣＭＯＳ形態をなす。
次いで、絶縁基板２０１上にバッファ層２０３及び多結晶シリコン膜２０５を順次形成する。該多結晶シリコン膜２０５は非晶質シリコン膜を蒸着してから該非晶質シリコン膜を結晶化して形成する。次いで、多結晶シリコン膜２０５を有する基板上に第１感光膜パターン２３１を形成する。ここで、第１感光膜パターン２３１は前記画素部のｎチャネルＴＦＴ領域、前記回路部のｎチャネルＴＦＴ領域、及び前記回路部のｐチャネルＴＦＴ領域にそれぞれ形成される活性層の形成部位を覆うように形成される。
図４Ｂに示すように、前記第１感光膜パターンをマスクとして前記多結晶シリコン膜をエッチングして前記画素部のｎチャネルＴＦＴ領域、前記回路部のｎチャネルＴＦＴ領域、及び前記回路部のｐチャネルＴＦＴ領域に多結晶シリコン膜からなるそれぞれの第１、第２及び第３多結晶シリコンパターン２０５Ｐ１、２０５Ｐ２、２０５Ｐ３を形成する(第１マスク工程)。
図４Ｃに示すように、前記第１感光膜パターンを除去する。次いで、前記第１、第２及び第３多結晶シリコンパターンを有する基板上に第２感光膜パターン２３３を形成する。ここで、第２感光膜パターン２３３は第１、第２及び第３多結晶シリコンパターン２０５Ｐ１、２０５Ｐ２、２０５Ｐ３を覆うが、ストレージ領域の第１多結晶シリコンパターン部位を露出させるように形成される。次いで、第２感光膜パターン２３３をマスクとして前記基板に不純物をドーピングしてストレージ電極２０５Ｓを形成する。ここで、該ストレージ電極２０５Ｓを除いた第１多結晶シリコンパターン２０５Ｐ１Ａは前記画素部のｎチャネルＴＦＴ領域の活性層に該当し、第２多結晶シリコンパターン２０５Ｐ２は回路部ｎチャネルＴＦＴ領域の活性層に該当し、第３多結晶シリコンパターンは回路部ｐチャネルＴＦＴ領域の活性層に該当する。ここで、各活性層を区分するために、以下、前記画素部のｎチャネルＴＦＴ領域の活性層を第１活性層に、前記回路部ｎチャネルＴＦＴ領域の活性層を第２活性層に、そして前記第３多結晶シリコンパターンは回路部ｐチャネルＴＦＴ領域の活性層を第３活性層という(第２マスク工程)。
図４Ｄに示すように、前記第２感光膜パターンを除去する。次いで、第１、第２及び第３活性層２０５Ｐ１Ａ、２０５Ｐ２、２０５Ｐ３を有する基板上にゲート絶縁膜２０７、第１金属膜２１３及び第３感光膜パターン２３５を順次形成する。ここで、ゲート絶縁膜２０７はシリコン酸化膜(ＳｉＯ２)であり得る。また、第３感光膜パターン２３５は前記画素部の全体、前記回路部のｎチャネルＴＦＴ領域の全体、及びｐチャネルＴＦＴ領域のうち一部を覆うように形成される。その後、第３感光膜パターン２３５をマスクとして前記第１金属膜をエッチングして前記回路部のｐチャネルＴＦＴ領域に回路部第１ゲート電極２１３Ｇ１を形成する(第３マスク工程)。ここで、画素部の全体及び回路部ｎチャネルＴＦＴ領域は第２感光膜パターン２３３によりマスキングされた状態であるため、前記第１金属膜がパターニングせずにそのまま残留される。また、前記第１金属膜は湿式エッチング方法で行う。これで、回路部第１ゲート電極２１３Ｇ１は側面に過度エッチングされる。
次に、前記第３感光膜パターンを除去する。次いで、回路部第１ゲート電極２１３Ｇ１を有する基板にｐ＋ドーピングを行う。その結果、第３活性層２０５Ｐ３には回路部第１ソース領域及び回路部ドレイン領域２０５Ｐ３Ｓ、２０５Ｐ３Ｄが形成される。
図４Ｅに示すように、これら回路部第１ソース領域及び回路部ドレイン領域２０５Ｐ３Ｓ、２０５Ｐ３Ｄを有する基板上に第４感光膜パターン２３７を形成する。ここで、第４感光膜パターン２３７は前記画素部でそれぞれの画素部ゲート電極及び共通ラインが形成される部位、前記回路部のｎチャネルＴＦＴ領域で回路部第２ゲート電極が形成される部位、そして前記ｐチャネルＴＦＴ領域の全体を覆うように形成される。
図４Ｅに示すように、これら回路部第１ソース領域及び回路部ドレイン領域２０５Ｐ３Ｓ、２０５Ｐ３Ｄを有する基板上に第４感光膜パターン２３７を形成する。ここで、第４感光膜パターン２３７は前記画素部でそれぞれの画素部ゲート電極及び共通ラインが形成される部位、前記回路部のｎチャネルＴＦＴ領域で回路部第２ゲート電極が形成される部位、そして前記ｐチャネルＴＦＴ領域の全体を覆うように形成される。
図４Ｆ及び図６Ａに示すように、第４感光膜パターン２３７を利用して前記残留された第１金属膜をエッチングして画素部ゲート電極２１３Ｇ２が備えられたゲートライン(図示せず)及び共通ライン２１３Ｃを形成する。ここで、これらゲートライン(図示せず)及び共通ライン２１３Ｃの形成と同時に前記回路部のｎ型ＴＦＴ領域に回路部第２ゲート電極２１３Ｇ３及びパッド部に第１金属膜パターン２１３Ｇ４を形成する(第４マスク工程)。ここで、前記残留された第１金属膜エッチング工程は湿式エッチングにより行うことができる。その結果、画素部ゲート電極２１３Ｇ２、共通ライン２１３Ｃ及び回路部第２ゲート電極２１３Ｇ３は側面に過度エッチングされることができる。
次いで、前記第４感光膜パターンを有する基板にｎ＋イオンドーピングを行う。その結果、画素部ゲート電極２１３Ｇ２の両側下部の第１活性層２０５Ｐ１Ａに画素部ソース領域２０５Ｐ１ＡＳ及び画素部ドレイン領域２０５Ｐ１ＡＤが形成され、回路部第２ゲート電極２１３Ｇ３の両側下部活性層２０５Ｐ２に回路部第２ソース領域２０５Ｐ２Ｓ及び回路部第２ドレイン領域２０５Ｐ２Ｄが形成される。
図４Ｆに示すように、前記第４感光膜パターンを除去する。次いで、画素部ゲート電極２１３Ｇ２及び回路部第２ゲート電極２１３Ｇ３をマスクとして基板の全面にＬＤＤドーピング(ｎ−)を行う。その結果、第１活性層２０５Ｐ１Ａに第１ＬＤＤ領域２０５Ｐ１ＡＬが形成され、第２活性層２０５Ｐ２に第２ＬＤＤ領域２０５Ｐ２Ｌが形成される。これら第１、第２ＬＤＤ領域２０５Ｐ１ＡＬ、２０５Ｐ２Ｌは湿式ＣＤバイアスだけ形成され、別のマスクがない状態で基板の全体にドーピング処理して得ることができる。
図４Ｇ及び図６Ｂに示すように、第１、第２ＬＤＤ領域２０５Ｐ１ＡＬ、２０５Ｐ２Ｌを有する基板上に保護膜２１５を形成する。該保護膜２１５は順次積層されたシリコン酸化膜(ＳｉＯ２)及びシリコン窒化膜(ＳｉＮｘ)を利用することができる。ここで、保護膜２１５は、(１)前記シリコン酸化膜を蒸着して活性化熱処理した後、前記シリコン窒化膜を蒸着して水素化熱処理を行うか、又は(２)前記シリコン酸化膜(ＳｉＯ２)及びシリコン窒化膜(ＳｉＮｘ)を順次形成してからこれら膜を熱処理して形成する。ここで、(２)方法で保護膜２１５を形成する場合、１回の熱処理により前記シリコン酸化膜(ＳｉＯ２)の活性化及びシリコン窒化膜(ＳｉＮｘ)の水素化を同時に行うことができる。
一方、保護膜２１５に単一のシリコン窒化膜(ＳｉＮｘ)を利用することができる。このように、本発明においては、保護膜２１５としてシリコン窒化膜(ＳｉＮｘ)を含む構造を採択する。ここで、前記シリコン窒化膜(ＳｉＮｘ)は水素化に寄与し得る水素ソースの役割を果たす。
しかし、前述したように、保護膜２１５にシリコン酸化膜(ＳｉＯ２)／シリコン窒化膜(ＳｉＮｘ)構造又は単一のシリコン窒化膜(ＳｉＮｘ)構造を採択する場合、シリコン窒化膜(ＳｉＮｘ)は誘電常数が６．５〜７．０であり、誘電常数が３．９であるシリコン酸化膜(ＳｉＯ２)と比較して同一積層の厚さに対して単位面積当たり、キャパシタンスが大きい。従って、保護膜２１５の上部及び下部にそれぞれ配列されたゲートラインとデータラインの間に電気的影響が大きくなり信号ディレイが増加する。これで、高速動作や高解像度の実現において問題となる。
このような問題点を補完するために、保護膜２１５に前記シリコン窒化膜(ＳｉＮｘ)上に誘電常数が低いシリコン酸化膜(ＳｉＯ２)を積層したシリコン酸化膜(ＳｉＯ２)／シリコン窒化膜(ＳｉＮｘ)／シリコン酸化膜(ＳｉＯ２)の３重構造を採択することができる。このように、保護膜２１５にシリコン酸化膜(ＳｉＯ２)／シリコン窒化膜(ＳｉＮｘ)／シリコン酸化膜(ＳｉＯ２)の３重構造を採択する場合、シリコン酸化膜(ＳｉＯ２)／シリコン窒化膜(ＳｉＮｘ)構造又はシリコン窒化膜(ＳｉＮｘ)構造と比較して同一積層の厚さに対して単位面積当たりキャパシタンスを小さくすることができる。これで、ゲートラインとデータラインの間に電気的影響が減少してディレイ要素を減らすことができる。その結果、高速動作や高解像度を実現することができる。
次いで、別のマスク(図示せず)を利用して前記保護膜及びゲート絶縁膜をエッチングして第１、第２、第３、第４、第５及び第６コンタクトホール２１５Ｈ１、２１５Ｈ２、２１５Ｈ３、２１５Ｈ４、２１５Ｈ５、２１５Ｈ６、並びに開口部２１５Ｏを形成する(第５マスク工程)。ここで、第１コンタクトホール２１５Ｈ１と第２コンタクトホール２１５Ｈ２は画素部ソース領域２０５Ｐ１ＡＳ及び画素部ドレイン領域２０５Ｐ１ＡＤを露出する。また、第３コンタクトホール２２１Ｈ３及び第４コンタクトホール２２１Ｈ４は回路部第２ソース領域２０５Ｐ２Ｓ及び回路部第２ドレイン領域２０５Ｐ２Ｄを露出する。第５コンタクトホール２２１Ｈ５及び第６コンタクトホール２２１Ｈ６は回路部第１ソース領域２０５Ｐ３Ｓ及び回路部第１ドレイン領域２０５Ｐ３Ｄを露出する。開口部２１５Ｏは第１金属膜パターン２１３Ｇ４を露出する。
次いで、各コンタクトホールは２１５Ｈ１、２１５Ｈ２、２１５Ｈ３、２１５Ｈ４、２１５Ｈ５、２１５Ｈ６、並びに開口部２１５Ｏを有する基板上にバリア金属膜２１７を形成する。ここで、バリア金属膜２１７としてはモリブデン膜を利用する。また、該バリア金属膜２１７は３００〜７００Å、好ましくは５００Åの厚さに形成する。次いで、該バリア金属膜２１７を有する基板上に感光膜２３９を塗布する。ここで、保護膜２１５の厚さが１．５〜２．５μｍ、好ましくは２．０μｍである場合、感光膜２３９は０．５〜１．０μｍ、好ましくは０．８μｍの厚さに塗布する。
図４Ｈ及び図６Ｃに示すように、前記感光膜をアッシングして第５感光膜パターン２３９Ｐを形成する。ここで、第５感光膜パターン２３９Ｐは第１、第２、第３、第４、第５及び第６コンタクトホール２１５Ｈ１、２１５Ｈ２、２１５Ｈ３、２１５Ｈ４、２１５Ｈ５、２１５Ｈ６、並びに開口部２１５Ｏ内にのみ残留されて保護膜２１５の上部表面を露出するように形成される。次いで、第５感光膜パターン２３９Ｐを有する基板に湿式エッチング工程を行って保護膜２１５上部表面上のバリア金属膜を選択的に除去する。その結果、第１、第２、第３、第４、第５及び第６コンタクトホール２１５Ｈ１、２１５Ｈ２、２１５Ｈ３、２１５Ｈ４、２１５Ｈ５、２１５Ｈ６、並びに開口部２１５Ｏを覆うバリア金属膜パターン２１７Ｐが形成される。ここで、バリア金属膜パターン２１７Ｐは、保護膜２１５の厚さ(＞２．０μｍ)により、第１、第２、第３、第４、第５及び第６コンタクトホール２１５Ｈ１、２１５Ｈ２、２１５Ｈ３、２１５Ｈ４、２１５Ｈ５、２１５Ｈ６の底面を覆うように形成することもできる。バリア金属膜パターン２１７Ｐは以後に形成される透明導電膜と画素部ソース領域２０５ＰＡ１Ｓと画素部ドレイン領域２０５ＰＡ１Ｄ、回路部第２ソース領域２０５Ｐ２Ｓと回路部第２ドレイン領域２０５Ｐ２Ｓ及び回路部第１ソース領域２０５Ｐ３Ｓと回路部第１ドレイン領域２０５Ｐ３Ｄの間のコンタクト抵抗を改善する役割を果たす。
図４Ｉ及び図６Ｄに示すように、前記第５感光膜パターンを除去する。次いで、バリア金属膜パターン２１７Ｐを有する基板上に透明導電膜２１９、第２金属膜２２１及び絶縁膜２２３を形成する。次いで、該絶縁膜２２３を有する基板上にスリット又はハーフトーンマスク(図示せず)を利用して第６感光膜パターン２４１を形成する。ここで、第６感光膜パターン２４１はそれぞれの第１、第２、第３、第４、第５及び第６コンタクトホール２１５Ｈ１、２１５Ｈ２、２１５Ｈ３、２１５Ｈ４、２１５Ｈ５、２１５Ｈ６、並びに開口部２１５Ｏと対応した部位を覆うが、前記回路部のｎチャネルＴＦＴ領域、回路部ｐチャネルＴＦＴ領域及び画素部のｎチャネルＴＦＴ領域が前記画素部のストレージ領域及び及びゲートパッド部より相対的に厚く形成される。
図４Ｊ及び図６Ｅに示すように、前記第６感光膜パターンをマスクとして絶縁膜、第２金属膜及び透明導電膜を湿式エッチングする。次いで、前記第６感光膜パターンをアッシングした後、該アッシングされた第６感光膜パターン２４１Ｐにより露出した絶縁膜及び第２金属膜をエッチングする(第６マスク工程)。その結果、前記画素部ｎチャネルＴＦＴ領域には第１コンタクトホール２１５Ｈ１及び第２コンタクトホール２１５Ｈ２を覆って順次積層された画素部ソース電極パターン２１９Ｐ１／画素部ソース電極２２１Ｓ１／画素部第１絶縁パターン２２３Ｐ１及び画素部ドレイン電極パターン２１９Ｐ２／画素部ドレイン電極２２１Ｄ１／画素部第２絶縁パターン２２３Ｐ２が形成されると同時に、第３コンタクトホール２１５Ｈ３及び第４コンタクトホール２１５Ｈ４を覆って順次積層された回路部第２ソース電極パターン２１９Ｐ３／回路部第２ソース電極２２１Ｓ２／回路部第１絶縁パターン２２３Ｐ３及び回路部第２ドレイン電極パターン２１９Ｐ４／回路部第２ドレイン電極２２１Ｄ２／回路部第２絶縁パターン２２３Ｐ４が形成される。また、これと同時に、回路部ｐチャネルＴＦＴ領域には第５コンタクトホール２１５Ｈ５及び第６コンタクトホール２１５Ｈ６を覆って順次積層された回路部第１ソース電極パターン２１９Ｐ５／回路部第１ソース電極２２１Ｓ３／回路部第３絶縁パターン２２３Ｐ３５及び回路部第１ドレイン電極パターン２１９Ｐ６／回路部第１ドレイン電極２２１Ｄ３／回路部第４絶縁パターン２２３Ｐ６が形成される。ここで、画素部ドレイン電極パターン２１９Ｐ２は画素電極であり得る。一方、前記ゲートパッド部には開口部２１５Ｏを介して第１金属膜パターン２１３Ｇ４に接続されるパッド部透明導電膜パターン２１９Ｐ７が形成される。ここで、前記順次積層された第１金属膜パターン２１３Ｇ４及びパッド部透明導電膜パターン２１９Ｐ７は、パッド２６０に該当する。
一方、図６Ｅにおいて、符号２２１Ｐは画素部に延びたパッド部第２金属膜パターンに該当し、パッド部第２金属膜パターン２２１Ｐは、画素部ソース電極／ドレイン電極２２１Ｓ１、２２１Ｄ１及び回路部第１、第２ソース電極２２１Ｓ３、２２１Ｓ２／第１、第２ドレイン電極２２１Ｄ３、２２１Ｄ２と同一膜でパターニングされる。また、図６Ｅにおいて、符号２２３Ｐ７はパッド部第５絶縁パターンに該当し、パッド部第５絶縁パターン２２３Ｐ７は、画素部第１、第２絶縁パターン２２３Ｐ１、２２３Ｐ２、並びに回路部第１、第２、第３、及び第４絶縁パターン２２３Ｐ３、２２３Ｐ４、２２３Ｐ５、２２３Ｐ６と同一膜でパターニングされる。
一方、画素部第１絶縁パターン２２３Ｐ１、画素部第２絶縁パターン２２３Ｐ２、回路部第１絶縁パターン２２３Ｐ３、回路部第２絶縁パターン２２３Ｐ４、回路部第３絶縁パターン２２３Ｐ３５及び回路部第４絶縁パターン２２３Ｐ６は以後のセル貼り合わせ工程時にカラーフィルタ基板との共通電極キャパシタンスを減らすための役割を果たす。これで、液晶ディレイを防止することができる。
図４Ｋ及び図６Ｆに示すように、アッシングされた第６感光膜パターンを除去する。次いで、シールライン部にシールライン２２５を形成する。
前述したように、本発明の実施の形態２においては、活性層形成(第１マスク工程)、ストレージ電極形成(第２マスク工程)、回路部ｐチャネルＴＦＴ領域に回路部第１ゲート電極形成(第３マスク工程)、画素部ゲート電極、共通電極及び回路部第２ゲート電極形成(第４マスク工程)、保護膜に各コンタクトホール及び開口部形成(第５マスク工程)、順次積層された画素部ソース電極パターン／画素部ソース電極、画素部ドレイン電極パターン／画素部ドレイン電極、回路部第２ソース電極パターン／回路部第２ソース電極、回路部第２ドレイン電極パターン／回路部第２ドレイン電極、回路部第１ソース電極パターン／回路部第１ソース電極、回路部第１ドレイン電極パターン／回路部第１ドレイン電極パターン形成(第６マスク工程)工程順に行う。従って、このような一連の工程を経て高開口率６マスクＣＭＯＳ構造を実現することができる。
１１０ アレイ基板、１１６ ゲートライン、１１７ データライン、１１８ 画素電極、１２１ ゲート電極、１２２ ソース電極、１２３ ドレイン電極、１２４’ 活性層、１４０ａ 第１コンタクトホール、１４０ｂ 第２コンタクトホール、１４０ｃ 第３コンタクトホール。
Claims (3)
- 画素部ＴＦＴ領域及び回路部がそれぞれ定義され、前記回路部はｎチャネルＴＦＴ領域とｐチャネルＴＦＴ領域とに区分されている基板を準備し、
前記基板上に同一レベルで形成され、前記画素部ＴＦＴ領域、前記ｎチャネルＴＦＴ領域及びｐチャネルＴＦＴ領域を覆うそれぞれの第１、第２、及び第３活性層を形成し、
前記第１、第２、及び第３活性層が形成された基板にゲート絶縁膜を形成し、
前記第３活性層上部のゲート絶縁膜上に回路部第１ゲート電極を形成し、
該回路部第１ゲート電極両側の第３活性層に回路部第１ソース領域及び回路部第１ドレイン領域を同時に形成し、
前記第１、第２活性層上にそれぞれ画素部ゲート電極及び回路部第２ゲート電極を形成し、
前記画素部ＴＦＴ領域の画素部ゲート電極の両側の第１活性層に画素部ソース領域及び画素部ドレイン領域を形成し、これと同時に前記回路部の第２ゲート電極両側の第２活性層に回路部第２ソース領域及び回路部第２ドレイン領域を形成し、
該基板上に前記画素部ソース領域及び画素部ドレイン領域、前記回路部第２ソース領域及び回路部第２ドレイン領域、及び前記回路部第１ソース領域及び回路部第１ドレイン領域をそれぞれ露出させる第１、第２、第３、第４、第５、及び第６コンタクトホールを有する保護膜を形成し、
前記保護膜上と前記第１、第２、第３、第４、第５、及び第６コンタクトホールの内部壁面及び下面にバリア金属膜を形成し、
前記保護膜上と前記第１、第２、第３、第４、第５、及び第６コンタクトホールの内部に感光膜を形成し、
前記感光膜をアッシングして前記保護膜上部のバリア金属膜を露出させ、
前記露出したバリア金属膜をパターニングして前記第１、第２、第３、第４、第５、及び第６コンタクトホールの内部壁面及び下面にバリア金属パターンを形成し、
前記保護膜上と前記第１、第２、第３、第４、第５、及び第６コンタクトホールのバリア金属パターンの上部に透明導電膜を形成した後、前記保護膜上の透明導電膜の上及び当該透明導電膜が形成された前記第１、第２、第３、第４、第５、及び第６コンタクトホールの内部に金属膜を形成し、
前記金属膜の上部に絶縁膜を形成し、前記絶値膜が形成された基板上に感光膜を積層してスリットマスクにより感光膜パターンを形成し、前記感光膜パターンにより前記透明導電膜、金属膜及び絶縁膜をエッチングした後、前記感光膜パターンをアッシングして露出した前記絶縁膜及び金属膜を前記アッシングされた感光膜パターンによりエッチングし、前記第１、第３、及び第５コンタクトホールのバリア金属パターンの上部及び前記保護膜上の一部領域に透明な画素部ソース電極パターン、透明な回路部第２ソース電極パターン、及び透明な回路部第１ソース電極パターンを形成し、前記保護膜上の画素部ソース電極パターン、回路部第２ソース電極パターン、及び回路部第１ソース電極パターンの上部と前記第１、第３、及び第５コンタクトホールの内部にそれぞれ画素部ソース電極、回路部第２ソース電極、及び回路部第１ソース電極を形成し、これと同時に前記第２、第４、及び第６コンタクトホールのバリア金属パターンの上部及び前記保護膜上の一部領域に透明な画素部ドレイン電極パターン、透明な回路部第２ドレイン電極パターン、及び透明な回路部第１ドレイン電極パターンを形成し、前記保護膜上の画素部ドレイン電極パターン、回路部第２ドレイン電極パターン、及び回路部第１ドレイン電極パターンの上部と前記第２、第４、及び第６コンタクトホールの内部にそれぞれ画素部ドレイン電極、回路部第２ドレイン電極、及び回路部第１ドレイン電極を形成し、画素部ソース電極、画素部ドレイン電極、回路部第２ソース電極、回路部第２ドレイン電極、回路部第１ソース電極、回路部第１ドレイン電極上にそれぞれ画素部第１絶縁パターン、画素部第２絶縁パターン、回路部第１絶縁パターン、回路部第２絶縁パターン、回路部第３絶縁パターン、回路部第４絶縁パターンを形成し、
前記バリア金属パターンは、前記画素部ソース領域、画素部ドレイン領域、回路部第１ソース領域、回路部第１ドレイン領域、回路部第２ソース領域、及び回路部第２ドレイン領域と接触して、前記画素部ソース領域、画素部ドレイン領域、回路部第１ソース領域、回路部第１ドレイン領域、回路部第２ソース領域、及び回路部第２ドレイン領域の活性層と前記画素部ソース電極パターン、画素部ドレイン電極パターン、回路部第１ソース電極パターン、回路部第１ドレイン電極パターン、回路部第２ソース電極パターン、及び回路部第２ドレイン電極パターン間のコンタクト抵抗を改善させる
ことを特徴とする液晶表示装置の製造方法。 - 前記バリア金属パターンの形成は、前記保護膜上に前記第１ないし第６コンタクトホールを覆うようにバリア金属膜を形成し、該バリア金属膜を有する基板上に感光膜を塗布し、該感光膜をアッシングして前記バリア金属膜を露出するが、前記第１ないし第６コンタクトホールの内部に残留する感光膜パターンを形成し、該感光膜パターンにより露出したバリア金属膜をエッチングし、前記感光膜パターンを除去することを特徴とする請求項１に記載の液晶表示装置の製造方法。
- 前記バリア金属膜はモリブデン膜を３００〜７００Åの厚さに形成することを特徴とする請求項２に記載の液晶表示装置の製造方法。
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