KR101266275B1 - 액정표시장치의 제조방법 - Google Patents

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Abstract

본 발명의 액정표시장치의 제조방법은 n+ 도핑과 스토리지 도핑을 동시에 진행하고 소오스/드레인전극과 화소전극을 한번의 마스크공정을 통해 형성함으로써 마스크수를 감소시켜 제조공정을 단순화하는 동시에 자기정렬(self align) 구조의 엘디디(Lightly Doped Drain; LDD)를 형성함으로써 오프-전류(off current)를 제어하기 위한 것으로, 화소부와 제 1, 제 2 영역의 회로부로 구분되는 제 1 기판을 제공하는 단계; 상기 화소부에 스토리지패턴을 포함하는 화소부의 액티브패턴을 형성하며, 상기 회로부에 회로부의 액티브패턴을 형성하는 단계; 하나의 마스크공정을 통해 상기 화소부와 제 1 영역의 회로부의 액티브패턴의 소정영역에 n+ 소오스/드레인영역을 형성하며, 상기 화소부의 스토리지패턴에 스토리지 도핑을 진행하는 단계; 상기 제 1 기판 위에 제 1 절연막을 형성하는 단계; 제 1 도전막으로 상기 화소부와 회로부에 게이트전극을 형성하며, 상기 화소부에 공통라인을 형성하는 단계; 상기 제 2 영역의 회로부의 액티브패턴의 소정영역에 p+ 소오스/드레인영역을 형성하는 단계; 상기 제 1 기판 위에 제 2 절연막을 형성하는 단계; 상기 제 1 절연막과 제 2 절연막을 선택적으로 제거하여, 상기 화소부와 회로부의 액티브패턴의 소오스영역을 노출시키는 제 1 콘택홀과 상기 화소부와 회로부의 액티브패턴의 드레인영역을 노출시키는 제 2 콘택홀을 형성하는 단계; 상기 제 1 콘택홀과 제 2 콘택홀의 내부를 포함하는 상기 제 1 기판 전면에 제 2 도전막과 제 1 감광막을 형성하는 단계; 상기 제 1 감광막을 선택적으로 제거하여 상기 제 1 콘택홀과 제 2 콘택홀의 내부 일부를 제외한 영역의 상기 제 2 도전막을 노출시키는 단계; 상기 노출된 제 2 도전막을 제거하여 상기 화소부와 회로부의 액티브패턴의 소오스영역과 드레인영역 위에 상기 제 2 도전막으로 이루어진 배리어메탈층을 형성하는 단계; 제 4 도전막으로 상기 제 1 콘택홀 및 제 2 콘택홀을 통해 각각 상기 액티브패턴의 소오스영역 및 드레인영역과 전기적으로 접속하는 소오스전극 및 드레인전극을 형성하며, 제 3 도전막으로 상기 드레인전극과 연결되는 화소전극을 형성하는 단계; 제 2 기판을 제공하는 단계; 및 상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함한다.
n+ 도핑, 스토리지 도핑, 소오스/드레인전극, 화소전극, 배리어메탈층

Description

액정표시장치의 제조방법{METHOD OF FABRICATING LIQUID CRYSTAL DISPLAY DEVICE}
도 1은 일반적인 구동회로 일체형 액정표시장치의 구조를 개략적으로 나타내는 평면도.
도 2는 본 발명의 제 1 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.
도 3a 내지 도 3i는 도 2에 도시된 어레이 기판의 II-II'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 4는 본 발명의 제 2 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.
도 5a 내지 도 5f는 도 4에 도시된 어레이 기판의 IV-IV'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 6a 내지 도 6e는 도 4에 도시된 어레이 기판의 IV-IV'선에 따른 제조공정을 순차적으로 나타내는 평면도.
도 7a 내지 도 7h는 도 5f 및 도 6e에 도시된 제 6 마스크공정을 구체적으로 나타내는 단면도.
** 도면의 주요부분에 대한 부호의 설명 **
108,208 : 공통라인 110,210 : 어레이 기판
116,216 : 게이트라인 117,217 : 데이터라인
118,218 : 화소전극 121,221,221n,221p : 게이트전극
122,222,222n,222p : 소오스전극 123,223,223n,223p : 드레인전극
124',224' : 액티브패턴 290' : 배리어메탈층
본 발명은 액정표시장치의 제조방법에 관한 것으로, 보다 상세하게는 마스크수를 감소시켜 제조공정을 단순화하고 수율을 향상시키는 동시에 자기정렬(self align) 구조의 엘디디(Lightly Doped Drain; LDD)를 구현한 액정표시장치의 제조방법에 관한 것이다.
최근의 정보화 사회에서 디스플레이는 시각정보 전달매체로서 그 중요성이 더 한층 강조되고 있으며, 향후 주요한 위치를 점하기 위해서는 저소비전력화, 박형화, 경량화, 고화질화 등의 요건을 충족시켜야 한다. 현재 평판 디스플레이(Flat Panel Display; FPD)의 주력 제품인 액정표시장치(Liquid Crystal Display; LCD)는 디스플레이의 이러한 조건들을 만족시킬 수 있는 성능뿐만 아니라 양산성까지 갖추었기 때문에, 이를 이용한 각종 신제품 창출이 급속도로 이루어지고 있으며 기존의 브라운관(Cathode Ray Tube; CRT)을 점진적으로 대체할 수 있는 핵심부품 산업으로서 자리 잡았다.
일반적으로, 액정표시장치는 매트릭스(matrix) 형태로 배열된 액정셀들에 화상정보에 따른 데이터신호를 개별적으로 공급하여, 상기 액정셀들의 광투과율을 조절함으로써 원하는 화상을 표시할 수 있도록 한 표시장치이다.
상기 액정표시장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 스위칭소자로 사용하여 화소부의 액정을 구동하는 방식이다.
비정질 실리콘 박막 트랜지스터 기술은 1979년 영국의 LeComber 등에 의하여 개념이 확립되어 1986년에 3" 액정 휴대용 텔레비전으로써 실용화되었고 최근에는 50" 이상의 대면적 박막 트랜지스터 액정표시장치가 개발되었다. 특히, 상기 비정질 실리콘 박막 트랜지스터는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문에 활발히 이용되고 있다.
그러나, 상기 비정질 실리콘 박막 트랜지스터의 전기적 이동도(∼1cm2/Vsec)로는 1MHz 이상의 고속 동작을 요구하는 주변회로에 이용하는데는 한계가 있다. 이에 따라 전계효과 이동도(field effect mobility)가 상기 비정질 실리콘 박막 트랜지스터에 비해 큰 다결정 실리콘(Polycrystalline Silicon; poly-Si) 박막 트랜지스터를 이용하여 유리기판 위에 화소부와 구동회로부를 동시에 집적하는 연구가 활발히 진행되고 있다.
다결정 실리콘 박막 트랜지스터 기술은 1982년에 액정 컬러 텔레비전이 개발 된 이후로 캠코더 등의 소형 모듈에 적용하고 있으며, 낮은 감광도와 높은 전계효과 이동도를 가지고 있어 구동회로를 기판에 직접 제작할 수 있다는 장점이 있다.
이동도의 증가는 구동 화소수를 결정하는 구동회로부의 동작 주파수를 향상시킬 수 있으며 이로 인한 표시장치의 고정세화가 용이해진다. 또한, 화소부의 신호 전압의 충전 시간의 감소로 전달 신호의 왜곡이 줄어들어 화질 향상을 기대할 수 있다.
또한, 다결정 실리콘 박막 트랜지스터는 높은 구동 전압(∼25V)을 갖는 비정질 실리콘 박막 트랜지스터에 비해 10V 미만에서 구동이 가능하므로 전력 소모를 감소시킬 수 있다는 장점이 있다.
이하, 도 1을 참조하여 액정표시장치의 구조에 대해서 자세히 살펴본다.
도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 평면도로서, 어레이 기판에 구동회로부를 집적시킨 구동회로 일체형 액정표시장치를 나타내고 있다.
도면에 도시된 바와 같이, 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(미도시)으로 이루어져 있다.
상기 어레이 기판(10)은 단위 화소들이 매트릭스 형태로 배열된 화상표시 영역인 화소부(35)와 상기 화소부(35)의 외곽에 위치한 데이터 구동회로부(31)와 게이트 구동회로부(32)로 구성된 구동회로부(30)로 이루어져 있다.
이때, 도면에는 도시하지 않았지만, 상기 어레이 기판(10)의 화소부(35)는 상기 기판(10) 위에 종횡으로 배열되어 복수개의 화소영역을 정의하는 복수개의 게이트라인과 데이터라인, 상기 게이트라인과 데이터라인의 교차영역에 형성된 스위칭소자인 박막 트랜지스터 및 상기 화소영역에 형성된 화소전극으로 구성된다.
상기 박막 트랜지스터는 화소전극에 신호전압을 인가하고 차단하는 스위칭소자로 전계에 의하여 전류의 흐름을 조절하는 일종의 전계 효과 트랜지스터(Field Effect Transistor; FET)이다.
상기 어레이 기판(10)의 구동회로부(30)는 상기 컬러필터 기판(5)에 비해 돌출된 어레이 기판(10)의 화소부(35) 외곽에 위치하는데, 상기 돌출된 어레이 기판(10)의 일측 장(長)변에 데이터 구동회로부(31)가 위치하며, 상기 돌출된 어레이 기판(10)의 일측 단(短)변에 게이트 구동회로부(32)가 위치하게 된다.
이때, 상기 데이터 구동회로부(31)와 게이트 구동회로부(32)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(Complementary Metal Oxide Semiconductor) 구조의 박막 트랜지스터를 사용하게 된다.
참고로, 상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 MOS 구조로 된 집적회로의 일종으로 n 채널 박막 트랜지스터와 p 채널박막 트랜지스터를 모두 필요로 하며 속도와 밀도의 특성은 NMOS와 PMOS의 중간 형태를 나타낸다.
상기 게이트 구동회로부(32)와 데이터 구동회로부(31)는 각각 게이트라인과 데이터라인을 통해 화소전극에 주사신호 및 데이터신호를 공급하기 위한 장치로써, 외부신호 입력단(미도시)과 연결되어 있어 상기 외부신호 입력단을 통하여 들어온 외부신호를 조절하여 상기 화소전극에 출력하는 역할을 한다.
또한, 상기 컬러필터 기판(5)의 화소부(35)에는 컬러를 구현하는 컬러필터(미도시)와 상기 어레이 기판(10)에 형성된 화소전극의 대향전극인 공통전극(미도시)이 형성되어 있다.
이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 스페이서(spacer)(미도시)에 의해 일정하게 이격되도록 셀갭(cell gap)이 마련되고, 화소부(35)의 외곽에 형성된 실 패턴(seal pattern)(미도시)에 의해 합착되어 단위 액정표시패널을 이루게 된다. 이때, 상기 두 기판(5, 10)의 합착은 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키를 통해 이루어진다.
상기와 같이 구성되는 구동회로 일체형 액정표시장치는 다결정 실리콘 박막 트랜지스터를 이용하므로 소자 특성이 탁월하여 화상 품질이 우수하며, 고정세화가 가능하고 전력의 소비가 적다는 장점을 가지고 있다.
그러나, 상기 구동회로 일체형 액정표시장치는 동일 기판 위에 n 채널 박막 트랜지스터와 p 채널 박막 트랜지스터를 함께 형성하여야하기 때문에 단일 타입의 채널만을 형성하는 비정질 실리콘 박막 트랜지스터 액정표시장치에 비해 제조공정이 보다 복잡하다는 단점이 있다.
이와 같이 상기 박막 트랜지스터를 포함하는 어레이 기판의 제조에는 다수회의 포토리소그래피(photolithography)공정을 필요로 한다.
상기 포토리소그래피공정은 마스크에 그려진 패턴을 박막이 증착된 기판 위에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광, 현상공 정 등 다수의 공정으로 이루어져 있다. 그 결과 다수의 포토리소그래피공정은 생산 수율을 떨어뜨리며 형성된 박막 트랜지스터에 결함이 발생될 확률을 높이게 하는 등 많은 문제점이 있다.
특히, 패턴을 형성하기 위하여 설계된 마스크는 매우 고가이어서, 공정에 적용되는 마스크수가 증가하면 액정표시장치의 제조비용이 이에 비례하여 상승하는 문제점이 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, n+ 도핑과 스토리지 도핑을 동시에 진행하고 소오스/드레인전극과 화소전극을 한번의 마스크공정을 통해 형성함으로써 박막 트랜지스터의 제조에 사용되는 마스크수를 감소시킨 액정표시장치의 제조방법을 제공하는데 목적이 있다.
본 발명의 다른 목적은 상기 소오스/드레인전극을 위한 콘택홀과 화소전극을 위한 콘택홀을 동시에 형성함으로써 마스크수를 더욱 감소시킨 액정표시장치의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 자기정렬 구조의 엘디디를 구현한 액정표시장치의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 액정표시장치의 제조방법은 화소부와 제 1, 제 2 영역의 회로부로 구분되는 제 1 기판을 제공하는 단계; 상기 화소부에 스토리지패턴을 포함하는 화소부의 액티브패턴을 형성하며, 상기 회로부에 회로부의 액티브패턴을 형성하는 단계; 하나의 마스크공정을 통해 상기 화소부와 제 1 영역의 회로부의 액티브패턴의 소정영역에 n+ 소오스/드레인영역을 형성하며, 상기 화소부의 스토리지패턴에 스토리지 도핑을 진행하는 단계; 상기 제 1 기판 위에 제 1 절연막을 형성하는 단계; 제 1 도전막으로 상기 화소부와 회로부에 게이트전극을 형성하며, 상기 화소부에 공통라인을 형성하는 단계; 상기 제 2 영역의 회로부의 액티브패턴의 소정영역에 p+ 소오스/드레인영역을 형성하는 단계; 상기 제 1 기판 위에 제 2 절연막을 형성하는 단계; 상기 제 1 절연막과 제 2 절연막을 선택적으로 제거하여, 상기 화소부와 회로부의 액티브패턴의 소오스영역을 노출시키는 제 1 콘택홀과 상기 화소부와 회로부의 액티브패턴의 드레인영역을 노출시키는 제 2 콘택홀을 형성하는 단계; 상기 제 1 콘택홀과 제 2 콘택홀의 내부를 포함하는 상기 제 1 기판 전면에 제 2 도전막과 제 1 감광막을 형성하는 단계; 상기 제 1 감광막을 선택적으로 제거하여 상기 제 1 콘택홀과 제 2 콘택홀의 내부 일부를 제외한 영역의 상기 제 2 도전막을 노출시키는 단계; 상기 노출된 제 2 도전막을 제거하여 상기 화소부와 회로부의 액티브패턴의 소오스영역과 드레인영역 위에 상기 제 2 도전막으로 이루어진 배리어메탈층을 형성하는 단계; 제 4 도전막으로 상기 제 1 콘택홀 및 제 2 콘택홀을 통해 각각 상기 액티브패턴의 소오스영역 및 드레인영역과 전기적으로 접속하는 소오스전극 및 드레인전극을 형성하며, 제 3 도전막으로 상기 드레인전극과 연결되는 화소전극을 형성하는 단계; 제 2 기판을 제공하는 단계; 및 상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치의 제조방법의 바람직한 실시예를 상세히 설명한다.
도 2는 본 발명의 제 1 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도로써, 특히 화소부의 박막 트랜지스터를 포함하는 하나의 화소를 나타내고 있다.
실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 한 화소를 나타내고 있다.
도면에 도시된 바와 같이, 제 1 실시예의 어레이 기판(110)에는 상기 어레이 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있다. 또한, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(118)이 형성되어 있다.
상기 박막 트랜지스터는 게이트라인(116)에 연결된 게이트전극(121), 데이터라인(117)에 연결된 소오스전극(122) 및 화소전극(118)에 연결된 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 상기 소오스전극(122)과 드레인전극(123) 간에 전도채널(conductive channel)을 형성하는 액티브패턴(124')을 포함한다.
이때, 상기 제 1 실시예의 액티브패턴(124')은 다결정 실리콘 박막으로 이루어지며, 상기 액티브패턴(124')은 그 일부가 화소영역으로 연장되어 공통라인(108)과 함께 제 1 스토리지 커패시터를 구성하는 스토리지패턴(124")에 연결되어 있다. 즉, 상기 화소영역 내에는 상기 게이트라인(116)과 실질적으로 동일한 방향으로 공통라인(108)이 형성되어 있으며, 상기 공통라인(108)은 제 1 절연막(미도시)을 사이에 두고 그 하부의 스토리지패턴(124")과 중첩하여 제 1 스토리지 커패시터를 구 성한다. 이때, 상기 제 1 실시예의 스토리지패턴(124")은 상기 액티브패턴(124')을 구성하는 다결정 실리콘 박막에 별도의 마스크공정을 통한 스토리지 도핑을 통해 형성되게 된다.
상기 소오스전극(122) 및 드레인전극(123)은 상기 제 1 절연막과 제 2 절연막(미도시)에 형성된 제 1 콘택홀(140a) 및 제 2 콘택홀(140b)을 통해 상기 액티브패턴(124')의 소오스영역 및 드레인영역과 전기적으로 접속하게 된다. 또한, 상기 소오스전극(122)의 일부는 일방향으로 연장되어 상기 데이터라인(117)의 일부를 구성하며, 상기 드레인전극(123)의 일부는 화소영역 쪽으로 연장되어 제 3 절연막(미도시)에 형성된 제 3 콘택홀(140c)을 통해 상기 화소전극(118)과 전기적으로 접속하게 된다.
이때, 상기 화소영역으로 연장된 드레인전극(123)의 일부는 상기 제 2 절연막을 사이에 두고 그 하부의 공통라인(108)과 중첩하여 제 2 스토리지 커패시터를 구성하게 된다.
이하, 이와 같이 구성된 상기 어레이 기판의 제조공정을 도면을 참조하여 상세히 설명한다.
도 3a 내지 도 3i는 도 2에 도시된 어레이 기판의 II-II'선에 따른 제조공정을 순차적으로 나타내는 단면도로써, n 채널의 TFT가 형성되는 화소부의 어레이 기판을 제조하는 과정을 예를 들어 나타내고 있다. 이때, 회로부에는 n 채널의 TFT와 p 채널의 TFT가 모두 형성되게 된다.
도 3a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기 판(110) 위에 버퍼층(111)과 실리콘 박막을 형성한 다음, 상기 실리콘 박막을 결정화하여 다결정 실리콘 박막을 형성한다. 이후, 상기 다결정 실리콘 박막을 포토리소그래피공정(제 1 마스크공정)을 이용하여 패터닝하여 액티브패턴과 스토리지패턴을 구성할 다결정 실리콘 박막패턴(124)을 형성한다.
그리고, 도 3b에 도시된 바와 같이, 상기 다결정 실리콘 박막패턴(124)의 일부를 가린 후 도핑을 진행하여 스토리지패턴(124")을 형성한다. 여기서, 포토레지스트로 가려진 상기 다결정 실리콘 박막패턴(124)의 일부는 액티브패턴(124')을 형성하게 되며, 이때 또 하나의 포토리소그래피공정(제 2 마스크공정)이 필요하게 된다.
다음으로, 도 3c에 도시된 바와 같이, 상기 기판(110) 전면에 차례대로 제 1 절연막(115a)과 제 1 도전막을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 제 1 도전막을 선택적으로 패터닝함으로써 상기 액티브패턴(124') 위에 상기 제 1 도전막으로 이루어진 게이트전극(121)을 형성하는 동시에 상기 스토리지패턴(124") 위에 상기 제 1 도전막으로 이루어진 공통라인(108)을 형성한다.
상기 제 1 도전막은 상기 게이트전극(121)과 공통라인(108)을 구성하기 위해 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 저저항 불투명 도전성물질로 이루어질 수 있다.
이때, 상기 공통라인(108)은 화소영역 내에서 상기 제 1 절연막(115a)을 사이에 두고 그 하부의 스토리지패턴(124")과 중첩하여 제 1 스토리지 커패시터를 구 성하게 된다.
이후, 도 3d에 도시된 바와 같이, 상기 화소부 어레이 기판(110)의 전면과 회로부의 n 채널 TFT영역을 포토레지스트로 이루어진 제 1 차단막(170)으로 가린 후(제 4 마스크공정), 회로부의 p 채널 TFT영역에 고농도의 p+ 이온을 주입하여 p+ 소오스영역과 드레인영역을 형성한다.
그리고, 도 3e에 도시된 바와 같이, 상기 회로부의 p 채널 TFT영역과 상기 화소부/회로부의 n 채널 TFT영역 일부 및 스토리지영역을 제 2 차단막(170')으로 가린 후(제 5 마스크공정), 상기 화소부의 액티브패턴(124')의 소정 영역에 고농도의 n+ 이온을 주입하여 n+의 소오스영역(124a)과 드레인영역(124b)을 형성한다. 여기서, 도면부호 124c는 상기 소오스영역(124a)과 드레인영역(124b) 사이에 전도채널을 형성하는 채널영역을 의미한다.
이후, 상기 제 2 차단막(170')을 제거한 다음 기판(110) 전면에 저농도의 n- 이온을 주입하여 상기 n+의 소오스영역(124a)과 채널영역(124c) 및 상기 n+의 드레인영역(124b)과 채널영역(124c) 사이에 엘디디(Lightly Doped Drain; LDD)영역(124l)을 형성한다.
이때, 상기 스토리지영역은 상기 제 2 차단막(170')으로 가려도 되고 가리지 않아도 되며, 상기 회로부의 n 채널 TFT영역에도 동일한 방식으로 n+ 이온이 주입되어 n+의 소오스영역과 드레인영역 및 엘디디영역이 형성되게 된다.
다음으로, 도 3f에 도시된 바와 같이, 상기 기판(110) 전면에 제 2 절연막(115b)을 증착한 후, 포토리소그래피공정(제 6 마스크공정)을 통해 상기 제 1 절 연막(115a)과 제 2 절연막(115b)의 일부 영역을 제거하여 상기 소오스영역(124a)의 일부를 노출시키는 제 1 콘택홀(140a)과 상기 드레인영역(124b)의 일부를 노출시키는 제 2 콘택홀(140b)을 형성한다.
그리고, 도 3g에 도시된 바와 같이, 제 2 도전막을 기판(110) 전면에 형성한 후 포토리소그래피공정(제 7 마스크공정)을 이용하여 패터닝함으로써 상기 제 1 콘택홀(140a)을 통해 상기 소오스영역(124a)과 전기적으로 접속하는 소오스전극(122)을 형성하며, 상기 제 2 콘택홀(140b)을 통해 상기 드레인영역(124b)과 전기적으로 접속하는 드레인전극(123)을 형성한다. 이때, 상기 소오스전극(122)의 일부는 일방향으로 연장되어 데이터라인(117)을 형성하게 되며, 상기 드레인전극(123)의 일부는 화소영역으로 연장되어 상기 제 2 절연막(115b)을 사이에 두고 그 하부의 공통라인(108)과 중첩하여 제 2 스토리지 커패시터를 구성하게 된다.
다음으로, 도 3h에 도시된 바와 같이, 상기 기판(110) 전면에 제 3 절연막(115c)을 증착한 후, 포토리소그래피공정(제 8 마스크공정)을 이용하여 상기 제 3 절연막(115c)을 패터닝함으로써 상기 드레인전극(123)의 일부를 노출시키는 제 3 콘택홀(140c)을 형성한다.
그리고, 도 3i에 도시된 바와 같이, 상기 제 3 절연막(115c)이 형성된 기판(110) 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정(제 9 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 패터닝함으로써 상기 제 3 콘택홀(140c)을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극(118)을 형성한다.
상기 제 3 도전막은 화소전극(118)을 구성하기 위해 인듐-틴-옥사이 드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO) 등과 같이 투과율이 뛰어난 투명 도전물질을 사용할 수 있다.
이때, 상기 제 1 실시예의 경우에는 다결정 실리콘 박막으로 액티브패턴과 스토리지패턴을 형성하고 별개의 마스크공정을 통해 상기 스토리지패턴에 스토리지도핑을 진행함으로써 총 9개의 마스크공정을 통해 화소부와 회로부의 TFT를 제작할 수 있게 되는데, 이하 상기 액티브패턴의 n+ 도핑과 스토리지패턴의 스토리지 도핑을 동시에 진행하며 소오스/드레인전극과 화소전극을 한번의 마스크공정으로 형성함으로써 두 번의 마스크공정을 줄인 본 발명의 제 2 실시예를 상세히 설명한다.
도 4는 본 발명의 제 2 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도로써, 특히 화소부의 박막 트랜지스터를 포함하는 하나의 화소를 나타내고 있다.
실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 하나의 화소를 나타내고 있다.
도면에 도시된 바와 같이, 제 2 실시예의 어레이 기판(210)에는 상기 어레이 기판(210) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(216)과 데이터라인(217)이 형성되어 있다. 또한, 상기 게이트라인(216)과 데이터라인(217)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(218)이 형성되어 있다.
상기 박막 트랜지스터는 게이트라인(216)에 연결된 게이트전극(221), 데이터라인(217)에 연결된 소오스전극(222) 및 화소전극(218)에 연결된 드레인전극(223)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(221)에 공급되는 게이트 전압에 의해 상기 소오스전극(222)과 드레인전극(223) 간에 전도채널을 형성하는 액티브패턴(224')을 포함한다.
이때, 다결정 실리콘 박막으로 이루어진 상기 액티브패턴(224')은 그 일부가 화소영역으로 연장되어 스토리지패턴(224")을 구성하며, 상기 스토리지패턴(224")은 상기 액티브패턴(224')의 소정영역에 n+ 이온을 주입하여 소오스영역과 드레인영역을 형성할 때 상기 스토리지패턴(224")에도 동시에 n+ 불순물 이온이 주입되어 스토리지전극으로 사용되게 된다. 또한, 상기 화소영역 내에는 상기 게이트라인(216)과 실질적으로 동일한 방향으로 공통라인(208)이 형성되어 있으며, 상기 공통라인(208)은 제 1 절연막(미도시)을 사이에 두고 그 하부의 스토리지패턴(224")과 중첩하여 제 1 스토리지 커패시터를 구성한다. 이때, 상기 제 2 실시예의 스토리지패턴(224")은 상기 액티브패턴(224')을 구성하는 실리콘 박막으로 이루어지나, 상기 제 1 실시예와는 다르게 상기 액티브패턴(224')의 n+ 도핑공정을 이용하여 스토리지 도핑함으로써 추가적이 마스크공정 필요없게 된다.
상기 소오스전극(222) 및 드레인전극(223)은 상기 제 1 절연막과 제 2 절연막(미도시)에 형성된 제 1 콘택홀(240a) 및 제 2 콘택홀(240b)을 통해 상기 액티브패턴(224')의 소오스영역 및 드레인영역과 전기적으로 접속하게 된다. 또한, 상기 소오스전극(222)의 일부는 일방향으로 연장되어 상기 데이터라인(217)의 일부를 구 성하며, 상기 드레인전극(223)의 일부는 화소영역 쪽으로 연장되어 상기 화소전극(218)과 연결되게 된다. 이때, 상기 소오스전극(222)과 드레인전극(223) 및 데이터라인(217)의 하부에는 투명한 도전물질로 이루어지며 상기 소오스전극(222)과 드레인전극(223) 및 데이터라인(217)과 동일한 형태로 패터닝된 소오스전극패턴(미도시)과 드레인전극패턴(미도시) 및 데이터라인패턴(미도시)이 형성되어 있으며, 상기 드레인전극패턴의 일부는 화소영역 쪽으로 연장되어 상기 화소전극(218)을 구성하게 된다.
이때, 상기 화소영역으로 연장된 드레인전극(223)의 일부는 상기 제 2 절연막을 사이에 두고 그 하부의 공통라인(208)과 중첩하여 제 2 스토리지 커패시터를 구성하게 된다.
또한, 상기 소오스전극패턴과 드레인전극패턴 및 데이터라인패턴은 상기 화소전극(218)과 동일한 도전물질, 예를 들어 인듐-틴-옥사이드나 인듐-징크-옥사이드와 같은 투명한 도전물질로 이루어질 수 있으며, 이 경우에는 상기 소오스전극패턴과 상기 액티브패턴의 소오스영역 및 상기 드레인전극패턴과 상기 드레인영역 사이에 몰리브덴이나 알루미늄 등의 저저항 도전물질로 이루어진 배리어메탈층(미도시)을 형성함으로써 상기 소오스전극패턴과 상기 액티브패턴의 소오스영역 및 상기 드레인전극패턴과 상기 드레인영역 사이의 접촉저항을 낮출 수 있다.
이와 같이 구성된 상기 제 2 실시예의 어레이 기판은 회절노광을 이용함으로써 상기 소오스/드레인전극(222, 223)과 데이터라인(217), 소오스/드레인전극패턴과 데이터라인패턴 및 화소전극(218)을 한번의 마스크공정을 통해 형성할 수 있게 된다. 또한, n+ 도핑과 스토리지 도핑을 동시에 진행하며 상기 화소전극(218)과 드레인전극(223)이 별도의 콘택홀 없어 연결됨으로써 총 7번의 마스크공정을 통해 어레이 기판을 제작할 수 있게 되는데, 이를 액정표시장치의 제조방법을 통해 상세히 설명한다.
도 5a 내지 도 5f는 도 4에 도시된 어레이 기판의 IV-IV'선에 따른 제조공정을 순차적으로 나타내는 단면도이며, 도 6a 내지 도 6e는 도 4에 도시된 어레이 기판의 IV-IV'선에 따른 제조공정을 순차적으로 나타내는 평면도이다.
이때, 일반적으로 화소부에 형성되는 박막 트랜지스터는 n 채널 또는 p 채널 모두 가능하며 회로부에는 n 채널 TFT와 p 채널 TFT가 모두 형성되어 CMOS 형태를 이루게 되나, 도면에는 편의상 화소부의 n 채널 TFT 및 회로부의 n 채널 TFT와 p 채널 TFT를 제작하는 방법을 예를 들어 나타내고 있다.
도 5a 및 도 6a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(210) 위에 버퍼층(211)과 실리콘 박막을 형성한 다음, 상기 실리콘 박막을 결정화하여 다결정 실리콘 박막을 형성한다.
이때, 상기 버퍼층(211)은 상기 기판(210) 내에 존재하는 나트륨(natrium; Na) 등의 불순물이 공정 중에 상부층으로 침투하는 것을 차단하는 역할을 한다.
이후, 포토리소그래피공정(제 1 마스크공정)을 이용하여 상기 다결정 실리콘 박막을 패터닝하여 화소부 어레이 기판(210)에 액티브패턴(224')을 형성하며, 회로부 어레이 기판(210)에 n 채널 액티브패턴(224n)과 p 채널 액티브패턴(224p)을 형성한다.
그리고, 도 5b 및 도 6b에 도시된 바와 같이, 상기 회로부의 p 채널 TFT영역 전부 및 화소부와 회로부의 n 채널 TFT영역 일부를 포토레지스트로 이루어진 제 1 차단막(270)으로 가린 후(제 2 마스크공정), 상기 제 1 차단막(270)을 마스크로 고농도의 n+ 이온을 주입하여 n+ 소오스영역(224a, 224na)과 드레인영역(224b, 224nb)을 형성한다. 여기서, 도면부호 224c 및 224nc는 상기 n+ 소오스영역(224a, 224na)과 드레인영역(224b, 224nb) 사이에 전도채널을 형성하는 n 채널영역을 의미한다. 이때, n+ 이온이 주입된 상기 액티브패턴(224')의 일부영역은 스토리지패턴(224")을 구성함으로써 스토리지 도핑을 위한 별도의 마스크공정이 필요없게 된다.
이후, 도 5c 및 도 6c에 도시된 바와 같이, 상기 기판(210) 전면에 제 1 절연막(215a)과 제 1 도전막을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 통해 상기 제 1 도전막을 선택적으로 패터닝하여 화소부와 회로부의 액티브패턴(224',224n,224p) 상부에 상기 제 1 도전막으로 이루어진 게이트전극(221, 221n, 221p)과 게이트라인(216)을 형성하며, 상기 화소부의 스토리지패턴(224") 상부에 상기 제 1 도전막으로 이루어진 공통라인(208)을 형성한다.
상기 제 1 도전막은 게이트전극(221, 221n, 221p)과 게이트라인(216) 및 공통라인(216)을 구성하기 위해 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 저저항 불투명 도전성물질로 이루어질 수 있다.
여기서, 상기 화소부의 공통라인(208)은 상기 제 1 절연막(215a)을 사이에 두고 그 하부의 스토리지패턴(224")과 중첩하여 제 1 스토리지 커패시터를 형성한다.
그리고, 상기 기판(210) 전면에 저농도의 n- 이온을 주입하여 상기 n+ 소오스영역(224a, 224na)과 채널영역(224c, 224nc) 및 상기 n+ 드레인영역(224b, 224nb)과 채널영역(224c, 224nc) 사이에 엘디디영역(224l, 224l)을 형성한다.
이때, 상기 엘디디영역(224l, 224l)은 n 채널의 소오스영역(224a, 224na)과 n 채널의 드레인영역(224b, 224nb)이 형성된 상태에서 상기 n 채널의 게이트전극(221, 221n)을 마스크로 기판(210) 전면에 n- 이온을 주입하여 형성함에 따라 자기정렬 구조의 엘디디를 구성하게 되어 TFT이 오프-전류를 제어할 수 있게 된다.
다음으로, 도 5d에 도시된 바와 같이, 상기 화소부와 회로부의 n 채널 TFT영역 전부를 제 2 차단막(270')으로 가린 후(제 4 마스크공정), 상기 제 2 차단막(270')을 마스크로 회로부의 p 채널 TFT영역에 고농도의 p+ 이온을 주입하여 p+ 소오스영역(224pa)과 드레인영역(224pb)을 형성한다. 여기서, 도면부호 224pc는 상기 p+ 소오스영역(224pa)과 드레인영역(224pb) 사이에 전도채널을 형성하는 p 채널영역을 의미한다.
이후, 도 5e 및 도 6d에 도시된 바와 같이, 상기 기판(210) 전면에 제 2 절연막(215b)을 증착한 후, 포토리소그래피공정(제 5 마스크공정)을 통해 상기 제 1 절연막(215a)과 제 2 절연막(215b)의 일부 영역을 제거하여 상기 소오스영역(224a,224na,224pa)의 일부를 노출시키는 제 1 콘택홀(240a,240na,240pa)과 상기 드레인영역(224b,224nb,224pb)의 일부를 노출시키는 제 2 콘택 홀(240b,240nb,240pb)을 형성한다.
여기서, 상기 제 2 절연막(215b)은 SiNx/SiO2의 이중막을 적용할 수 있다. 이때에는 SiO2 증착 후 활성화 열처리를 하며, SiNx 증착 후 수소화 열처리를 할 수 있다. 또는, SiNx/SiO2를 모두 증착 후 한번의 열처리를 통해 수소화 및 활성화를 동시에 할 수도 있다.
또한, 상기 제 2 절연막(215b)은 SiNx 단일막 혹은 SiO2/SiNx/SiO2의 삼중막 등이 다양하게 적용될 수 있다.
이후, 도 5f 및 도 6e에 도시된 바와 같이, 기판(210) 전면에 제 2 도전막을 형성한 후 포토레지스트의 애싱(ashing)과 상기 제 2 도전막의 선택적 식각을 통해 상기 제 2 도전막으로 이루어진 배리어메탈층(290')을 형성하며, 제 3 도전막과 제 4 도전막을 차례대로 증착한 다음 회절노광을 이용하여 상기 제 3 도전막과 제 4 도전막을 두 번의 식각공정을 통해 패터닝함으로써 한번의 마스크공정(제 6 마스크공정)으로 상기 제 4 도전막으로 이루어진 소오스전극(222,222n,222p)과 드레인전극(223,223n,223p) 및 데이터라인(217)을 형성하는 동시에 상기 제 3 도전막으로 이루어진 화소전극(218)을 형성하게 된다.
이하, 도 7a 내지 도 7h를 참조하여 상기 제 6 마스크공정을 상세히 설명한다.
도 7a 내지 도 7h는 도 5f 및 도 6e에 도시된 제 6 마스크공정을 구체적으로 나타내는 단면도이다.
도 7a에 도시된 바와 같이, 상기 제 1 콘택홀(240a,240na,240pa)과 제 2 콘택홀(240b,240nb,240pb)의 내부를 포함하는 기판(210) 전면에 제 2 도전막(290)과 제 1 감광막(370)을 형성한다.
이후, 도 7b에 도시된 바와 같이상기 제 1 감광막(370)의 일부를 제거하는 애싱공정을 진행하여 상기 제 1 콘택홀(240a,240na,240pa)과 제 2 콘택홀(240b,240nb,240pb)의 내부 일부를 제외한 영역에서 상기 제 2 도전막(290)을 노출시킨다. 이때, 상기 제 1 감광막(370)은 그 일부가 제거된 제 1 감광막패턴(370')으로 상기 제 1 콘택홀(240a,240na,240pa)과 제 2 콘택홀(240b,240nb,240pb)의 내부 일부에 남아있게 된다.
그리고, 도 7c에 도시된 바와 같이, 상기 노출된 일부의 제 2 도전막을 제거하여 상기 액티브패턴(224',224n,224p)의 소오스영역(224a,224na,224pa)과 드레인영역(224b,224nb,224pb) 위에 상기 제 2 도전막으로 이루어진 배리어메탈층(290')을 남긴다. 다만, 본 발명이 이에 한정되는 것은 아니며, 상기 배리어메탈층(290') 없이 후속공정을 진행할 수도 있다.
이후, 도 7d에 도시된 바와 같이, 상기 기판(210) 전면에 제 3 도전막(230)과 제 4 도전막(240) 및 제 2 감광막(470)을 형성한 후 본 실시예의 회절마스크(280)를 통해 상기 제 2 감광막(470)에 선택적으로 빛을 조사한다.
이때, 상기 제 3 도전막(230)은 화소전극을 구성할 인듐-틴-옥사이드 또는 인듐-징크-옥사이드와 같은 투명한 도전물질로 형성하며, 상기 제 4 도전막(240)은 소오스전극과 드레인전극 밑 데이터라인을 구성할 알루미늄, 알루미늄 합금, 텅스 텐, 구리, 크롬, 몰리브덴 등과 같은 저저항 불투명 도전물질로 형성할 수 있다.
이때, 본 실시예에 사용한 회절마스크(280)에는 조사된 광을 모두 투과시키는 투과영역(I)과 슬릿패턴이 적용되어 광의 일부만 투과시키고 일부는 차단하는 슬릿영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 회절마스크(280)를 투과한 빛만이 제 2 감광막(470)에 조사되게 된다.
이어서, 상기 회절마스크(280)를 통해 노광된 제 2 감광막(470)을 현상하고 나면, 도 7e에 도시된 바와 같이, 상기 차단영역(III)과 슬릿영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(470A)과 제 2 감광막패턴(470B)이 남아있게 되고, 모든 광이 투과된 투과영역(I)에는 감광막이 완전히 제거되어 상기 제 4 도전막(240) 표면이 노출되게 된다.
이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(470A)은 슬릿영역(II)을 통해 형성된 제 2 감광막패턴(470B)은 보다 두껍게 형성된다. 또한, 상기 투과영역(I)을 통해 광이 모두 투과된 영역에는 감광막이 완전히 제거되는데, 이것은 포지티브 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 포토레지스트를 사용하여도 무방하다.
다음으로, 도 7f에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(470A)과 제 2 감광막패턴(470B)을 마스크로 하여, 그 하부에 형성된 제 3 도전막과 제 4 도전막을 선택적으로 제거하게 되면, 상기 기판(210)에 상기 제 4 도전막으로 이루어지며 상기 제 1 콘택홀(240a,240na,240pa) 및 제 2 콘택홀(240b,240nb,240pb)을 통해 상기 액티브패턴(224',224n,224p)의 소오스영 역(224a,224na,224pa) 및 드레인영역(224b,224nb,224pb)과 전기적으로 접속하는 소오스전극(222,222n,222p) 및 드레인전극(223,223n,223p)이 형성되게 된다.
이때, 상기 소오스전극(222,222n,222p)과 드레인전극(223,223n,223p)의 하부에는 상기 제 3 도전막으로 이루어지며 그 측면이 상기 소오스전극(222,222n,222p) 및 드레인전극(223,223n,223p)과 동일한 형태로 패터닝된 소오스전극패턴(222',222n',222p')과 드레인전극패턴(223',223n',223p')이 남아있게 된다.
이때, 실질적으로 상기 소오스전극패턴(222',222n',222p')과 드레인전극패턴(223',223n',223p')은 상기 배리어메탈층(290')을 통해 상부의 소오스전극(222,222n,222p) 및 드레인전극(223,223n,223p)과 하부의 소오스영역(224a,224na,224pa) 및 드레인영역(224b,224nb,224pb) 사이를 전기적으로 접속시키게 한다.
상기 화소부의 드레인전극패턴(223')은 그 일부가 화소영역으로 연장되어 화소전극(218)을 구성하며, 이때 상기 화소전극(218) 상부에는 상기 제 4 도전막으로 이루어진 제 4 도전막패턴(240')이 남아있게 된다.
이후, 상기 제 1 감광막패턴(470A)과 제 2 감광막패턴(470B)의 일부를 제거하는 애싱공정을 진행하게 되면, 도 7g에 도시된 바와 같이, 상기 화소영역, 즉 회절노광이 적용된 슬릿영역(II)의 제 2 감광막패턴이 완전히 제거되어 상기 제 4 도전막패턴(240') 표면이 노출되게 된다.
이때, 상기 제 1 감광막패턴은 상기 제 2 감광막패턴의 두께만큼이 제거된 제 3 감광막패턴(470A')으로 상기 차단영역(III)에 대응하는 영역 상부에만 남아있 게 된다.
이후, 도 7h에 도시된 바와 같이, 상기 남아있는 제 3 감광막패턴(470A')을 마스크로 하여 상기 화소전극(218) 상부의 제 4 도전막패턴(240')을 제거하여 상기 화소전극(218) 표면을 외부로 노출시킨다.
이때, 상기 화소부의 소오스전극(222)의 일부는 일방향을 연장되어 데이터라인(217)을 형성하게 되며, 상기 화소부의 드레인전극(223)의 일부는 화소영역으로 연장되어 상기 제 2 절연막(215b)을 사이에 두고 그 하부의 공통라인(208)과 중첩하여 제 2 스토리지 커패시터를 구성하게 된다.
이와 같이 구성된 상기 제 1, 제 2 실시예의 어레이 기판은 화상표시 영역의 외곽에 형성된 실런트에 의해 컬러필터 기판과 대향하도록 합착되어 액정표시장치를 구성하며, 상기 어레이 기판과 컬러필터 기판의 합착은 상기 어레이 기판과 컬러필터 기판에 형성된 합착키를 통해 이루어진다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
상술한 바와 같이, 본 발명에 따른 액정표시장치의 제조방법은 n+ 도핑과 스토리지 도핑을 동시에 진행하고 소오스/드레인전극과 화소전극을 한번의 마스크공정을 통해 형성할 수 있게 된다. 그 결과 박막 트랜지스터 제조에 사용되는 마스크 수를 줄여 제조공정 및 비용을 절감시키는 효과를 제공한다.
또한, 본 발명에 따른 액정표시장치의 제조방법은 자기정렬 구조의 엘디디를 형성함으로써 박막 트랜지스터의 오프-전류를 제어할 수 있게 된다.

Claims (21)

  1. 화소부와 제 1, 제 2 영역의 회로부로 구분되는 제 1 기판을 제공하는 단계;
    상기 화소부에 스토리지패턴을 포함하는 화소부의 액티브패턴을 형성하며, 상기 회로부에 회로부의 액티브패턴을 형성하는 단계;
    하나의 마스크공정을 통해 상기 화소부와 제 1 영역의 회로부의 액티브패턴의 소정영역에 n+ 소오스/드레인영역을 형성하며, 상기 화소부의 스토리지패턴에 스토리지 도핑을 진행하는 단계;
    상기 제 1 기판 위에 제 1 절연막을 형성하는 단계;
    제 1 도전막으로 상기 화소부와 회로부에 게이트전극을 형성하며, 상기 화소부에 공통라인을 형성하는 단계;
    상기 제 2 영역의 회로부의 액티브패턴의 소정영역에 p+ 소오스/드레인영역을 형성하는 단계;
    상기 제 1 기판 위에 제 2 절연막을 형성하는 단계;
    상기 제 1 절연막과 제 2 절연막을 선택적으로 제거하여, 상기 화소부와 회로부의 액티브패턴의 소오스영역을 노출시키는 제 1 콘택홀과 상기 화소부와 회로부의 액티브패턴의 드레인영역을 노출시키는 제 2 콘택홀을 형성하는 단계;
    상기 제 1 콘택홀과 제 2 콘택홀의 내부를 포함하는 상기 제 1 기판 전면에 제 2 도전막과 제 1 감광막을 형성하는 단계;
    상기 제 1 감광막을 선택적으로 제거하여 상기 제 1 콘택홀과 제 2 콘택홀의 내부 일부를 제외한 영역의 상기 제 2 도전막을 노출시키는 단계;
    상기 노출된 제 2 도전막을 제거하여 상기 화소부와 회로부의 액티브패턴의 소오스영역과 드레인영역 위에 상기 제 2 도전막으로 이루어진 배리어메탈층을 형성하는 단계;
    제 4 도전막으로 상기 제 1 콘택홀 및 제 2 콘택홀을 통해 각각 상기 액티브패턴의 소오스영역 및 드레인영역과 전기적으로 접속하는 소오스전극 및 드레인전극을 형성하며, 제 3 도전막으로 상기 드레인전극과 연결되는 화소전극을 형성하는 단계;
    제 2 기판을 제공하는 단계; 및
    상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함하는 액정표시장치의 제조방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 화소부와 회로부의 액티브패턴과 스토리지패턴은 다결정 실리콘 박막으로 이루어진 것을 특징으로 하는 액정표시장치의 제조방법.
  4. 삭제
  5. 제 1 항에 있어서, 상기 화소부와 제 1 영역의 회로부의 액티브패턴의 소정영역에 n+ 소오스/드레인영역을 형성하며, 상기 화소부의 스토리지패턴에 스토리지 도핑을 진행하는 단계는
    제 1 차단막으로 상기 제 2 영역의 회로부 전부 및 상기 화소부와 제 1 영역의 회로부의 일부를 가리는 단계;
    상기 제 1 차단막을 마스크로 상기 화소부와 제 1 영역의 회로부에 고농도의 n+ 이온을 주입하여 상기 화소부와 제 1 영역의 회로부의 액티브패턴의 소정영역에 n+ 소오스/드레인영역을 형성하는 단계; 및
    상기 제 1 차단막을 마스크로 상기 화소부의 스토리지패턴에 상기 고농도의 n+ 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  6. 제 1 항에 있어서, 상기 공통라인은 상기 제 1 절연막을 사이에 두고 그 하부의 스토리지패턴과 중첩하여 제 1 스토리지 커패시터를 형성하는 한편, 상기 제 2 절연막을 사이에 두고 그 상부의 드레인전극의 일부와 중첩하여 제 2 스토리지 커패시터를 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  7. 삭제
  8. 제 1 항에 있어서, 상기 제 2 영역의 회로부의 액티브패턴의 소정영역에 p+ 소오스/드레인영역을 형성하는 단계는
    제 2 차단막으로 상기 화소부와 제 1 영역의 회로부 전부를 가리는 단계; 및
    상기 제 2 차단막을 마스크로 상기 제 2 영역의 회로부에 고농도의 p+ 이온을 주입하여 상기 제 2 영역의 회로부의 액티브패턴의 소정영역에 p+ 소오스/드레 인영역을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  9. 제 5 항에 있어서, 상기 화소부와 제 1 영역의 회로부의 게이트전극을 마스크로 저농도의 n- 이온을 주입하여 상기 화소부와 제 1 영역의 회로부의 액티브패턴의 소정영역에 엘디디영역을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  10. 삭제
  11. 삭제
  12. 제 1 항에 있어서, 상기 화소부와 제 1 영역의 회로부에는 n 채널 박막 트랜지스터가 형성되며, 상기 제 2 영역의 회로부에는 p 채널 박막 트랜지스터가 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  13. 삭제
  14. 제 1 항에 있어서, 상기 소오스전극 및 드레인전극을 형성하며, 상기 드레인전극과 연결되는 화소전극을 형성하는 단계는
    상기 배리어메탈층이 형성된 제 1 기판 전면에 제 3 도전막과 제 4 도전막을 형성하는 단계;
    상기 제 4 도전막이 형성된 제 1 기판의 소오스전극과 드레인전극 및 데이터라인이 형성되는 영역에 제 1 두께를 갖는 제 1 감광막패턴을 형성하며, 화소전극이 형성되는 영역에 제 2 두께를 갖는 제 2 감광막패턴을 형성하는 단계;
    상기 제 1 감광막패턴과 제 2 감광막패턴을 마스크로 상기 제 3 도전막과 제 4 도전막을 선택적으로 제거하여 상기 제 1 기판에 상기 제 4 도전막으로 이루어진 소오스전극과 드레인전극 및 데이터라인을 형성하며, 화소영역에 상기 제 3 도전막으로 이루어진 화소전극과 상기 제 4 도전막으로 이루어진 제 4 도전막패턴을 형성하는 단계;
    상기 제 2 감광막패턴을 제거하는 동시에 상기 제 1 감광막패턴의 두께 일부를 제거하여 제 3 두께의 제 3 감광막패턴을 형성하는 단계; 및
    상기 제 3 감광막패턴을 마스크로 상기 화소영역의 상기 제 4 도전막패턴을 제거하여 상기 제 3 도전막으로 이루어진 화소전극을 노출시키는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  15. 제 14 항에 있어서, 상기 소오스전극과 드레인전극 및 데이터라인 하부에는 상기 제 3 도전막으로 이루어지며 그 측면이 상기 소오스전극과 드레인전극 및 데이터라인과 동일한 형태로 패터닝된 소오스전극패턴과 드레인전극패턴 및 데이터라인패턴이 각각 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  16. 제 14 항에 있어서, 상기 제 1 감광막패턴은 애싱공정을 통해 상기 제 2 감광막패턴의 두께만큼 줄어든 제 3 두께의 제 3 감광막패턴으로 패터닝되는 것을 특징으로 하는 액정표시장치의 제조방법.
  17. 삭제
  18. 삭제
  19. 제 14 항에 있어서, 상기 제 1 두께는 상기 제 2 두께보다 두꺼운 것을 특징으로 하는 액정표시장치의 제조방법.
  20. 제 14 항에 있어서, 상기 제 2 도전막과 제 4 도전막은 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬 또는 몰리브덴의 불투명 도전물질로 형성하며, 상기 제 3 도전막은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드의 투명한 도전물질로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  21. 삭제
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