KR20080062948A - 액정표시장치의 제조방법 - Google Patents

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Abstract

본 발명은 회로부 n채널 TFT영역 및 회로부 p채널 TFT영역 경계부위에서 제 1게이트라인 및 제 2게이트라인의 측면 프로파일을 양호하게 할 수 있는 액정표시장치의 제조방법에 관해 개시한다. 개시된 방법은 회로부 p채널 TFT영역 및 회로부 n채널 TFT영역이 정의된 기판을 제공하는 단계와, 상기 기판의 상기 회로부 p채널 TFT영역에 제 1활성층 및 상기 회로부 n채널 TFT영역에 제 2활성층을 각각 형성하는 단계와, 상기 제 1, 제 2활성층을 가진 기판 상에 금속막을 형성하는 단계와, 상기 금속막을 선택적으로 패터닝하여 회로부 p채널 TFT영역 및 회로부 n채널 TFT영역 전체에 걸쳐서 일방향으로 길게 배열된 제 1게이트라인 및 상기 제 2게이트라인과 일정 간격으로 이격 배치된 제 2게이트라인을 형성하되, 상기 제 1게이트라인은 상기 회로부 p형 게이트전극이 구비되도록 형성하는 단계와, 상기 잔류된 금속막을 선택적으로 패터닝하여 상기 제 2게이트라인과 연결되는 회로부 n형 게이트전극을 형성하는 단계를 포함한다.

Description

액정표시장치의 제조방법{METHOD FOR FABRICATING LCD}
도 1a 내지 도 1f는 종래기술에 따른 액정표시장치의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 도 1d의 회로부를 나타낸 기판의 부분 평면도.
도 3은 도 1e의 회로부를 나타낸 기판의 부분 평면도.
도 4a 내지 도 4g는 본 발명에 따른 액정표시장치의 제조방법을 설명하기 위한 공정별 단면도.
도 5는 도 4d의 회로부를 나타낸 기판의 부분 평면도.
도 6은 도 5에서 제 2감광막패턴이 제거된 기판의 상태를 보인 부분 평면도. 도 7은 도 4e의 회로부를 나타낸 기판의 부분 평면도.
도 8은 도 7에서 제 3감광막패턴이 제거된 기판의 상태를 보인 부분 평면도.
본 발명은 액정표시장치의 제조방법에 관한 것으로서, 보다 구체적으로는 회로부 n채널 TFT영역 및 회로부 p채널 TFT영역에 걸쳐 길게 배열되는 게이트라인 들을 갖는 액정표시장치의 제조방법에 관한 것이다
최근의 정보화 사회에서 디스플레이는 시각정보 전달매체로서 그 중요성이 더 한층 강조되고 있으며, 향후 주요한 위치를 점하기 위해서는 저소비전력화, 박형화, 경량화, 고화질화 등의 요건을 충족시켜야 한다. 현재 평판 디스플레이(Flat Panel Display; FPD)의 주력 제품인 액정표시장치(Liquid Crystal Display; LCD)는 디스플레이의 이러한 조건들을 만족시킬 수 있는 성능뿐만 아니라 양산성까지 갖추었기 때문에, 이를 이용한 각종 신제품 창출이 급속도로 이루어지고 있으며 기존의 브라운관(Cathode Ray Tube; CRT)을 점진적으로 대체할 수 있는 핵심부품 산업으로서 자리 잡았다.
일반적으로, 액정표시장치는 매트릭스(matrix) 형태로 배열된 액정셀들에 화상정보에 따른 데이터신호를 개별적으로 공급하여, 상기 액정셀들의 광투과율을 조절함으로써 원하는 화상을 표시할 수 있도록 한 표시장치이다.
상기 액정표시장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 스위칭소자로 사용하여 화소부의 액정을 구동하는 방식이다.
상기 비정질 실리콘 박막 트랜지스터 기술은 1979년 영국의 LeComber 등에 의하여 개념이 확립되어 1986년에 3“ 액정 휴대용 텔레비전으로써 실용화되었고 최근에는 50” 이상의 대면적 박막 트랜지스터 액정표시장치가 개발되었다. 특히, 상기 비정질 실리콘 박막 트랜지스터는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문에 활발히 이용되고 있다.
그러나, 상기 비정질 실리콘 박막 트랜지스터의 전기적 이동도(～1cm2/Vsec)로는 1MHz 이상의 고속 동작을 요구하는 주변회로에 이용하는데는 한계가 있다. 이에 따라 전계효과 이동도(field effect mobility)가 상기 비정질 실리콘 박막 트랜지스터에 비해 큰 다결정 실리콘(Polycrystalline Silicon; poly-Si) 박막 트랜지스터를 이용하여 유리기판 위에 화소부와 구동회로부를 동시에 집적하는 연구가 활발히 진행되고 있다.
다결정 실리콘 박막 트랜지스터 기술은 1982년에 액정 컬러 텔레비전이 개발된 이후로 캠코더 등의 소형 모듈에 적용하고 있으며, 낮은 감광도와 높은 전계효과 이동도를 가지고 있어 구동회로를 기판에 직접 제작할 수 있다는 장점이 있다.
이동도의 증가는 구동 화소수를 결정하는 구동회로부의 동작 주파수를 향상시킬 수 있으며 이로 인한 표시장치의 고정세화가 용이해진다. 또한, 화소부의 신호 전압의 충전 시간의 감소로 전달 신호의 왜곡이 줄어들어 화질 향상을 기대할 수 있다.
또한, 다결정 실리콘 박막 트랜지스터는 높은 구동 전압(～25V)을 갖는 비정질 실리콘 박막 트랜지스터에 비해 10V 미만에서 구동이 가능하므로 전력 소모를 감소시킬 수 있다는 장점이 있다.
이하, 도 1a 내지 도 1f를 참조하여 액정표시장치의 제조방법에 대해서 자세히 살펴본다.
도 1a에 도시된 바와 같이, 절연 기판(101)을 제공한다. 상기 절연기판(101) 에는 n채널(또는 p채널) TFT영역과 스토리지영역으로 구분되는 화소부 및 n채널 TFT영역과 p채널 TFT영역으로 구분되는 회로부가 각각 정의되어 있다. 즉, 상기 화소부는 n채널 TFT 또는 p채널 TFT가 모두 형성 가능하며, 상기 회로부는 n채널 TFT와 p채널 TFT가 모두 형성되어 CMOS 형태를 이룬다. 이어, 상기 절연기판(101) 상에 버퍼층(103), 다결정실리콘막(105), 절연막(107), 스토리지전극막(109)을 차례로 형성한다. 상기 절연막(107)은 게이트 절연막일 수 있다. 상기 절연막(107)은 생략될 수도 있다. 상기 스토리지전극막(109)은 n+실리콘층 또는 금속막일 수 있다.
도 1b에 도시된 바와 같이, 슬릿 또는 하프톤 마스크(미도시)를 이용하여 상기 스토리지전극막을 가진 기판 상에 제 1감광막패턴(130)를 형성한다. 상기 제 1감광막패턴(130)은 회로부의 n채널 TFT영역과 p채널 TFT영역, 및 화소부의 n채널 TFT영역이 상기 화소부의 스토리지영역보다 상대적으로 얇게 형성된다. 상기 제 1감광막패턴(130)를 이용하여 상기 스토리지전극막, 절연막 및 다결정실리콘막을 선택적으로 1차 식각하여 상기 화소부를 덮는 화소패턴(110P1), 및 회로부의 n채널 TFT영역과 p채널 TFT영역을 각각 덮는 제 1 및 제 2회로패턴들(110P2)(110P3)를 형성한다. 상기 스토리지전극막, 절연막 및 다결정실리콘막은 동시에 식각될 수 있다.
도 1c에 도시된 바와 같이, 상기 제 1감광막패턴을 에싱한다. 상기 에싱 후 잔류된 제 1감광막패턴(130P)은 상대적으로 두께가 얇은 회로부의 n채널 TFT영역과 p채널 TFT영역, 및 상기 화소부의 TFT영역이 모두 제거되며, 화소부의 스토리지영 역에만 선택적으로 잔류된다. 이어, 상기 잔류된 제 1감광막패턴(130P)에 의해 노출된 상기 화소패턴(110P1) 및 제 1, 제 2회로패턴들(110P2)(110P3)로부터 스토리지전극막 및 절연막을 선택적으로 제거한다. 그 결과, 상기 화소부의 스토리지영역에는 잔류된 스토리지전극막으로 이루어진 스토리지전극(109P)이 형성된다. 이때, 상기 화소부의 n채널 TFT영역, 상기 회로부의 n채널 TFT영역, 및 상기 회로부의 p채널 TFT영역에는 다결정실리콘막으로 된 각각의 제 1, 제2 및 제 3활성층(105P1)(105P2)(105P3)이 형성된다.
도 1d에 도시된 바와 같이, 상기 잔류된 제 1감광막패턴을 제거한다. 상기 제1,제2 및 제 3활성층(105P1)(105P2)(105P3)을 가진 기판 상에 게이트절연막(111), 제 1금속막(113) 및 제 2감광막패턴(133)를 차례로 형성한다.
한편, 상기 제 2감광막패턴(133)은 상기 화소부 전체, 상기 회로부의 n채널 TFT영역 전체, 및 p채널 TFT영역의 p채널 게이트전극이 형성될 부위를 선택적으로 덮도록 패터닝된다. 즉, 상기 제 2감광막패턴(133)은 상기 회로부 p채널 TFT영역에서 소오스/드레인영역이 형성될 부위만을 선택적으로 노출하도록 패터닝된다.
이어, 상기 제 2감광막패턴(133)을 이용하여 상기 제 1금속막을 식각하여 상기 회로부의 p채널 TFT영역에 회로부 제 1게이트전극(113P1)을 형성한다. 이때, 화소부 전체 및 회로부 n채널 TFT영역은 상기 제 2감광막패턴(133)에 의해 마스킹된 상태이므로, 상기 제 1금속막이 패터닝되지 않고 그대로 잔류된다.
한편, 도 2는 도 1d의 회로부를 나타낸 기판의 부분 평면도이다. 도 2의 Ι-Ι`선의 절단면이 도 1d의 회로부에 해당된다. 도면부호 113G1는 회로부 p채널 TFT 영역에서 상기 회로부 제 1게이트전극(113P1)와 연결되는 제 1게이트라인에 해당된다. 이때, 제 1게이트라인(113G1)은 n채널 TFT영역이 제 2감광막패턴(133)에 의해 덮여져 있으므로 n채널 TFT영역에서는 패터닝되지 않는다.
또한, 도면부호 113G2는 회로부 p채널 TFT영역에서의 제 2게이트라인에 해당된 것으로서, n채널 TFT영역이 제 2감광막패턴(133)에 의해 덮여져 있으므로 n채널 TFT영역에서는 패터닝되지 않는다. 상기 제 1게이트라인(113G1) 및 상기 제 2게이트라인(113G2)는 일정 간격으로 배치되도록 형성된다.
도 1e에 도시된 바와 같이, 상기 제 2감광막패턴을 제거한다. 이어, 상기 회로부 제 1게이트전극(113P1)을 가진 기판에 p+도핑을 실시한다. 그 결과, 상기 제 3활성층(105P3)에는 회로부 제 1소오스/드레인영역(105P3S)(105P3D)이 형성된다. 그 다음, 상기 회로부 제 1게이트전극(113P1)을 가진 기판 전면에 제 3감광막패턴(135)를 형성한다. 상기 제 3감광막패턴(135)는 상기 화소부에 각각의 화소부 게이트전극 및 공통라인이 형성될 부위, 상기 회로부의 n채널 TFT영역에 회로부 제 2게이트전극이 형성될 부위, 그리고 상기 p채널 TFT영역 전체를 덮도록 패터닝된다.
이어, 상기 제 3감광막패턴을 이용하여 상기 잔류된 제 1금속막을 식각하여 상기 화소부에 화소부 게이트전극(113P2) 및 공통라인(113P3)을 형성하고, 이와 동시에 상기 회로부의 n형 TFT영역에 회로부 제 2게이트전극(113P4)을 형성한다. 그 결과, 상기 화소부 게이트전극(113P2), 공통라인(113P3) 및 회로부 제 2게이트전극(113P4)은 측면으로 과도 식각될 수 있다.
한편, 도 3은 도 1e의 회로부를 나타낸 기판의 부분 평면도이다. 도 3의 Ⅱ- Ⅱ`선의 절단면이 도 1e의 회로부에 해당된다. 도 3에서 도면부호 113G2는 회로부 제 2게이트전극(113P4)와 연결되는 제 2게이트라인에 해당된다. 이때, 회로부 p채널 TFT영역에 해당되는 상기 회로부 제 1게이트전극(113P1) 및 상기 회로부 제 1게이트전극(113P1)과 연결되는 제 1게이트라인은 제 3감광막패턴(135)에 의해 덮여져 있다. 또한, 도면부호 113G1는 회로부 n채널 TFT영역에 해당되는 제 1게이트라인이다. 그리고, 도면부호 113G2는 회로부 n채널 TFT영역에서의 제 2게이트라인에 해당된다.
이후, 도 1f에 도시된 바와 같이, 상기 제 3감광막패턴을 제거한다. 이어, 상기 제 3감광막패턴을 가진 기판에 n+이온 도핑을 실시한다. 그 결과, 상기 화소부의 n채널 TFT영역에 화소부 소오스영역(105P1S) 및 화소부 드레인영역(105P1D)이 형성되고, 상기 회로부의 n채널 TFT영역에 회로부 제2소오스영역(105P2S) 및 회로부 제 2드레인영역(105P2D)이 형성된다. 즉, 상기 화소부 소오스영역(105P1S) 및 화소부 드레인영역(105P1D)은 상기 화소부 게이트전극(113P2) 양측 하부의 제 1활성층(105P1)에 형성된다. 또한, 상기 회로부 제 2소오스영역(105P2S) 및 회로부 제 2드레인영역(105P2D)은 상기 회로부 제 2게이트전극(113P4) 양측 하부의 제 2활성층(105P2)에 형성된다.
그 다음, 화소부 게이트전극(113P2) 및 회로부 제 2게이트전극(113P4)를 마스크로 하여 기판 전면에 엘디디 도핑(n-)을 실시한다. 그 결과, 상기 화소부의 n채널 TFT영역에는 제 1엘디디영역(105P1L)이 형성되고, 상기 회로부의 n채널 TFT영역에는 제 2엘디디영역(105P2L)이 형성된다. 상기 제 1, 제 2엘디디영 역(105P1L)(105P2L)은 습식 시디 바이어스만큼 형성되며, 별도의 마스크가 없는 상태에서 기판 전체에 도핑처리하여 얻을 수 있다.
상술한 종래 기술에서의 액정표시장치의 제조방법에서는 화소부의 n채널 TFT영역을 덮고 선택적으로 화소부의 p채널 TFT영역 상의 금속막을 패터닝하여 화소부의 p채널 TFT영역에 해당되는 회로부 제 1게이트전극, 회로부 제 1게이트전극과 연결되는 제 1게이트라인 및 상기 제 1게이트라인과 일정 간격으로 배치된 제 2게이트라인을 각각 형성한다. 이어, 화소부의 p채널 TFT영역을 덮고 선택적으로 화소부의 n채널 TFT영역 상의 금속막을 패터닝하여 화소부의 n채널 TFT영역에 해당되는 회로부 제 2게이트전극, 회로부 제 2게이트전극과 연결되는 제 2게이트라인 및 상기 제 2게이트라인과 일정 간격으로 배치된 제 1게이트라인을 각각 형성한다.
그러나, 종래의 기술에서는 p형 게이트전극, p형 게이트전극와 연결되는 제 1게이트라인, n형 게이트전극 및 상기 n형 게이트전극과 연결되는 제 2게이트라인을 형성할 경우, n형 채널 TFT영역을 먼저 패터닝하고 p형 채널 TFT영역을 패터닝함한다. 따라서, n형 채널 TFT영역과 p형 채널 TFT영역 간의 경계에 해당되는 제 1게이트라인 및 제 2게이트라인의 프로파일이 불량해지는 문제점이 있었다. 즉, 제 2감광막패턴과 제 3감광막패턴이 덮고 있던 제 1게이트라인 및 제 2게이트라인의 경계부위에서의 측면 프로파일이 불량해지는 문제점이 있다.
또한, 상기 회로부 n채널 TFT영역 및 회로부 p채널 TFT영역 경계부위에서 제 1게이트라인 및 제 2게이트라인의 측면 프로파일이 불량해지는 감안하여 제 1게이트라인 및 제 2게이트라인 간의 여유 공간을 두어 배치되도록 해야 하므로, 고집적 화에 불리하다.
따라서, 상기 문제점을 해결하고자, 본 발명의 목적은 상기 회로부 n채널 TFT영역 및 회로부 p채널 TFT영역 경계부위에서 제 1게이트라인 및 제 2게이트라인의 측면 프로파일을 양호하게 할 수 있는 액정표시장치의 제조방법을 제공하려는 것이다.
상기 목적을 달성하기 위해, 본 발명에 따른 액정표시장치의 제조방법은 회로부 p채널 TFT영역 및 회로부 n채널 TFT영역이 정의된 기판을 제공하는 단계와, 상기 기판의 상기 회로부 p채널 TFT영역에 제 1활성층 및 상기 회로부 n채널 TFT영역에 제 2활성층을 각각 형성하는 단계와, 상기 제 1, 제 2활성층을 가진 기판 상에 금속막을 형성하는 단계와, 상기 금속막을 선택적으로 패터닝하여 회로부 p채널 TFT영역 및 회로부 n채널 TFT영역 전체에 걸쳐서 일방향으로 길게 배열된 제 1게이트라인 및 상기 제 2게이트라인과 일정 간격으로 이격 배치된 제 2게이트라인을 형성하되, 상기 제 1게이트라인은 상기 회로부 p형 게이트전극이 구비되도록 형성하는 단계와, 상기 잔류된 금속막을 선택적으로 패터닝하여 상기 제 2게이트라인과 연결되는 회로부 n형 게이트전극을 형성하는 단계를 포함한다.
상기 금속막을 형성한 다음, 상기 금속막 상에 상기 회로부 p채널 TFT영역 및 회로부 n채널 TFT영역 전체에 걸쳐서 일방향으로 길게 배열된 제 1게이트라인영역 및 상기 제 1게이트라인영역과 일정 간격으로 이격 배치된 제 2게이트라인영역 을 덮으며, 상기 회로부 p채널 TFT영역에서 상기 제 1게이트라인영역과 연결되는 회로부 p형 게이트전극영역을 더 덮도록 형성된 제 1감광막패턴을 형성하는 단계와, 상기 제 1감광막패턴을 마스크로 하여 상기 금속막을 선택적으로 패터닝하는 단계를 더 포함한다. 또한, 상기 금속막을 선택적으로 패터닝한 다음, 상기 제 1감광막패턴을 제거하는 단계와, 상기 p형 게이트전극의 양측 하부의 제 1활성층에 제 1소오스영역 및 제 1드레인영역을 형성하는 단계를 더 포함한다.
상기 회로부 p형 게이트전극을 형성한 다음, 상기 잔류된 금속막 상에 상기 회로부 p채널 TFT영역 및 회로부 n채널 TFT영역 전체에 걸쳐서 일방향으로 길게 배열된 제 1게이트라인영역 및 상기 제 1게이트라인영역과 일정 간격으로 이격 배치된 제 2게이트라인영역을 덮으며, 상기 회로부 n채널 TFT영역에서 상기 제 2게이트라인영역과 연결되는 회로부 n형 게이트전극영역을 더 덮도록 형성된 제 2감광막패턴을 형성하는 단계와, 상기 제 2감광막패턴을 마스크로 하여 상기 잔류된 금속막을 패터닝하는 단계를 더 포함한다. 또한, 상기 잔류된 금속막을 패터닝한 다음, 상기 제 2감광막패턴을 제거하는 단계와, 상기 n형 게이트전극의 양측 하부의 제 2활성층에 제 2소오스영역 및 제 2드레인영역을 형성하는 단계를 더 포함한다.
(실시예)
도 4a 내지 도 4g는 본 발명에 따른 액정표시장치의 제조방법을 설명하기 위한 공정별 단면도이다. 도 5는 도 4d의 회로부를 나타낸 기판의 부분 평면도이다. 도 5의 Ⅲ-Ⅲ`선의 절단면이 도 4d의 회로부에 해당된다. 도 6은 도 5에서 제 2감 광막패턴이 제거된 기판의 상태를 보인 부분 평면도이다. 또한, 도 7은 도 4e의 회로부를 나타낸 기판의 부분 평면도이다. 도 7의 Ⅳ-Ⅳ`선의 절단면이 도 4e의 회로부에 해당된다. 또한, 도 8은 도 7에서 제 3감광막패턴이 제거된 기판의 상태를 보인 부분 평면도이다.
이하, 도 4a 내지 도 4g를 참고로 하여 본 발명에 따른 액정표시장치의 제조방법을 설명하기로 한다.
도 4a에 도시된 바와 같이, 절연 기판(201)을 제공한다. 상기 절연기판(201)에는 n채널(또는 p채널) TFT영역과 스토리지영역으로 구분되는 화소부 및 n채널 TFT영역과 p채널 TFT영역으로 구분되는 회로부가 각각 정의되어 있다. 즉, 상기 화소부는 n채널 TFT 또는 p채널 TFT가 모두 형성 가능하며, 상기 회로부는 n채널 TFT와 p채널 TFT가 모두 형성되어 CMOS 형태를 이룬다. 상기 절연 기판(201)은 어레이기판일 수 있다. 상기 절연기판(201)은 유리 등의 투명한 기판일 수 있다. 상기 절연기판(201) 상에 버퍼층(203), 다결정실리콘막(205), 절연막(207), 스토리지전극막(209)을 차례로 형성한다. 상기 절연막(207)은 게이트 절연막일 수 있다. 상기 절연막(207)은 실리콘 산화막(SiO2)일 수 있다. 상기 절연막(207)은 생략될 수도 있다. 상기 스토리지전극막(209)은 n+실리콘층 또는 금속막일 수 있다.
도 4b에 도시된 바와 같이, 슬릿 또는 하프톤 마스크(미도시)를 이용하여 상기 스토리지전극막을 가진 기판 상에 제 1감광막패턴(230)를 형성한다. 상기 제 1감광막패턴(230)은 회로부의 n채널 TFT영역과 p채널 TFT영역, 및 화소부의 n채널 TFT영역이 상기 화소부의 스토리지영역보다 상대적으로 얇게 형성된다. 상기 제 1 감광막패턴(230)를 이용하여 상기 스토리지전극막, 절연막 및 다결정실리콘막을 선택적으로 1차 식각하여 상기 화소부를 덮는 화소패턴(210P1), 및 회로부의 n채널 TFT영역과 p채널 TFT영역을 각각 덮는 제 1 및 제 2회로패턴들(210P2)(210P3)를 형성한다. 상기 스토리지전극막, 절연막 및 다결정실리콘막은 동시에 식각될 수 있다. 상기 식각 공정은 건식으로 진행되거나 또는 습식과 건식을 혼용하여 진행될 수 있다.
도 4c에 도시된 바와 같이, 상기 제 1감광막패턴을 에싱한다. 상기 에싱 후 잔류된 제 1감광막패턴(230P)은 상대적으로 두께가 얇은 회로부의 n채널 TFT영역과 p채널 TFT영역, 및 상기 화소부의 TFT영역이 모두 제거되며, 화소부의 스토리지영역에만 선택적으로 잔류된다. 이어, 상기 잔류된 제 1감광막패턴(230P)에 의해 노출된 상기 화소패턴(210P1) 및 제 1, 제 2회로패턴들(210P2)(210P3)로부터 스토리지전극막 및 절연막을 선택적으로 제거한다. 그 결과, 상기 화소부의 스토리지영역에는 잔류된 스토리지전극막으로 이루어진 스토리지전극(209P)이 형성된다. 이때, 상기 화소부의 n채널 TFT영역, 상기 회로부의 n채널 TFT영역, 및 상기 회로부의 p채널 TFT영역에는 다결정실리콘막으로 된 각각의 제 1, 제2 및 제 3활성층(205P1)(205P2)(205P3)이 형성된다.
도 4d에 도시된 바와 같이, 상기 잔류된 제 1감광막패턴을 제거한다. 상기 제1,제2 및 제 3활성층(205P1)(205P2)(205P3)을 가진 기판 상에 게이트절연막(211), 제 1금속막(213) 및 제 2감광막패턴(233)를 차례로 형성한다. 한편, 도 4a에서 처럼, 상기 절연막(207)이 다결정실리콘막(205)과 스토리지전극막(209) 사 이에 개재될 경우, 상기 절연막(207)은 제 1게이트절연막에 해당되고, 상기 게이트절연막(211)은 제 2게이트절연막에 해당될 수 있다. 이와 같이, 게이트절연막이 상기 제 1게이트절연막과 제 2게이트절연막의 2중 구조를 이룰 경우, 상기 2중 구조를 가진 게이트절연막의 총 두께는 상기 제 1게이트 절연막 및 상기 제 2게이트 절연막을 합한 값에 해당된다. 따라서, 본 발명에 따른 상기 2중 구조를 가진 게이트절연막은 상기 제 1게이트 절연막 및 상기 제 2게이트 절연막 두께를 적절하게 조절함으로써 기존과 동일한 두께로 형성한다.
상기 제 2감광막패턴(233)은 상기 화소부 전체 및 n형 채널 TFT영역를 덮고 회로부 p채널 TFT영역의 게이트전극이 형성될 부위를 덮도록 패터닝된다.
도 5를 참고로 하여 회로부에서의 상기 제 2감광막패턴(233)의 형상을 좀 더 구체적으로 알아보면 다음과 같다.
상기 제 2감광막패턴(233)은 상기 화소부 전체를 덮되, 도 5에 도시된 바와 같이, 상기 회로부의 p채널 TFT영역 및 상기 회로부의 n채널 TFT영역에 전체에 걸쳐 일방향으로 길게 배열된 제 1게이트라인영역 및 상기 제 1게이트라인영역과 일정 간격으로 이격 배치된 제 2게이트라인영역을 덮으며, 상기 회로부 p채널 TFT영역에서 상기 제 1게이트라인영역과 연결되는 회로부 제 1게이트전극영역을 더 덮도록 패터닝된다.
이어, 상기 제 2감광막패턴(233)을 이용하여 상기 제 1금속막을 식각한다. 이때, 화소부 전체 및 회로부 n채널 TFT영역은 상기 제 2감광막패턴(233)에 의해 마스킹된 상태이므로, 상기 제 1금속막이 패터닝되지 않고 그대로 잔류된다. 이어, 제 2감광막 패턴을 제거한다. 그 결과, 도 6에 도시된 바와 같이, 회로부 제 1게이트전극(213P1) 및 제 1게이트라인(213G1)이 형성된다.
도 4e에 도시된 바와 같이, 상기 제 2감광막패턴을 제거한다. 그 다음, 상기 회로부 제 1게이트전극(213P1) 및 제 1게이트라인(213G1)을 가진 기판 상에 p+도핑을 실시한다. 그 결과, 상기 회로부 제 1게이트전극(213P1) 양측 하부의 제 3활성층(205P3)에는 회로부 제 1소오스/드레인영역(205P3S)(205P3D)이 형성된다.
계속하여, 상기 회로부 제 1게이트전극(213P1)을 가진 기판 전면에 제 3감광막패턴(235)를 형성한다. 상기 제 3감광막패턴(235)는 상기 화소부에 각각의 화소부 게이트전극 및 공통라인이 형성될 부위, 상기 회로부의 n채널 TFT영역에 회로부 제 2게이트전극이 형성될 부위, 그리고 상기 p채널 TFT영역 전체를 덮도록 패터닝된다. 도 7을 참고로 하여 회로부에서의 상기 제 3감광막패턴(235)의 형상을 좀 더 구체적으로 알아보면 다음과 같다.
도 7에 도시된 바와 같이, 제 2감광막패턴(235)은 상기 회로부 p채널 TFT영역 및 회로부 n채널 TFT영역 전체에 걸쳐서 일방향으로 길게 배열된 제 1게이트라인영역 및 상기 제 1게이트라인영역과 일정 간격으로 이격 배치된 제 2게이트라인영역을 덮으며, 상기 회로부 n채널 TFT영역에서 상기 제 2게이트라인영역과 연결되는 회로부 n형 게이트전극영역을 더 덮도록 패터닝된다.
이어, 상기 제 3감광막패턴(235)을 이용하여 상기 잔류된 제 1금속막을 식각한다. 이후, 제 그 결과, 상기 화소부에 화소부 게이트전극(213P2) 및 공통라인(213P3)이 형성되고, 도 4e 및 도 7에 도시된 바와 같이, 이와 동시에 상기 회로 부의 n형 TFT영역에 회로부 제 2게이트전극(213P4) 및 제 2게이트전극(213P4)과 연결되는 제 2게이트라인(213G2)이 형성된다. 이때, 상기 잔류된 제 1금속막 식각 공정은 습식 식각으로 진행될 수 있다. 그 결과, 상기 화소부 게이트전극(213P2), 공통라인(213P3) 및 회로부 제 2게이트전극(213P4)은 측면으로 과도 식각될 수 있다.
도 5f에 도시된 바와 같이, 상기 회로부 제 2게이트전극(213P4)을 가진 기판에 n+이온 도핑을 실시한다. 그 결과, 상기 화소부의 n채널 TFT영역에 화소부 소오스영역(205P1S) 및 화소부 드레인영역(205P1D)이 형성되고 , 상기 회로부의 n채널 TFT영역에 회로부 제2소오스영역(205P2S) 및 회로부 제 2드레인영역(205P2D)이 형성된다. 즉, 상기 화소부 소오스영역(205P1S) 및 화소부 드레인영역(205P1D)은 상기 화소부 게이트전극(213P2) 양측 하부의 제 1활성층(205P1)에 형성된다. 또한, 상기 회로부 제 2소오스영역(205P2S) 및 회로부 제 2드레인영역(205P2D)은 상기 회로부 제 2게이트전극(213P4) 양측 하부의 제 2활성층(205P2)에 형성된다.
이후, 상기 제 3감광막패턴을 제거한다. 계속해서, 화소부 게이트전극(213P2) 및 회로부 제 2게이트전극(213P4)를 마스크로 하여 기판 전면에 엘디디 도핑(n-)을 실시한다. 그 결과, 상기 화소부의 n채널 TFT영역에는 제 1엘디디영역(205P1L)이 형성되고, 상기 회로부의 n채널 TFT영역에는 제 2엘디디영역(205P2L)이 형성된다. 상기 제 1, 제 2엘디디영역(205P1L)(205P2L)은 습식 시디 바이어스만큼 형성되며, 별도의 마스크가 없는 상태에서 기판 전체에 도핑처리하여 얻을 수 있다. 상기 제 3감광막패턴을 제거한다.
도 4g에 도시된 바와 같이, 상기 제 1, 제 2엘디디영역(205P1L)(205P2L)을 가진 기판 상에 보호막(221)을 형성한다. 상기 보호막(221)은 차례로 적층된 실리콘산화막(SiO2) 및 실리콘질화막(SiNx)을 이용할 수 있다. 이때, 상기 보호막(221)은, (1) 상기 실리콘 산화막을 증착하고 활성화 열처리한 다음, 상기 실리콘 질화막을 증착하고 수소화 열처리를 실시하거나, 또는 (2) 상기 실리콘산화막(SiO2) 및 실리콘질화막(SiNx)을 차례로 형성하고 나서 이들 막을 열처리하여 형성한다. 여기서, (2)방법으로 보호막(221)을 형성할 경우, 1회의 열처리를 통해 상기 실리콘산화막(SiO2)의 활성화 및 실리콘질화막(SiNx)의 수소화를 동시에 진행할 수 있다.
이어, 별도의 마스크(미도시)를 이용하여 상기 보호막 및 게이트절연막을 식각하여 제1,제2,제3,제4,제5 및 제 6콘택홀(221H1)(221H2)(221H3)(221H4)(221H5)(221H6)을 형성한다. 상기 제 1콘택홀(221H1)과 제 2콘택홀(221H2)은 상기 화소부 소오스영역(205P1S) 및 화소부 드레인영역(205P1D)을 노출한다. 여기서, 상기 제 2콘택홀(221H2)은 상기 화소부 드레인영역(205P1D) 뿐만 아니라 상기 스토리지전극(209P)의 일부위도 함께 노출하도록 패터닝된다. 상기 제 3콘택홀(221H3) 및 제 4콘택홀(221H4)은 상기 회로부 제 2소오스영역(205P2S) 및 회로부 제 2드레인영역(205P2D)을 노출한다. 상기 제 5콘택홀(221H5) 및 제 6콘택홀(221H6)은 상기 회로부 제 1소오스영역(205P3S) 및 회로부 제 1드레인영역(205P3D)을 노출한다.
다음, 상기 콘택홀들을 가진 기판 상에 제 2금속막을 형성한다. 상기 제 2금속막을 패터닝하여 화소부 n채널 TFT영역에 상기 제 1콘택홀(221H1) 및 제 2콘택홀(221H2)을 덮는 화소부 소오스전극(223S1) 및 화소부 드레인전극(223D1)을 형성 한다. 상기 화소부 소오스전극(223S1) 및 화소부 드레인전극(223D1)이 형성되는 동안, 상기 회로부의 n채널 TFT영역에도 제 3콘택홀(221H3) 및 제 4콘택홀(221H4)을 덮는 회로부 제 2소오스전극(223S3) 및 회로부 제 2드레인전극(223D3)이 형성된다. 또한, 상기 회로부 p채널 TFT영역에도 상기 제 5콘택홀(221H5) 및 제 6콘택홀(221H6)을 덮는 회로부 제 1소오스전극(223S2) 및 회로부 제 1드레인전극(223S2)가 형성된다.
이어, 상기 소오스전극들(223S1)(223S2)(223S3) 및 드레인전극들(223D1)(223D2)(223D3)을 가진 기판 상에 투명도전막을 형성한다. 상기 투명도전막을 패터닝하여 상기 화소부 소오스전극(223S1)을 덮는 화소부 소오스전극패턴(225P1) 및 화소부 드레인전극(223D1)을 덮는 화소부 드레인전극패턴(225P2)을 형성한다. 여기서, 상기 화소부 드레인전극패턴(225P2)은, 도 4에 도시된 바와 같이, 상기 화소부 드레인전극(223D1)을 덮되, 화소영역 쪽으로 연장되도록 패터닝된다. 상기 화소부 드레인전극패턴(225P2)은 화소전극일 수 있다. 이와 동시에, 상기 회로부의 p채널 TFT영역 및 n채널 TFT영역에도 회로부 제 1, 제2소오스전극(223S2)(223S3)을 덮는 회로부 제 1, 제 2소오스전극패턴(225P5)(225P3)이 형성되고, 상기 회로부 제 1, 제2드레인전극(223D2)(223D3)을 덮는 회로부 제 1, 제 2드레인전극패턴(225P6)(225P4)이 형성된다.
상술한 바와 같이, 본 발명에서는 회로부 제 1게이트전극, 회로부 제 1게이트전극와 연결되는 제 1게이트라인, 회로부 제 2게이트전극 및 상기 회로부 제 2게이트전극과 연결되는 제 2게이트라인을 형성할 경우, 먼저 회로부 n채널 TFT영역 및 회로부 p채널 TFT영역 전체에 걸쳐 제 1게이트라인 및 제 2게이트라인을 일방향으로 길게 패터닝하되, 상기 제 1게이트라인에는 상기 회로부 p형 게이트전극이 구비되도록 패터닝한다. 이어, 상기 제 2게이트라인과 연결되는 회로부 n형 게이트전극을 패터닝한다. 이때, 상기 회로부 n형 게이트전극을 패터닝하는 동안 제 1게이트라인 및 제 2게이트라인을 일방향으로 길게 한번 더 패터닝할 수도 있다. 따라서, 본 발명은 n형 채널 TFT영역과 p형 채널 TFT영역 간의 경계에 해당되는 제 1게이트라인 및 제 2게이트라인의 프로파일이 불량해지는 기존 문제점을 해결할 수 있다.
본 발명에 따르면, 회로부 n채널 TFT영역 및 회로부 p채널 TFT영역 전체에 걸쳐 제 1게이트라인 및 제 2게이트라인을 일방향으로 길게 패터닝하면서 상기 제 1게이트라인과 연결되는 회로부 제 1게이트전극을 형성한다. 이어, 상기 제 2게이트라인과 연결되는 회로부 제 2게이트전극을 패터닝한다. 따라서, 본 발명은 회로부 n채널 TFT영역 및 회로부 p채널 TFT영역 경계부위에서 제 1게이트라인 및 제 2게이트라인의 측면 프로파일이 불량해지는 것을 사전에 막을 수 있다.
또한, 본 발명은 상기 회로부 n채널 TFT영역 및 회로부 p채널 TFT영역 경계부위에서 제 1게이트라인 및 제 2게이트라인의 측면 프로파일이 불량해지는 감안하여 제 1게이트라인 및 제 2게이트라인 간의 여유 공간을 둘 필요가 없으므로 고집적화에 유리한 이점이 있다.

Claims (5)

  1. 회로부 p채널 TFT영역 및 회로부 n채널 TFT영역이 정의된 기판을 제공하는 단계와,
    상기 기판의 상기 회로부 p채널 TFT영역에 제 1활성층 및 상기 회로부 n채널 TFT영역에 제 2활성층을 각각 형성하는 단계와,
    상기 제 1, 제 2활성층을 가진 기판 상에 금속막을 형성하는 단계와,
    상기 금속막을 선택적으로 패터닝하여 회로부 p채널 TFT영역 및 회로부 n채널 TFT영역 전체에 걸쳐서 일방향으로 길게 배열된 제 1게이트라인 및 상기 제 2게이트라인과 일정 간격으로 이격 배치된 제 2게이트라인을 형성하되, 상기 제 1게이트라인은 상기 회로부 p형 게이트전극이 구비되도록 형성하는 단계와,
    상기 잔류된 금속막을 선택적으로 패터닝하여 상기 제 2게이트라인과 연결되는 회로부 n형 게이트전극을 형성하는 단계를 포함한 액정표시장치의 제조방법.
  2. 제 1항에 있어서, 상기 금속막을 형성한 다음,
    상기 금속막 상에 상기 회로부 p채널 TFT영역 및 회로부 n채널 TFT영역 전체에 걸쳐서 일방향으로 길게 배열된 제 1게이트라인영역 및 상기 제 1게이트라인영역과 일정 간격으로 이격 배치된 제 2게이트라인영역을 덮으며, 상기 회로부 p채널 TFT영역에서 상기 제 1게이트라인영역과 연결되는 회로부 p형 게이트전극영역을 더 덮도록 형성된 제 1감광막패턴을 형성하는 단계와,
    상기 제 1감광막패턴을 마스크로 하여 상기 금속막을 선택적으로 패터닝하는 단계를 더 포함하는 액정표시장치의 제조방법.
  3. 제 2항에 있어서, 상기 제 1감광막패턴을 제거하는 단계와,
    상기 p형 게이트전극의 양측 하부의 제 1활성층에 제 1소오스영역 및 제 1드레인영역을 형성하는 단계를 더 포함하는 액정표시장치의 제조방법.
  4. 제 1항에 있어서, 상기 회로부 p형 게이트전극을 형성한 다음,
    상기 잔류된 금속막 상에 상기 회로부 p채널 TFT영역 및 회로부 n채널 TFT영역 전체에 걸쳐서 일방향으로 길게 배열된 제 1게이트라인영역 및 상기 제 1게이트라인영역과 일정 간격으로 이격 배치된 제 2게이트라인영역을 덮으며, 상기 회로부 n채널 TFT영역에서 상기 제 2게이트라인영역과 연결되는 회로부 n형 게이트전극영역을 더 덮도록 형성된 제 2감광막패턴을 형성하는 단계와,
    상기 제 2감광막패턴을 마스크로 하여 상기 잔류된 금속막을 패터닝하는 단계를 더 포함하는 액정표시장치의 제조방법.
  5. 제 4항에 있어서, 상기 제 2감광막패턴을 제거하는 단계와,
    상기 n형 게이트전극의 양측 하부의 제 2활성층에 제 2소오스영역 및 제 2드레인영역을 형성하는 단계를 더 포함하는 액정표시장치의 제조방법.
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