KR101153297B1 - 액정표시장치 및 그 제조방법 - Google Patents

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    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Abstract

본 발명의 액정표시장치 및 그 제조방법은 추가적인 마스크공정 없이 저저항의 제 1 게이트 배선 상부에 클래드(clad) 구조의 제 2 게이트 배선을 형성함으로써 배선의 저저항을 구현하여 대면적의 구동회로 일체형 패널을 제작하기 위한 것으로, 제 1 영역과 제 2 영역으로 구분되는 기판을 제공하는 단계; 상기 기판의 제 1 영역과 제 2 영역에 액티브패턴을 형성하는 단계; 상기 기판 위에 제 1 절연막을 형성하는 단계; 상기 액티브패턴 상부에 저저항 도전물질인 제 1 도전물질로 제 1 게이트전극을 형성하는 단계; 상기 제 1 게이트전극이 형성된 기판 전면에 현상액에 반응하지 않는 제 2 도전물질로 이루어진 도전막을 형성하는 단계; 한번의 마스크공정을 통해, 상기 제 1 영역의 도전막을 선택적으로 패터닝하여 상기 제 1 영역의 제 1 게이트전극 상부에 상기 제 2 도전물질로 제 2 게이트전극을 형성하며, 상기 제 1 영역에 n+ 불순물 이온을 도핑하여 상기 제 1 영역의 액티브패턴에 N 타입의 소오스/드레인영역을 형성하는 단계; 회절마스크를 적용한 한번의 마스크공정을 통해, 상기 제 2 영역의 도전막을 선택적으로 패터닝하여 상기 제 2 영역의 제 1 게이트전극 상부에 상기 제 2 도전물질로 제 2 게이트전극을 형성하며, 상기 제 2 영역에 p+ 불순물 이온을 도핑하여 상기 제 2 영역의 액티브패턴에 P 타입의 소오스/드레인영역을 형성하는 단계; 상기 기판 위에 제 2 절연막을 형성하는 단계; 및 상기 제 1 영역에 상기 N 타입 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하며, 상기 제 2 영역에 상기 P 타입 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계를 포함하며, 상기 제 2 게이트전극은 하부의 제 1 게이트전극이 도핑공정 시 현상액에 노출되지 않도록 상기 제 1 게이트전극을 감싸는 형태로 형성하는 것을 특징으로 한다.

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
도 1은 일반적인 구동회로 일체형 액정표시장치의 구조를 개략적으로 나타내는 평면도.
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도.
도 3a 내지 도 3e는 본 발명의 제 1 실시예에 따른 제 3 마스크공정과 제 4 마스크공정을 구체적으로 나타내는 단면도.
도 4는 본 발명의 제 2 실시예에 따른 박막 트랜지스터를 개략적으로 나타내는 단면도.
** 도면의 주요부분에 대한 부호의 설명 **
110,210 : 어레이 기판
121N,221N,121P,221P : 제 1 게이트전극
121'N,221'N,121'P,221'P : 제 2 게이트전극
122N,222N,122P,222P : 소오스전극
123N,223N,123P,223P : 드레인전극
124NC,224NC,124PC,224PC : 채널영역
124ND,224ND,124PD,224PD : 드레인영역
124NL,224NL : 엘디디영역
124NS,224NS,124PS,224PS : 소오스영역
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 저저항 배선의 구현으로 대면적 패널의 제작이 가능한 구동회로 일체형 액정표시장치 및 그 제조방법에 관한 것이다.
최근의 정보화 사회에서 디스플레이는 시각정보 전달매체로서 그 중요성이 더 한층 강조되고 있으며, 향후 주요한 위치를 점하기 위해서는 저소비전력화, 박형화, 경량화, 고화질화 등의 요건을 충족시켜야 한다. 현재 평판 디스플레이(Flat Panel Display; FPD)의 주력 제품인 액정표시장치(Liquid Crystal Display; LCD)는 디스플레이의 이러한 조건들을 만족시킬 수 있는 성능뿐만 아니라 양산성까지 갖추었기 때문에, 이를 이용한 각종 신제품 창출이 급속도로 이루어지고 있으며 기존의 브라운관(Cathode Ray Tube; CRT)을 점진적으로 대체할 수 있는 핵심부품 산업으로서 자리 잡았다.
일반적으로, 액정표시장치는 매트릭스(matrix) 형태로 배열된 액정셀들에 화상정보에 따른 데이터신호를 개별적으로 공급하여, 상기 액정셀들의 광투과율을 조절함으로써 원하는 화상을 표시할 수 있도록 한 표시장치이다.
상기 액정표시장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 스위칭소자로 사용하여 화소부의 액정을 구동하는 방식이다.
비정질 실리콘 박막 트랜지스터 기술은 1979년 영국의 LeComber 등에 의하여 개념이 확립되어 1986년에 3" 액정 휴대용 텔레비전으로써 실용화되었고 최근에는 50" 이상의 대면적 박막 트랜지스터 액정표시장치가 개발되었다. 특히, 상기 비정질 실리콘 박막 트랜지스터는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문에 활발히 이용되고 있다.
그러나, 상기 비정질 실리콘 박막 트랜지스터의 전기적 이동도(～1cm2/Vsec)로는 1MHz 이상의 고속 동작을 요구하는 주변회로에 이용하는데는 한계가 있다. 이에 따라 전계효과 이동도(field effect mobility)가 상기 비정질 실리콘 박막 트랜지스터에 비해 큰 다결정 실리콘(Polycrystalline Silicon; poly-Si) 박막 트랜지스터를 이용하여 유리기판 위에 화소부와 구동회로부를 동시에 집적하는 연구가 활발히 진행되고 있다.
다결정 실리콘 박막 트랜지스터 기술은 1982년에 액정 컬러 텔레비전이 개발된 이후로 캠코더 등의 소형 모듈에 적용하고 있으며, 낮은 감광도와 높은 전계효과 이동도를 가지고 있어 구동회로를 기판에 직접 제작할 수 있다는 장점이 있다.
이동도의 증가는 구동 화소수를 결정하는 구동회로부의 동작 주파수를 향상 시킬 수 있으며 이로 인한 표시장치의 고정세화가 용이해진다. 또한, 화소부의 신호 전압의 충전 시간의 감소로 전달 신호의 왜곡이 줄어들어 화질 향상을 기대할 수 있다.
또한, 다결정 실리콘 박막 트랜지스터는 높은 구동 전압(～25V)을 갖는 비정질 실리콘 박막 트랜지스터에 비해 10V 미만에서 구동이 가능하므로 전력 소모를 감소시킬 수 있다는 장점이 있다.
이하, 도 1을 참조하여 액정표시장치의 구조에 대해서 자세히 살펴본다.
도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 평면도로서, 어레이 기판에 구동회로부를 집적시킨 구동회로 일체형 액정표시장치를 나타내고 있다.
도면에 도시된 바와 같이, 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(미도시)으로 이루어져 있다.
상기 어레이 기판(10)은 단위 화소들이 매트릭스 형태로 배열된 화상표시 영역인 화소부(35)와 상기 화소부(35)의 외곽에 위치한 데이터 구동회로부(31)와 게이트 구동회로부(32)로 구성된 구동회로부(30)로 이루어져 있다.
이때, 도면에는 도시하지 않았지만, 상기 어레이 기판(10)의 화소부(35)는 상기 기판(10) 위에 종횡으로 배열되어 복수개의 화소영역을 정의하는 복수개의 게이트라인과 데이터라인, 상기 게이트라인과 데이터라인의 교차영역에 형성된 스위칭소자인 박막 트랜지스터 및 상기 화소영역에 형성된 화소전극으로 구성된다.
상기 박막 트랜지스터는 화소전극에 신호전압을 인가하고 차단하는 스위칭소자로 전계에 의하여 전류의 흐름을 조절하는 일종의 전계 효과 트랜지스터(Field Effect Transistor; FET)이다.
상기 어레이 기판(10)의 구동회로부(30)는 상기 컬러필터 기판(5)에 비해 돌출된 어레이 기판(10)의 화소부(35) 외곽에 위치하는데, 상기 돌출된 어레이 기판(10)의 일측 장(長)변에 데이터 구동회로부(31)가 위치하며, 상기 돌출된 어레이 기판(10)의 일측 단(短)변에 게이트 구동회로부(32)가 위치하게 된다.
이때, 상기 데이터 구동회로부(31)와 게이트 구동회로부(32)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(Complementary Metal Oxide Semiconductor) 구조의 박막 트랜지스터를 사용하게 된다.
참고로, 상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 MOS 구조로 된 집적회로의 일종으로 N 채널 박막 트랜지스터와 P 채널박막 트랜지스터를 모두 필요로 하며 속도와 밀도의 특성은 NMOS와 PMOS의 중간 형태를 나타낸다.
상기 게이트 구동회로부(32)와 데이터 구동회로부(31)는 각각 게이트라인과 데이터라인을 통해 화소전극에 주사신호 및 데이터신호를 공급하기 위한 장치로써, 외부신호 입력단(미도시)과 연결되어 있어 상기 외부신호 입력단을 통하여 들어온 외부신호를 조절하여 상기 화소전극에 출력하는 역할을 한다.
또한, 상기 컬러필터 기판(5)의 화소부(35)에는 컬러를 구현하는 컬러필터(미도시)와 상기 어레이 기판(10)에 형성된 화소전극의 대향전극인 공통전극(미도 시)이 형성되어 있다.
이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 스페이서(spacer)(미도시)에 의해 일정하게 이격되도록 셀갭(cell gap)이 마련되고, 화소부(35)의 외곽에 형성된 실 패턴(seal pattern)(미도시)에 의해 합착되어 단위 액정표시패널을 이루게 된다. 이때, 상기 두 기판(5, 10)의 합착은 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키를 통해 이루어진다.
이때, 게이트 배선과 데이터 배선은 각각 주사신호와 데이터 신호를 전달하는 수단으로써 신호지연(signal delay) 및 단선을 억제하는 것이 요구된다.
특히, 상기 배선들에 사용되는 물질은 일정 수준 이하의 비저항(specific resistance)을 가지는 것은 물론 산화가 잘되지 않아야 하며 제조 과정에서 쉽게 단선이 발생하지 않아야 한다.
그리고, 저저항 배선이 요구되는 대면적의 액정표시패널을 구현하는데 문제점이 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 저저항 제 1 게이트배선 상부에 클래드 구조의 제 2 게이트 배선을 형성함으로써 저저항 배선이 구현된 대면적 패널의 제작이 가능한 액정표시장치 및 그 제조방법을 제공하는데 목적이 있다.
또한, 본 발명의 다른 목적은 상기와 같은 저저항 배선을 마스크공정의 추가 없이 구현함으로써 비용 경쟁력을 가진 구동회로 일체형 액정표시장치 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 액정표시장치의 제조방법은 제 1 영역과 제 2 영역으로 구분되는 기판을 제공하는 단계; 상기 기판의 제 1 영역과 제 2 영역에 액티브패턴을 형성하는 단계; 상기 기판 위에 제 1 절연막을 형성하는 단계; 상기 액티브패턴 상부에 저저항 도전물질인 제 1 도전물질로 제 1 게이트전극을 형성하는 단계; 상기 제 1 게이트전극이 형성된 기판 전면에 현상액에 반응하지 않는 제 2 도전물질로 이루어진 도전막을 형성하는 단계; 한번의 마스크공정을 통해, 상기 제 1 영역의 도전막을 선택적으로 패터닝하여 상기 제 1 영역의 제 1 게이트전극 상부에 상기 제 2 도전물질로 제 2 게이트전극을 형성하며, 상기 제 1 영역에 n+ 불순물 이온을 도핑하여 상기 제 1 영역의 액티브패턴에 N 타입의 소오스/드레인영역을 형성하는 단계; 회절마스크를 적용한 한번의 마스크공정을 통해, 상기 제 2 영역의 도전막을 선택적으로 패터닝하여 상기 제 2 영역의 제 1 게이트전극 상부에 상기 제 2 도전물질로 제 2 게이트전극을 형성하며, 상기 제 2 영역에 p+ 불순물 이온을 도핑하여 상기 제 2 영역의 액티브패턴에 P 타입의 소오스/드레인영역을 형성하는 단계; 상기 기판 위에 제 2 절연막을 형성하는 단계; 및 상기 제 1 영역에 상기 N 타입 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하며, 상기 제 2 영역에 상기 P 타입 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계를 포함하며, 상기 제 2 게이트전극은 하부의 제 1 게이트전극이 도핑공정 시 현상액에 노출되지 않도록 상기 제 1 게이트전극을 감싸는 형태로 형성하는 것을 특징으로 한다.
또한, 본 발명의 액정표시장치의 다른 제조방법은 화소부 및 제 1 영역과 제 2 영역으로 이루어진 구동회로부로 구분되는 기판을 제공하는 단계; 상기 기판의 화소부와 구동회로부에 액티브패턴을 형성하는 단계; 상기 기판 위에 제 1 절연막을 형성하는 단계; 상기 액티브패턴 상부에 저저항 도전물질인 제 1 도전물질로 제 1 게이트전극을 형성하는 단계; 상기 제 1 게이트전극이 형성된 기판 전면에 현상액에 반응하지 않는 제 2 도전물질로 이루어진 도전막을 형성하는 단계; 한번의 마스크공정을 통해, 상기 화소부와 구동회로부의 제 1 영역의 도전막을 선택적으로 패터닝하여 상기 화소부와 구동회로부의 제 1 영역의 제 1 게이트전극 상부에 상기 제 2 도전물질로 제 2 게이트전극을 형성하며, 상기 화소부와 구동회로부의 제 1 영역에 n+ 불순물 이온을 도핑하여 상기 화소부와 구동회로부의 제 1 영역의 액티브패턴에 N 타입의 소오스/드레인영역을 형성하는 단계; 회절마스크를 적용한 한번의 마스크공정을 통해, 상기 구동회로부의 제 2 영역의 도전막을 선택적으로 패터닝하여 상기 구동회로부의 제 2 영역의 제 1 게이트전극 상부에 상기 제 2 도전물질로 제 2 게이트전극을 형성하며, 상기 구동회로부의 제 2 영역에 p+ 불순물 이온을 도핑하여 상기 구동회로부의 제 2 영역의 액티브패턴에 P 타입의 소오스/드레인영역을 형성하는 단계; 상기 기판 위에 제 2 절연막을 형성하는 단계; 및 상기 화소부와 구동회로부의 제 1 영역에 상기 N 타입 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하며, 상기 구동회로부의 제 2 영역에 상기 P 타입 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계를 포함하며, 상기 제 2 게이트전극은 하부의 제 1 게이트전극이 도핑공정 시 현상액에 노출되지 않도록 상기 제 1 게이트전극을 감싸는 형태로 형성하는 것을 특징으로 한다.
또한, 본 발명의 액정표시장치는 제 1 영역과 제 2 영역으로 구분되는 기판; 상기 기판의 제 1 영역에 형성되되, 저저항 도전물질로 이루어진 제 1 게이트전극과 그 상부에 현상액에 반응하지 않는 도전물질로 상기 제 1 게이트전극을 감싸도록 형성된 제 2 게이트전극으로 구성되는 게이트전극, N 타입 액티브패턴 및 소오스/드레인전극으로 이루어진 N 타입 박막 트랜지스터; 및 상기 제 1 영역의 게이트전극, 액티브패턴 및 소오스/드레인전극의 각각에 대응하는 제 2 영역의 동일층에 형성되되, 상기 저저항 도전물질로 이루어진 제 1 게이트전극과 그 상부에 현상액에 반응하지 않는 도전물질로 상기 제 1 게이트전극을 감싸도록 형성된 제 2 게이트전극으로 이루어진 게이트전극, P 타입 액티브패턴 및 소오스/드레인전극으로 이루어진 P 타입 박막 트랜지스터를 포함하며, 상기 N 타입 박막 트랜지스터의 액티브패턴은 n+ 도핑된 소오스/드레인영역, n- 도핑된 엘디디영역 및 도핑되지 않은 채널영역으로 구성되는 한편, 상기 도핑되지 않은 채널영역은 상기 제 1 영역의 제 1 게이트전극의 폭에 의해 결정되고, 상기 n- 도핑된 엘디디영역은 상기 제 1 영역의 제 2 게이트전극의 좌우 폭에 의해 결정되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치 및 그 제조방법의 바람직한 실시예를 자세히 설명한다.
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도이다.
이때, 일반적으로 화소부에 형성되는 박막 트랜지스터는 N 타입 또는 P 타입 모두 가능하며 구동회로부에는 N 타입 박막 트랜지스터와 P 타입 박막 트랜지스터가 모두 형성되어 CMOS 형태를 이루게 되나, 도면에는 편의상 N 타입 박막 트랜지스터와 함께 P 타입 박막 트랜지스터를 제작하는 방법을 예를 들어 나타내고 있다.
이때, 도면의 좌측에는 N 타입 박막 트랜지스터를 제작하는 방법을 나타내고 있으며, 도면의 우측에는 P 타입 박막 트랜지스터를 제작하는 방법을 나타내고 있다.
도 2a에 도시된 바와 같이, 유리와 같은 투명한 절연 물질로 이루어진 기판(110) 위에 실리콘산화막으로 구성되는 버퍼층(111)을 형성한다.
상기 버퍼층(111)은 유리기판(110) 내에 존재하는 나트륨(natrium; Na) 등의 불순물이 결정화공정 진행 중에 상부층으로 침투하는 것을 차단하는 역할을 한다.
그리고, 상기 버퍼층(111)이 형성된 기판(110)의 N 타입 박막 트랜지스터영역 및 P 타입 박막 트랜지스터영역에 각각 다결정 실리콘으로 이루어진 액티브패턴(124N, 124P)을 형성한다.
상기 액티브패턴(124N, 124P)은 기판(110) 전면에 비정질 실리콘 박막을 증착한 다음 레이저 어닐링 등의 결정화방법을 이용하여 결정화하여 다결정 실리콘 박막을 형성하게 된다. 그후, 포토리소그래피공정(제 1 마스크공정)을 거쳐 상기 결정화된 다결정 실리콘 박막을 패터닝함으로써 N 타입 박막 트랜지스터영역 및 P 타입 박막 트랜지스터영역에 각각 액티브패턴(124N, 124P)을 형성하게 된다.
상기 포토리소그래피공정은 마스크에 그려진 패턴(pattern)을 박막이 증착된 기판 위에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광, 현상 공정으로 이루어져 있다.
이때, 비정질 실리콘 박막을 증착하는 대표적인 방법으로는 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD)방법과 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)방법이 있다. 상기 플라즈마 화학기상증착방법으로 비정질 실리콘 박막을 증착할 경우에는 증착시 기판의 온도에 따라 다소 차이는 있으나 약 20％ 내외의 수소 원자가 상기 비정질 실리콘 박막 내에 포함되게 된다. 따라서, 상기 플라즈마 화학기상증착방법으로 비정질 실리콘 박막을 증착하는 경우에는 상기 박막 내에 존재하는 수소 원자들을 외부로 배출시키는 탈수소화(dehydrogenation)공정을 진행할 필요가 있다.
이때, 상기 비정질 실리콘 박막의 결정화로 여러 가지 결정화 방식을 이용할 수 있으며, 레이저를 이용하는 레이저 어닐링방법을 이용하는 경우에는 펄스(pulse) 형태의 레이저를 이용한 엑시머 레이저 어닐링(Eximer Laser Annealing; ELA)방법이 주로 이용되나, 그레인(grain)을 수평방향으로 성장시켜 결정화특성을 획기적으로 향상시킨 순차적 수평결정화(Sequential Lateral Solidification; SLS)방법을 이용할 수도 있다.
상기 순차적 수평결정화는 그레인이 액상(liquid phase) 실리콘과 고상(solid phase) 실리콘의 경계면에서 상기 경계면에 대하여 수직 방향으로 성장한다 는 사실을 이용한 것으로, 레이저 에너지의 크기와 레이저빔의 조사범위를 적절하게 조절하여 그레인을 소정의 길이만큼 측면 성장시킴으로써 실리콘 그레인의 크기를 향상시킬 수 있는 결정화방법이다.
다음으로, 도 2b에 도시된 바와 같이, 상기 액티브패턴(124N, 124P)이 형성된 기판(110) 전면에 게이트절연막인 제 1 절연막(115A)을 형성한다.
이후, 상기 제 1 절연막(115A)이 형성된 기판(110)의 소정영역(즉, 액티브패턴(124N, 124P)) 상부에 알루미늄, 알루미늄-네오디미늄(Aluminum Neodyminum; AlNd) 등의 알루미늄 계열의 저저항 도전물질로 제 1 게이트전극(121N, 121P)을 형성한다.
상기 제 1 게이트전극(121N, 121P)은 제 1 절연막(115A)이 형성된 기판(110) 전면에 알루미늄 계열의 도전물질을 증착한 후, 포토리소그래피공정(제 2 마스크공정)을 이용하여 형성하게 되다.
그리고, 상기 제 1 게이트전극(121N, 121P)이 형성된 기판(110) 전면에 저농도의 n- 불순물 이온을 도핑하여 N 타입 박막 트랜지스터 및 P 타입 박막 트랜지스터의 액티브패턴(124N, 124P)에 각각 n- 도핑영역(124N', 124P')을 형성한다.
즉, 상기 제 1 게이트전극(121N, 121P)이 마스크가 되어 상기 제 1 게이트전극(121N, 121P)으로 가려진 하부의 액티브패턴(124N, 124P)의 중앙영역(124NC, 124PC)을 제외한 좌우의 소정영역에 n- 도핑영역(124N', 124P')이 형성되게 된다. 이때, 상기 제 1 게이트전극(121N, 121P)에 의해 상기 N 타입 박막 트랜지스터와 P 타입 박막 트랜지스터의 액티브패턴(124N, 124P)의 중앙에 각각 N 타입 박막 트랜 지스터의 채널영역(124NC)과 P 타입 박막 트랜지스터의 채널영역(124PC)이 정의되게 된다.
전술한 바와 같이 본 실시예는 어레이 기판에 저저항 배선을 구현하기 위해서 상기 게이트전극(121N, 121P)으로 알루미늄 계열의 저저항 도전물질을 사용하게 되는데, 후술할 도핑공정시 현상액에 의해 상기 알루미늄 계열의 배선이 영향을 받아 식각되는 문제가 있다. 따라서, 기존에는 현상액에 반응하지 않는 몰리브덴과 같이 상기 알루미늄 계열보다 고저항 배선을 사용하게 되며, 그 결과 대면적의 패널을 구현하는데 문제가 되고 있었다.
즉, 상기 어레이 기판의 배선금속으로는, 신호지연의 방지를 위해서 수~수십x10-6Ωcm-1 이하의 낮은 비저항을 가지는 알루미늄, 알루미늄 합금, 구리, 구리합금 등과 같은 저저항 도전물질이 적합하며, 그 중에서도 알루미늄 또는 알루미늄 합금을 사용하는 것이 일반적이다. 여기서, 알루미늄 합금은 알루미늄에 크롬(Chromium; Cr), 티타늄(Titanium; Ti), 몰리브덴(Molybdenum; Mo), 우라늄(Uranium; Ur), 탄탈륨(Tantalum; Ta), 텅스텐(Tungsten; W) 등의 전이금속을 약 5% 정도 함유한 것이다.
그러나, 상기 알루미늄은 내식성이 약하고 공정 중에 힐락(hillock)현상이 발생하는 단점을 가지고 있다. 특히, 게이트 배선으로 상기 알루미늄 계열의 도전물질을 사용하는 경우에는 전술한 바와 같이 도핑공정시 현상액에 의해 상기 알루미늄이 식각되어 버리는 문제점이 있다.
따라서, 알루미늄층만으로 배선을 형성하는 것은 소자의 특성을 저하시키는 요인으로 작용하므로, 현상액에 반응하지 않으며 단독으로도 배선으로 이용 가능한 몰리브덴 또는 몰리브덴 합금을 알루미늄 또는 알루미늄 합금의 단일층 위에 적층하여 형성한 이층 구조의 금속배선을 사용하기도 한다.
그러나, 상기와 같은 이중 금속층 배선은 상기 적층막의 일괄 식각시 상기 도전물질의 식각 선택비(selectivity ratio)의 차이로 인해 상기 상부 몰리브덴 또는 몰리브덴 합금의 식각 폭이 알루미늄 계열의 도전물질보다 커서, 하부의 알루미늄 계열의 도전물질의 일부가 외부로 노출되어 현상액에 의해 식각되는 문제점이 여전히 존재한다.
이에 따라, 본 발명은 상기의 문제를 해결하기 위해 도 2c 및 도 2d에 도시된 바와 같이, 상기 제 1 게이트전극(121N, 121P)이 외부로 노출되지 않도록 상기 제 1 게이트전극(121N, 121P) 상부에 상기 제 1 게이트전극(121N, 121P)을 감싸는 형태로 제 2 게이트전극(121'N, 121'P)을 형성하게 된다.
이때, 마스크공정의 추가 없이 상기의 제 2 게이트전극(121'N, 121'P)을 형성하기 위해, 본 실시예에서는 도핑공정 진행 중에 감광막의 패터닝과 상기 제 2 게이트전극(121'N, 121'P)의 패터닝을 동시에 실시하게 되는데, 이를 도 3a 내지 도 3e를 참조하여 상세히 설명한다.
도 3a 내지 도 3e는 본 발명의 제 1 실시예에 따른 제 3 마스크공정과 제 4 마스크공정을 구체적으로 나타내는 단면도이다.
도 3a에 도시된 바와 같이, 상기 제 1 게이트전극(121N, 121P)이 형성된 기 판(110) 전면에 도전막(160)을 소정 두께로 형성한다.
이때, 상기 도전막(160)은 현상액에 반응하지 않으며 상기 알루미늄 계열의 제 1 게이트전극(121N, 121P)과 접촉특성이 우수한 몰리브덴, 몰리브덴 합금, 티타늄, 크롬 등과 같은 도전물질로 형성할 수 있다.
이후, N 타입 박막 트랜지스터를 제작하기 위해(즉, N 타입 박막 트랜지스터의 액티브패턴(124N)에 N 타입 소오스/드레인영역을 형성하기 위해) 상기 기판(110) 전면에 포토레지스트와 같은 감광물질로 이루어진 감광막(170)을 형성한다.
그리고, 도 3b(도 2c)에 도시된 바와 같이, 상기 감광막(170)을 패터닝하여(제 3 마스크공정) N 타입 박막 트랜지스터영역의 일부 및 P 타입 박막 트랜지스터영역 전체를 덮는 감광막패턴(170A, 170B)을 형성한다. 이후, 상기 감광막패턴(170A, 170B)을 마스크로 하부의 도전막(160)을 제거하여 N 타입 박막 트랜지스터의 제 1 게이트전극(121N) 상부에 상기 도전막으로 이루어진 제 2 게이트전극(121'N)을 형성한다.
이후, 이와 같이 상기 N 타입 박막 트랜지스터의 일부, 즉 상기 제 1 게이트전극(121N)을 포함하는 소정영역을 제 1 감광막패턴(170A)으로 가리고 상기 P 타입 박막 트랜지스터의 전체영역을 제 2 감광막패턴(170B)으로 가린 상태에서 n+ 불순물 이온을 주입함으로써, 상기 N 타입 박막 트랜지스터의 액티브패턴(124N)의 소정영역에 저항성 접촉층인 N 타입 소오스/드레인영역(124NS, 124ND)을 형성하게 된다.
전술한 바와 같이 상기 제 1 감광막패턴(170A)에 의해 가려지는 하부 도전막 (160)은 패터닝공정을 통해 패터닝되어 N 타입 박막 트랜지스터의 제 2 게이트전극(121'N)이 정의되게 된다.
또한, 상기 N 타입 박막 트랜지스터의 소오스영역(124NS)과 드레인영역(124ND) 사이에는 상기 소오스영역(124NS)으로부터 차례대로 엘디디영역(Lightly Doped Drain; LDD)(124NL), 채널영역(124NC) 및 엘디디영역(124NL)이 정의되게 된다. 즉, N 타입 박막 트랜지스터의 엘디디영역(124NL)은 n- 도핑영역으로 상기 소오스영역(124NS)과 채널영역(124NC) 사이 및 상기 드레인영역(124ND)과 채널영역(124NC) 사이에 정의되게 된다. 상기 엘디디영역(124NL)은 N 타입 박막 트랜지스터의 오프상태에서의 누설전류를 감소시키는 역할을 한다.
이때, 상기 패터닝된 제 1 감광막패턴(170A)의 좌우 폭에 따라 그 하부의 제 2 게이트전극(121'N)의 좌우 폭이 결정되는 동시에 N 타입 액티브패턴(124N)의 엘디디영역(124NL)의 폭이 결정되게 된다.
상기, N 타입 박막 트랜지스터의 소오스영역(124NS)과 드레인영역(124ND)은 전자를 공여(供與)할 수 있는 인(P) 등의 5족 원소를 주입하여 형성하게 된다.
다음으로, P 타입 박막 트랜지스터를 제작하기 위해 도 3c에 도시된 바와 같이, 기판(110) 전면에 새로운 감광막(170)을 형성한다.
이때, 본 실시예에서는 한번의 마스크공정으로 P 타입 박막 트랜지스터에 P 타입 도핑을 실시하여 P 타입 소오스/드레인영역을 형성하고 P 타입 제 1 게이트전극(121P) 상부에 제 2 게이트전극을 형성하기 위해 회절노광을 적용하게 된다.
즉, 상기 감광막(170)이 형성된 기판(110) 전면에 슬릿영역을 포함하는 회절 마스크(180)를 통해 광을 조사한다.
이때, 상기 회절마스크(180)에는 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 마스크(180)를 투과한 빛만이 감광막(170)에 조사되게 된다.
본 실시예에 사용한 회절마스크(180)는 제 2 투과영역(II)이 슬릿구조를 가지며, 상기 제 2 투과영역(II)을 통해 조사되는 노광량은 빛을 모두 투과시키는 제 1 투과영역(I)에 조사된 노광량보다 적게 된다. 따라서, 감광막(170)을 형성한 후 상기 감광막(170)에 부분적으로 슬릿영역(II)이 마련된 마스크(180)를 사용하여 노광, 현상하게 되면 상기 슬릿영역(II)에 남아있는 감광막의 두께와 제 1 투과영역(I) 또는 차단영역(III)에 남아있는 감광막의 두께가 다르게 되게된다.
이때, 상기 감광막(170)으로 포지티브 타입의 포토레지스트를 사용하는 경우에는 상기 슬릿영역(II)에 남아있는 감광막의 두께는 차단영역(III)에 남아있는 감광막의 두께보다 적게 되며, 네거티브 타입의 포토레지를 사용하는 경우에는 상기 슬릿영역(II)에 남아있는 감광막의 두께는 제 1 투과영역(I)에 남아있는 감광막의 두께보다 적게 되게된다.
이때, 본 실시예에서는 포지티브 타입의 포토레지스트를 사용하였으나, 본 발명이 이에 한정되는 것은 아니며, 네거티브 타입의 포토레지스트를 사용할 수도 있다.
이어서, 상기 회절마스크(180)를 통해 노광된 감광막(170)을 현상하고 나면( 제 4 마스크공정), 도 3d에 도시된 바와 같이, 상기 차단영역(III) 및 제 2 투과영역(II)을 통해 모든 광이 차단되거나 광이 일부가 차단된 영역에는 소정 두께의 감광막패턴(170C~170E)이 남아있게 되고, 광이 모두 조사된 제 1 투과영역(I)영역에는 감광막이 제거되어 도전막(160) 표면이 노출되게 된다.
이때, 상기 차단영역(III)을 통해 형성된 제 3 감광막패턴(170C)과 제 4 감광막패턴(170D)은 제 2 투과영역(II)에 형성된 제 5 감광막패턴(170E)보다 두껍게 형성되게 된다.
즉, N 타입 박막 트랜지스터영역 전체에는 제 1 두께의 제 3 감광막패턴(170C)이 남아있게 되며, 상기 P 타입 박막 트랜지스터의 제 1 게이트전극(121P) 상부에는 제 1 두께의 제 4 감광막패턴(170D)이 남아있고 상기 제 1 게이트전극(121P) 좌우의 소정영역 상부에는 제 2 두께의 제 5 감광막패턴(170E)이 남아있게 된다.
이때, 본 실시예에서는 상기 제 4 감광막패턴(170D)을 상기 P 타입 제 1 게이트전극(121P)의 폭과 동일한 폭을 가지도록 형성하였지만, 본 발명이 이에 한정되는 것은 아니며 후술할 p+ 도핑공정을 진행할 수 있는 조건인 상기 1 게이트전극(121P)보다 작거나 같은 폭을 가지도록 형성하기만 하면 된다.
이후, 상기와 같이 형성된 감광막패턴(170C~170E)을 마스크로 하여, 그 하부의 도전막(160)을 제거하여 P 타입 박막 트랜지스터의 제 1 게이트전극(121P) 상부에 상기 도전막으로 이루어진 제 2 게이트전극(121'P)을 형성한다.
즉, 상기 제 4 감광막패턴(170D)과 제 5 감광막패턴(170E)에 의해 가려지는 하부 도전막(160)은 패터닝공정을 통해 패터닝되어 P 타입 박막 트랜지스터의 제 2 게이트전극(121'P)이 정의되게 된다.
이때, 전술한 바와 같이 상기 패터닝된 제 5 감광막패턴(170E)의 좌우 폭에 의해 그 하부의 게 2 게이트전극(121'P)의 좌우 폭이 결정되게 된다.
그리고, 애슁공정을 진행하여 상기 제 2 투과영역(II)에 형성된 제 5 감광막패턴(170E)을 완전히 제거하게 되면, 도 3e(도 2d)에 도시된 바와 같이, 상기 N 타입 박막 트랜지스터영역의 제 3 감광막패턴(170C)과 P 타입 박막 트랜지스터영역의 제 4 감광막패턴(170D)은 상기 제 2 투과영역(II)의 제 5 감광막패턴(170E) 두께만큼 제거된 제 3 두께의 제 6 감광막패턴(170C')과 제 7 감광막패턴(170D')으로 남아있게 된다.
이후, 이와 같이 N 타입 박막 트랜지스터영역 전체를 제 6 감광막패턴(170C')으로 가리고 상기 P 타입 박막 트랜지스터의 제 1 게이트전극(121P)영역을 제 7 감광막패턴(170D')으로 가린 뒤, 기판(110) 전면에 고농도의 p+ 불순물 이온을 도핑하여 P 타입 박막 트랜지스터의 액티브패턴(124P)의 소정영역에 P 타입의 소오스영역(124PS)과 드레인영역(124PD)을 형성한다.
이때, 상기 n- 도핑공정에 의해 형성된 P 타입 박막 트랜지스터의 n- 도핑영역(124P')은 고농도의 p+ 이온 도핑에 의해 p+ 도핑영역, 즉 P 타입 소오스영역(124PS)과 드레인영역(124PD)으로 바뀌게 된다. 이때, 상기 P 타입 박막 트랜지스터의 제 2 게이트전극(121'P)은 상기 제 1 게이트전극(121P)에 비해 매우 얇은 폭을 가지도록 형성되어 상기 p+ 불순물 이온이 상기 제 2 게이트전극(121'P)을 통해 하부의 액티브패턴(124P)으로 주입될 수 있게 된다.
상기 P 타입 박막 트랜지스터의 소오스/드레인영역(124PS, 124PD)은 전공(hole)을 공여할 수 있는 붕소(B) 등의 3족 원소를 주입하여 형성하게 된다.
이와 같이 본 실시예에서는 하부에 저저항 도전물질로 제 1 게이트 배선을 형성하고 그 상부에 현상액에 반응하지 않으며 상기 제 1 게이트 배선을 감싸는 형태로 제 2 게이트 배선을 형성함으로써 현상액에 의한 상기 제 1 게이트 배선의 식각 문제를 해결할 수 있게 된다.
이때, 상기 제 2 게이트전극은 도핑공정 진행 중에 감광막의 패터닝과 동시에 패터닝하여 형성함으로써 추가적인 마스크공정이 필요 없게 되며, 그 결과 비용면에서 유리한 이점을 제공한다.
이때, 본 실시예에서는 먼저 N 도핑을 실시하여 N 타입 박막 트랜지스터를 제작한 후 P 도핑을 실시하여 P 타입 박막 트랜지스터를 제작하는 순서로 진행하는 것을 예를 들어 나타내고 있으나, 상기 N 도핑과 P 도핑 순서를 바꾸어서 공정을 진행하여도 무방하다.
다음으로, 도 2e에 도시된 바와 같이, 상기 기판(110) 전면에 층간절연막인 제 2 절연막(115B)을 형성한 후, 포토리소그래피공정(제 5 마스크공정)을 이용하여 상기 제 2 절연막(115B)과 제 1 절연막(115A)을 선택적으로 패터닝함으로써 N 타입 박막 트랜지스터의 소오스영역(124NS)의 일부를 노출시키는 제 1 콘택홀(140NA) 및 드레인영역(124ND)의 일부를 노출시키는 제 2 콘택홀(140NB)을 형성하며, P 타입 박막 트랜지스터의 소오스영역(124PS)의 일부를 노출시키는 제 3 콘택홀(140PA) 및 드레인영역(124PD)의 일부를 노출시키는 제 4 콘택홀(140PB)을 형성한다.
상기 제 2 절연막(115B)은 실리콘산화막 또는 실리콘질화막과 같은 무기절연막으로 구성할 수 있으며, 고개구율을 구현하기 위해 유전율이 낮은 벤조사이클로부텐(Benzocyclobutene; BCB) 또는 아크릴과 같은 유기절연막으로 형성할 수도 있다.
그리고, 도 2f에 도시된 바와 같이, 포토리소그래피공정(제 6 마스크공정)을 통해 상기 N 타입 박막 트랜지스터영역에 상기 제 1 콘택홀(140NA)을 통해 N 타입 소오스영역(124NS)과 전기적으로 접속하는 소오스전극(122N) 및 상기 제 2 콘택홀(140NB)을 통해 드레인영역(124ND)과 전기적으로 접속하는 드레인전극(123N)을 형성하며, 상기 P 타입 박막 트랜지스터영역에 상기 제 3 콘택홀(140PA)을 통해 P 타입 소오스영역(124PS)과 전기적으로 접속하는 소오스전극(122P) 및 상기 제 4 콘택홀(140PB)을 통해 드레인영역(124PD)과 전기적으로 접속하는 드레인전극(123P)을 형성한다.
이와 같이 한번의 마스크공정을 통해 N 타입 박막 트랜지스터에 N 타입 도핑을 실시하고 N 타입 제 1 게이트전극 상부에 제 2 게이트전극을 형성할 수 있으며, 또 한번의 마스크공정을 통해 P 타입 박막 트랜지스터에 P 타입 도핑을 실시하고 P 타입 제 1 게이트전극 상부에 제 2 게이트전극을 형성할 수 있다. 이때, 상기 제 2 게이트전극은 상기 제 1 게이트전극을 완전히 감싸는 형태인 클래드 구조로 형성할 수 있다.
이때, 본 발명은 하부에 저저항 도전물질로 제 1 게이트 배선을 구성하고 그 상부에 현상액에 반응하지 않으며 상기 제 1 게이트 배선을 감싸는 형태로 제 2 게이트 배선을 구성하기만 하면, 상기 제 1 게이트 배선과 상기 제 2 게이트 배선의 도전물질에 관계없이 적용 가능하다. 또한, 상기의 이층 구조의 게이트 배선 이외의 삼층 이상의 구조에도 적용 가능하다.
또한, 상기 제 2 게이트 배선은 상기 제 1 게이트 배선을 감싸 상기 제 1 게이트 배선이 현상액에 노출되지 않도록 하기만 하면 어떠한 형태로도 형성 가능하며, 상기 제 2 게이트 배선을 상기 제 1 실시예의 경우와 다른 형태로 구성한 예를 다음의 제 2 실시예를 통해 상세히 설명한다.
도 4는 본 발명의 제 2 실시예에 따른 박막 트랜지스터를 개략적으로 나타내는 단면도로써, 도면의 좌측에는 N 타입 박막 트랜지스터를 도면의 우측에는 P 타입 박막 트랜지스터를 예를 들어 나타내고 있다.
이때, 본 실시예의 박막 트랜지스터는 상기 제 1 실시예의 박막 트랜지스터와는 제 2 게이트전극의 형태를 제외하고는 동일한 구성으로 이루어져 있다. 따라서, 상기 제 1 실시예의 박막 트랜지스터와 동일한 구성에 대해서는 설명을 생략하고 단지 본 실시예에서 나타난 새로운 구성에 대해서만 설명한다.
도면에 도시된 바와 같이, 버퍼층(211)이 형성된 기판(210) 위에 액티브패턴, 게이트전극(221N,221'N, 221P,221'P) 및 소오스/드레인전극(222N,222P, 223N,223P)으로 구성되는 N 타입 박막 트랜지스터와 P 타입 박막 트랜지스터가 형성되어 있다.
상기 N 타입 박막 트랜지스터의 액티브패턴은 소오스영역(224NS), 엘디디영 역(224NL), 채널영역(224NC) 및 드레인영역(224ND)으로 구분되며, 상기 P 타입 박막 트랜지스터의 액티브패턴은 소오스영역(224PS), 채널영역(224PC) 및 드레인영역(224PD)으로 구분된다. 이때, 본 실시예는 N 타입 박막 트랜지스터의 액티브패턴에 엘디디영역(224NL)이 형성된 경우를 예를 들어 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니며 엘디디영역이 정의되지 않은 일반적인 구조의 N 타입 박막 트랜지스터에도 적용될 수 있다.
이때, 상기 게이트전극(221N,221'N, 221P,221'P)은 저저항의 제 1 게이트전극(221N, 221P)과 현상액에 반응하지 않는 도전물질로 이루어진 제 2 게이트전극(221'N, 221'P)으로 구성되며, 상기 제 2 게이트전극(221'N, 221'P)은 상기 제 1 게이트전극(221N, 221P)을 감싸는 형태로 상기 제 1 게이트전극(221N, 221P) 상부에 형성되어 현상액에 의한 상기 제 1 게이트전극(221N, 221P)의 식각 문제를 방지할 수 있게 된다.
특히, 본 실시예의 제 2 게이트전극(221'N, 221'P)은 테이퍼(taper) 형태의 한 예로 좌우 끝단의 일부를 돌출한 형태로 형성하게 되어, 그 프로파일(profile)이 좋은 이점이 있다. 이때, 상기 N 타입 박막 트랜지스터의 엘디디영역(224NL)은 상기 제 2 게이트전극(221'N)의 돌출한 좌우 끝단에 의해 그 폭이 결정되며, 상기 N 타입 박막 트랜지스터와 P 타입 박막 트랜지스터의 채널영역(224NC, 224PC)은 상기 제 1 게이트전극(221N, 221P)에 의해 정의되게 된다.
이와 같이 상기 제 1 실시예 및 제 2 실시예의 액정표시장치는 알루미늄과 같은 저저항의 제 1 게이트전극 상부에 현상액에 반응하지 않는 도전물질을 이용하 여 상기 제 1 게이트전극을 감싸는 형태로 제 2 게이트전극을 형성함으로써, 도핑공정시 상기 제 1 게이트전극이 현상액에 반응하여 식각되는 현상을 방지할 수 있게 된다.
특히, 게이트 배선을 저저항의 도전물질로 형성할 수 있어 대면적의 패널을 구현할 수 있게 되며, 상기 제 2 게이트전극을 구성하는 몰리브덴, 몰리브덴 합금, 티타늄 또는 크롬과 같은 도전물질은 열적 안정성(thermal stability)이 우수하여 힐락과 같은 결함이 발생하지 않는 장점을 가진다.
또한, 상기 제 2 게이트전극은 도핑공정 진행 중에 감광막의 패터닝을 통해 동시에 패터닝되어 형성됨으로써 추가적인 마스크공정이 필요 없는 이점이 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
상술한 바와 같이, 본 발명의 액정표시장치 및 그 제조방법은 저저항의 배선 형성이 가능하여 구동회로를 구비한 대면적의 패널을 제작할 수 있게 되는 효과를 제공한다.
이때, 상기의 게이트 배선의 제 2 게이트 배선은 도핑공정의 감광막 패터닝공정을 이용하여 형성함으로써, 추가적인 마스크공정이 필요 없어 제조비용을 감소시킬 수 있는 효과가 있다.

Claims (30)

  1. 제 1 영역과 제 2 영역으로 구분되는 기판을 제공하는 단계;
    상기 기판의 제 1 영역과 제 2 영역에 액티브패턴을 형성하는 단계;
    상기 기판 위에 제 1 절연막을 형성하는 단계;
    상기 액티브패턴 상부에 저저항 도전물질인 제 1 도전물질로 제 1 게이트전극을 형성하는 단계;
    상기 제 1 게이트전극이 형성된 기판 전면에 현상액에 반응하지 않는 제 2 도전물질로 이루어진 도전막을 형성하는 단계;
    한번의 마스크공정을 통해, 상기 제 1 영역의 도전막을 선택적으로 패터닝하여 상기 제 1 영역의 제 1 게이트전극 상부에 상기 제 2 도전물질로 제 2 게이트전극을 형성하며, 상기 제 1 영역에 n+ 불순물 이온을 도핑하여 상기 제 1 영역의 액티브패턴에 N 타입의 소오스/드레인영역을 형성하는 단계;
    회절마스크를 적용한 한번의 마스크공정을 통해, 상기 제 2 영역의 도전막을 선택적으로 패터닝하여 상기 제 2 영역의 제 1 게이트전극 상부에 상기 제 2 도전물질로 제 2 게이트전극을 형성하며, 상기 제 2 영역에 p+ 불순물 이온을 도핑하여 상기 제 2 영역의 액티브패턴에 P 타입의 소오스/드레인영역을 형성하는 단계;
    상기 기판 위에 제 2 절연막을 형성하는 단계; 및
    상기 제 1 영역에 상기 N 타입 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하며, 상기 제 2 영역에 상기 P 타입 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계를 포함하며, 상기 제 2 게이트전극은 하부의 제 1 게이트전극이 도핑공정 시 현상액에 노출되지 않도록 상기 제 1 게이트전극을 감싸는 형태로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  2. 제 1 항에 있어서, 상기 기판의 최하층에 실리콘산화막으로 버퍼층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  3. 제 1 항에 있어서, 상기 액티브패턴은 다결정 실리콘 박막으로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  4. 제 1 항에 있어서, 상기 제 1 게이트전극을 형성한 후, 상기 기판 전면에 n- 불순물 이온을 도핑하여 액티브패턴의 소정영역에 n- 도핑영역을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  5. 제 1 항에 있어서, 상기 N 타입의 소오스/드레인영역을 형성하는 단계는
    상기 기판 전면에 제 2 도전물질로 도전막을 형성하는 단계;
    상기 도전막 위에 제 1 감광막을 형성하는 단계;
    상기 제 1 감광막을 패터닝하여, 상기 제 1 영역의 제 1 게이트전극을 포함하는 소정영역을 덮도록 제 1 감광막패턴을 형성하며 상기 제 2 영역 전체를 가리도록 제 2 감광막패턴을 형성하는 단계;
    상기 제 1 감광막패턴과 제 2 감광막패턴을 마스크로 하부의 도전막을 패터닝하여 상기 제 1 영역의 제 1 게이트전극 상부에 상기 제 2 도전물질로 제 2 게이트전극을 형성하는 단계; 및
    상기 제 1 감광막패턴과 제 2 감광막패턴을 마스크로 기판 전면에 n+ 불순물 이온을 도핑하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  6. 제 5 항에 있어서, 상기 P 타입의 소오스/드레인영역을 형성하는 단계는
    상기 기판 전면에 제 2 감광막을 형성하는 단계;
    광을 모두 투과시키는 제 1 투과영역과 광을 선택적으로 투과시키는 제 2 투과영역 및 광을 차단하는 차단영역이 마련된 마스크를 적용하여, 상기 제 1 영역 전체에 제 1 두께를 갖는 제 3 감광막패턴을 형성하며, 상기 제 2 영역의 제 1 게이트전극 상부에 상기 제 1 두께를 갖는 제 4 감광막패턴을 형성하고 상기 제 1 게이트전극 좌우의 소정영역 상부에 제 2 두께를 갖는 제 5 감광막패턴을 형성하는 단계;
    상기 제 3 감광막패턴 내지 제 5 감광막패턴을 마스크로 그 하부의 도전막을 패터닝하여 상기 제 2 영역의 제 1 게이트전극 상부에 상기 제 2 도전물질로 제 2 게이트전극을 형성하는 단계;
    상기 제 5 감광막패턴을 제거하는 한편, 상기 제 5 감광막패턴의 두께만큼 상기 제 3 감광막패턴과 제 5 감광막패턴을 제거하여 제 3 두께의 제 6 감광막패턴과 제 7 감광막패턴을 형성하는 단계; 및
    상기 제 6 감광막패턴과 제 7 감광막패턴을 마스크로 기판 전면에 p+ 불순물 이온을 도핑하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  7. 제 6 항에 있어서, 포지티브 타입의 감광막을 사용하는 경우에는 상기 마스크의 차단영역은 상기 제 1 영역의 전체와 상기 제 2 영역의 제 1 게이트전극 상부에 적용되어 상기 제 2 영역의 액티브패턴의 소정영역에 p+ 도핑영역을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  8. 제 6 항에 있어서, 포지티브 타입의 감광막을 사용하는 경우에는 상기 제 2 투과영역은 상기 제 2 영역의 제 1 게이트전극 좌우의 소정영역에 적용되어 상기 제 2 영역의 제 1 게이트전극 상부에 제 2 게이트전극을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  9. 제 6 항에 있어서, 상기 제 2 투과영역에 회절패턴이 형성되어 상기 제 3 감광막패턴과 제 4 감광막패턴의 제 1 두께보다 얇은 제 2 두께의 제 5 감광막패턴을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  10. 삭제
  11. 제 6 항에 있어서, 상기 제 4 감광막패턴은 상기 제 2 영역의 제 1 게이트전극보다 작거나 같은 폭을 가지도록 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  12. 제 1 항에 있어서, 상기 제 1 도전물질은 알루미늄, 알루미늄 합금의 저저항 도전물질을 포함하며, 상기 제 2 도전물질은 현상액에 반응하지 않고 상기 제 1 도전물질과 접촉특성이 좋은 몰리브덴과 몰리브덴 합금, 티타늄, 크롬의 도전물질을 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  13. 삭제
  14. 삭제
  15. 제 1 항에 있어서, 상기 제 2 게이트전극은 좌우 끝단이 돌출한 테이퍼 형태로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  16. 제 1 항에 있어서, 상기 제 2 절연막을 형성한 후, 상기 제 2 절연막과 제 1 절연막을 선택적으로 제거하여, 상기 제 1 영역에 N 타입 소오스영역을 노출시키는 제 1 콘택홀과 드레인영역을 노출시키는 제 2 콘택홀을 형성하며, 상기 제 2 영역에 P 타입 소오스영역을 노출시키는 제 3 콘택홀과 드레인영역을 노출시키는 제 4 콘택홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  17. 제 16 항에 있어서, 상기 제 1 콘택홀을 통해 상기 N 타입의 소오스영역과 소오스전극이 전기적으로 접속하고 상기 제 2 콘택홀을 통해 상기 N 타입의 드레인 영역과 드레인전극이 전기적으로 접속하며, 상기 제 3 콘택홀을 통해 상기 P 타입의 소오스영역과 소오스전극이 전기적으로 접속하고 상기 제 4 콘택홀을 통해 상기 P 타입의 드레인영역과 드레인전극이 전기적으로 접속하는 것을 특징으로 하는 액정표시장치의 제조방법.
  18. 화소부 및 제 1 영역과 제 2 영역으로 이루어진 구동회로부로 구분되는 기판을 제공하는 단계;
    상기 기판의 화소부와 구동회로부에 액티브패턴을 형성하는 단계;
    상기 기판 위에 제 1 절연막을 형성하는 단계;
    상기 액티브패턴 상부에 저저항 도전물질인 제 1 도전물질로 제 1 게이트전극을 형성하는 단계;
    상기 제 1 게이트전극이 형성된 기판 전면에 현상액에 반응하지 않는 제 2 도전물질로 이루어진 도전막을 형성하는 단계;
    한번의 마스크공정을 통해, 상기 화소부와 구동회로부의 제 1 영역의 도전막을 선택적으로 패터닝하여 상기 화소부와 구동회로부의 제 1 영역의 제 1 게이트전극 상부에 상기 제 2 도전물질로 제 2 게이트전극을 형성하며, 상기 화소부와 구동회로부의 제 1 영역에 n+ 불순물 이온을 도핑하여 상기 화소부와 구동회로부의 제 1 영역의 액티브패턴에 N 타입의 소오스/드레인영역을 형성하는 단계;
    회절마스크를 적용한 한번의 마스크공정을 통해, 상기 구동회로부의 제 2 영역의 도전막을 선택적으로 패터닝하여 상기 구동회로부의 제 2 영역의 제 1 게이트전극 상부에 상기 제 2 도전물질로 제 2 게이트전극을 형성하며, 상기 구동회로부의 제 2 영역에 p+ 불순물 이온을 도핑하여 상기 구동회로부의 제 2 영역의 액티브패턴에 P 타입의 소오스/드레인영역을 형성하는 단계;
    상기 기판 위에 제 2 절연막을 형성하는 단계; 및
    상기 화소부와 구동회로부의 제 1 영역에 상기 N 타입 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하며, 상기 구동회로부의 제 2 영역에 상기 P 타입 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계를 포함하며, 상기 제 2 게이트전극은 하부의 제 1 게이트전극이 도핑공정 시 현상액에 노출되지 않도록 상기 제 1 게이트전극을 감싸는 형태로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  19. 제 18 항에 있어서, 상기 제 1 도전물질은 알루미늄, 알루미늄 합금의 저저항 도전물질을 포함하며, 상기 제 2 도전물질은 현상액에 반응하지 않고 상기 제 1 도전물질과 접촉특성이 좋은 몰리브덴과 몰리브덴 합금, 티타늄, 크롬의 도전물질을 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  20. 삭제
  21. 삭제
  22. 제 18 항에 있어서, 상기 제 2 게이트전극은 좌우 끝단이 돌출한 테이퍼 형태로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  23. 제 1 영역과 제 2 영역으로 구분되는 기판;
    상기 기판의 제 1 영역에 형성되되, 저저항 도전물질로 이루어진 제 1 게이트전극과 그 상부에 현상액에 반응하지 않는 도전물질로 상기 제 1 게이트전극을 감싸도록 형성된 제 2 게이트전극으로 구성되는 게이트전극, N 타입 액티브패턴 및 소오스/드레인전극으로 이루어진 N 타입 박막 트랜지스터; 및
    상기 제 1 영역의 게이트전극, 액티브패턴 및 소오스/드레인전극의 각각에 대응하는 제 2 영역의 동일층에 형성되되, 상기 저저항 도전물질로 이루어진 제 1 게이트전극과 그 상부에 현상액에 반응하지 않는 도전물질로 상기 제 1 게이트전극을 감싸도록 형성된 제 2 게이트전극으로 이루어진 게이트전극, P 타입 액티브패턴 및 소오스/드레인전극으로 이루어진 P 타입 박막 트랜지스터를 포함하며, 상기 N 타입 박막 트랜지스터의 액티브패턴은 n+ 도핑된 소오스/드레인영역, n- 도핑된 엘디디영역 및 도핑되지 않은 채널영역으로 구성되는 한편, 상기 도핑되지 않은 채널영역은 상기 제 1 영역의 제 1 게이트전극의 폭에 의해 결정되고, 상기 n- 도핑된 엘디디영역은 상기 제 1 영역의 제 2 게이트전극의 좌우 폭에 의해 결정되는 것을 특징으로 하는 액정표시장치.
  24. 제 23 항에 있어서, 상기 제 1 게이트전극은 알루미늄, 알루미늄 합금의 저저항 도전물질로 이루어지며, 상기 제 2 게이트전극은 현상액에 반응하지 않고 상기 제 1 게이트전극의 도전물질과 접촉특성이 좋은 몰리브덴과 몰리브덴 합금, 티타늄, 크롬의 도전물질로 이루어진 것을 특징으로 하는 액정표시장치.
  25. 삭제
  26. 제 23 항에 있어서, 상기 제 2 게이트전극은 좌우 끝단이 돌출하여 테이퍼 형태를 가지는 것을 특징으로 하는 액정표시장치.
  27. 삭제
  28. 삭제
  29. 제 23 항에 있어서, 상기 P 타입 박막 트랜지스터의 액티브패턴은 p+ 도핑된 소오스/드레인영역 및 도핑되지 않은 채널영역으로 구성되는 것을 특징으로 하는 액정표시장치.
  30. 제 23 항에 있어서, 상기 n- 도핑된 엘디디영역은 n+ 도핑된 소오스/드레인영역과 도핑되지 않은 채널영역 사이에 위치하는 것을 특징으로 하는 액정표시장치.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101267499B1 (ko) * 2005-08-18 2013-05-31 삼성디스플레이 주식회사 박막 트랜지스터 기판의 제조 방법 및 그에 의해 제조된박막 트랜지스터
KR100978260B1 (ko) * 2005-12-27 2010-08-26 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR101255783B1 (ko) * 2006-06-28 2013-04-17 엘지디스플레이 주식회사 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법
CN102856260B (zh) * 2012-09-26 2015-08-19 京东方科技集团股份有限公司 一种cmos晶体管及其制造方法
JP6327450B2 (ja) * 2014-03-28 2018-05-23 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 液晶表示装置
CN109860235B (zh) * 2018-12-05 2021-05-28 武汉华星光电半导体显示技术有限公司 阵列基板的制备方法、阵列基板、显示面板和显示装置
CN112635571A (zh) * 2019-09-24 2021-04-09 乐金显示有限公司 薄膜晶体管及其制造方法及包括该薄膜晶体管的显示设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010025958A1 (en) * 1999-12-14 2001-10-04 Shunpei Yamazaki Semiconductor device and manufacturing method thereof

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5212574A (en) * 1989-07-05 1993-05-18 Sharp Kabushiki Kaisha Active matrix board having double-layer scan lines and capacity lines with discontinuous lower scan lines and lower capacity lines
KR970003717B1 (ko) 1993-07-16 1997-03-21 엘지반도체 주식회사 반도체 장치의 금속배선 형성방법
KR100297706B1 (ko) 1993-07-30 2001-10-24 윤종용 다결정실리콘박막트랜지스터
KR970008589B1 (ko) 1994-01-11 1997-05-27 주식회사 유공 글리콜에테르의 제조방법
KR970011966B1 (ko) 1994-10-12 1997-08-08 엘지전자 주식회사 브이씨알의 위상오차 검출에 의한 오토트랙킹 방법
KR0175408B1 (ko) 1995-10-17 1999-02-18 김광호 액정표시장치용 박막 트랜지스터 기판의 제조방법
KR0161461B1 (ko) 1995-11-22 1999-01-15 김광호 폴리실리콘 박막트랜지스터 액정디스플레이 제조 방법
KR0177785B1 (ko) 1996-02-03 1999-03-20 김광호 오프셋 구조를 가지는 트랜지스터 및 그 제조방법
KR100192593B1 (ko) 1996-02-21 1999-07-01 윤종용 폴리 실리콘 박막 트랜지스터의 제조방법
KR0184509B1 (ko) 1996-05-22 1999-04-15 김광호 박막 트랜지스터 및 그 제조 방법
KR100538295B1 (ko) 1998-10-13 2006-03-07 삼성전자주식회사 폴리 실리콘 액정표시장치 구동장치
KR100541274B1 (ko) 1998-10-23 2006-03-09 삼성전자주식회사 박막트랜지스터
KR100500631B1 (ko) 1998-10-23 2005-11-25 삼성전자주식회사 박막트랜지스터의 제조방법_
KR100571037B1 (ko) 1998-11-06 2006-08-30 삼성전자주식회사 박막트랜지스터 소자 제조 방법
KR100278606B1 (ko) 1998-12-22 2001-03-02 윤종용 박막트랜지스터
KR100355713B1 (ko) 1999-05-28 2002-10-12 삼성전자 주식회사 탑 게이트 방식 티에프티 엘시디 및 제조방법
JP5020428B2 (ja) 1999-08-30 2012-09-05 三星電子株式会社 トップゲート形ポリシリコン薄膜トランジスター製造方法
KR100697263B1 (ko) 1999-08-30 2007-03-21 삼성전자주식회사 탑 게이트형 폴리실리콘 박막트랜지스터 제조방법
KR100697262B1 (ko) 1999-08-30 2007-03-21 삼성전자주식회사 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법
KR100307456B1 (ko) 1999-12-08 2001-10-17 김순택 박막 트랜지스터의 제조 방법
KR100307457B1 (ko) 1999-12-09 2001-10-17 김순택 박막 트랜지스터의 제조 방법
US6653160B2 (en) * 1999-12-13 2003-11-25 Lg. Philips Lcd Co. Ltd Method of manufacturing array substrate for use in liquid crystal display device
KR100307459B1 (ko) 1999-12-14 2001-10-17 김순택 박막트랜지스터 제조방법
KR100693246B1 (ko) 2000-06-09 2007-03-13 삼성전자주식회사 탑 게이트형 폴리실리콘 박막트랜지스터 제조방법
KR20020009188A (ko) 2000-07-25 2002-02-01 윤종용 반도체 제조에서의 식각 방법
KR100414225B1 (ko) 2000-09-19 2004-01-07 삼성전자주식회사 패널 배선을 이용하여 데이터를 전송하는 액정 디스플레이장치
KR100437473B1 (ko) 2001-03-02 2004-06-23 삼성에스디아이 주식회사 엘디디 구조를 갖는 씨모스 박막 트랜지스터 및 그의제조방법
KR100590264B1 (ko) 2001-03-02 2006-06-15 삼성에스디아이 주식회사 오프셋영역을 갖는 씨모스 박막 트랜지스터 및 그의제조방법
KR100582724B1 (ko) 2001-03-22 2006-05-23 삼성에스디아이 주식회사 평판 디스플레이 장치용 표시 소자, 이를 이용한 유기전계발광 디바이스 및 평판 디스플레이용 표시 소자의제조 방법
KR100686331B1 (ko) 2001-04-04 2007-02-22 삼성에스디아이 주식회사 평판 디스플레이 장치용 박막 트랜지스터의 제조 방법
KR100600845B1 (ko) 2001-04-12 2006-07-14 삼성에스디아이 주식회사 평판 표시장치 제조 방법
KR100437475B1 (ko) 2001-04-13 2004-06-23 삼성에스디아이 주식회사 평판 디스플레이 장치용 표시 소자 제조 방법
KR100774561B1 (ko) 2001-07-13 2007-11-08 삼성전자주식회사 박막 트랜지스터, 이의 제조 방법 및 이를 이용한 유기전계발광 디바이스
KR100542982B1 (ko) 2001-10-09 2006-01-20 삼성에스디아이 주식회사 결정화방법 및 이를 이용한 박막 트랜지스터의 제조방법
US20040086807A1 (en) * 2002-11-06 2004-05-06 Chih-Yu Peng Method of fabricating thin film transistor
KR100686338B1 (ko) * 2003-11-25 2007-02-22 삼성에스디아이 주식회사 박막 트랜지스터, 이의 제조 방법 및 이를 사용하는 평판표시 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010025958A1 (en) * 1999-12-14 2001-10-04 Shunpei Yamazaki Semiconductor device and manufacturing method thereof

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US7474362B2 (en) 2009-01-06
KR20060071705A (ko) 2006-06-27
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