KR100590264B1 - 오프셋영역을 갖는 씨모스 박막 트랜지스터 및 그의제조방법 - Google Patents

오프셋영역을 갖는 씨모스 박막 트랜지스터 및 그의제조방법 Download PDF

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Abstract

본 발명은 누설전류를 감소시키고 공정을 단순화할 수 있는 오프셋영역을 갖는 CMOS 박막 트랜지스터 및 그의 제조방법에 관한 것이다.
본 발명의 박막 트랜지스터의 제조방법은 제1마스크를 이용하여 절연기판의 제1도전형 및 제2도전형의 박막 트랜지스터 영역상에 폴리실리콘막을 각각 형성하는 단계와; 상기 폴리실리콘막을 포함한 기판상에 게이트 절연막, 게이트 전극물질 및 캡핑층을 순차 형성하는 단계와; 제2마스크를 이용하여 상기 제1도전형의 박막 트랜지스터영역의 상기 게이트 전극물질 및 캡핑층을 식각하여 게이트 전극을 형성하는 단계와; 제1도전형 박막 트랜지스터의 게이트의 측벽에 제1스페이서를 형성하는 단계와; 상기 제1스페이서를 이용하여 상기 제1도전형의 박막 트랜지스터영역의 폴리실리콘막으로 제1도전형의 고농도 불순물을 이온주입하여 오프셋영역과 소오스/드레인 영역을 형성하는 단계와; 제3마스크를 이용하여 상기 제2도전형의 박막 트랜지스터 영역의 전극물질 및 캡핑층을 식각하여 게이트전극을 형성하는 단계와; 상기 제3마스크를 이용하여 상기 제2도전형의 박막 트랜지스터영역의 폴리실리콘막으로 제2도전형의 고농도 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함한다.

Description

오프셋영역을 갖는 씨모스 박막 트랜지스터 및 그의 제조방법{CMOS THINFILM TRANSISTOR HAVE A OFFSETAREA AND MANIFACTURE METHOD THERE OF}
도 1a 내지 도 1g는 종래의 LDD 영역을 갖는 CMOS 박막 트랜지스터의 제조공정도,
도 2a 내지 도 2j는 본 발명의 실시예에 따른 오프셋영역을 갖는 CMOS 박막 트랜지스터의 제조공정도,
<도면의 주요부분에 대한 부호의 설명>
40 : 절연기판 41 : 버퍼층
42a, 42b : 폴리실리콘막 43, 43a, 43b : 게이트 절연막
44 : 게이트 전극물질 45, 45a, 45b ; 캡핑층
46, 46a, 46b : 제2마스크 47a, 52a, 52b : 스페이서
44a, 44b : N형 및 P형 박막 트랜지스터의 게이트전극
49 : 오프셋영역 50, 50a, 50b : 제3마스크
48, 51 : 고농도 소오스/드레인 영역
47, 52 : 절연막 53a, 53b : 소오스/드레인 전극
40a : N형 박막 트랜지스터영역 40b : P형 박막 트랜지스터영역
본 발명은 오프셋영역을 갖는 CMOS 박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 마스크수를 감소시켜 공정을 단순화할 수 있는 박막 트랜지스터 및 그의 제조방법에 관한 것이다.
통상적으로 능동표시소자를 제작함에 있어서, 스위칭소자로서 사용되는 폴리실리콘 박막 트랜지스터의 오프상태에서의 누설전류를 방지하는 것이 가장 근본적인 문제이다. 박막 트랜지스터에 있어서 이러한 누설전류를 방지하기 위한 수단으로서 LDD(Lightly Doped Drain) 구조 또는 오프셋(off-set)구조가 이용되고 있다.
종래의 오프셋구조 또는 LDD 구조의 박막 트랜지스터를 형성하는 방법으로는, 박막 트랜지스터의 게이트전극을 형성할 때 게이트 전극의 폭이 감광막의 패턴폭보다 작게 되도록 게이트 전극물질, 즉 게이트금속을 언더컷팅하여 형성하거나, 게이트의 측벽에 사이드월을 형성한 다음 소오스/드레인 영역을 형성하여 오프셋구조 또는 LDD 구조를 형성하고, 또한 금속게이트의 전기적 산화를 이용하여 오프셋구조 또는 LDD 구조를 형성하였다.
도 1a 내지 도 1g는 종래의 LDD 구조를 갖는 CMOS 박막 트랜지스터의 제조공정도를 도시한 것이다.
도 1a 내지 도 1g를 참조하여 종래의 7매의 마스크를 이용한 LDD CMOS 박막 트랜지스터의 제조방법을 설명하면 다음과 같다.
도 1a을 참조하면, N형 박막 트랜지스터가 형성될 영역(10a)과 P형 박막 트 랜지스터가 형성될 영역(10b)을 구비한 절연기판(10)상에 폴리실리콘막을 증착한 다음, 제1마스크(도면상에는 도시되지 않음)를 이용하여 상기 폴리실리콘막을 식각하여 N형 및 P형 박막 트랜지스터 영역(10a), (10b)에 폴리실리콘막(11a), (11b)의 패턴을 각각 형성한다.
도 1b를 참조하면, 상기 N형 박막 트랜지스터 영역(10a)의 폴리실리콘막(11a)이 노출되도록 제2마스크로서 감광막(12)을 형성한다. 상기 제2마스크(12)를 이용하여 상기 폴리실리콘막(11a)으로 문턱전압을 조절하기 위한 채널도핑을 실시한다.
도 1c를 참조하면, 상기 제2마스크(12)를 제거한 다음, 기판상에 게이트 절연막(13)을 형성하고, 그위에 게이트 전극물질을 증착한다. 도면상에는 도시되지 않았으나, 제3마스크를 이용하여 상기 게이트 전극물질을 식각하여 각각 N형 박막 트랜지스터와 P형 박막 트랜지스터의 게이트(14a), (14b)를 게이트 절연막(13)상에 형성한다.
게이트 전극(14a), (14b)을 형성한 다음 N형 박막 트랜지스터영역(10a)의 상기 폴리실리콘막(11a)으로 소정의 도전형을 갖는, 예를 들어 N형의 저농도 불순물을 이온주입하여 게이트전극(14a)의 양측에 LDD 영역(15)을 형성한다.
이때, 상기 P형 박막 트랜지스터 영역(10b)으로 이온주입된 저농도의 불순물은 후속하는 P형 박막 트랜지스터의 고농도 소오스/드레인 영역을 위한 P형 불순물의 이온주입에 의해 상쇄되어지므로, P형 박막 트랜지스터에는 영향을 미치지 않게 된다.
도 1d를 참조하면, 상기 N형 박막 트랜지스터 영역(10a)으로의 불순물 이온주입을 방지하기 위한 제4마스크로서 감광막(16)을 형성한다. 상기 제4마스크(16)를 이용하여 P형 박막 트랜지스터영역(10b)의 폴리실리콘막(11b)으로 고농도의 P형 불순물을 이온주입하여 P형 박막 트랜지스터의 소오스/드레인 영역(17)을 형성한다.
도 1e를 참조하면, 상기 제4마스크(16)를 제거한 다음, 다시 기판상에 상기 P형 박막 트랜지스터영역(10b)으로의 불순물 이온주입방지 및 LDD 영역을 한정하기 위한 제5마스크로서 감광막(18)을 형성한다.
상기 제5마스크(18)를 이용하여 N형의 고농도 불순물을 상기 N형 박막 트랜지스터영역(10a)의 폴리실리콘막(11a)으로 이온주입하여 고농도의 소오스/드레인 영역(19)을 형성한다.
도 1f를 참조하면, 기판상에 걸쳐 층간 절연막(20)을 형성한 다음 제6마스크(도면상에는 도시되지 않음)를 이용하여 상기 N형 박막 트랜지스터 및 P형 박막 트랜지스터의 소오스/드레인 영역(19), (17)이 노출되도록 상기 층간 절연막(20)을 식각하여 N형 박막 트랜지스터영역(10a) 및 P형 박막 트랜지스터영역(10b)에 각각 콘택홀(21a), (21b)을 각각 형성한다.
도 1g를 참조하면, 기판상에 소오스/드레인용 전극물질을 증착한 다음 제7마스크(도면상에는 도시되지 않음)를 이용하여 상기 소오스/드레인용 전극물질을 식각하여 N형 박막 트랜지스터와 P형 박막 트랜지스터의 소오스/드레인 전극(22a), (22b)을 각각 형성한다.
이로써, LDD 구조를 갖는 N형 박막트랜지스터와 통상적인 구조의 P형 박막 트랜지스터로 구성된 CMOS 박막 트랜지스터가 제작된다.
상기한 바와같은 LDD 구조를 갖는 CMOS 는 N형 박막 트랜지스터에 LDD 구조를 채택함으로써 오프상태에서의 누설전류감소를 감소시켜 능동소자의 표시특성을 향상시킬 수 있다.
그러나, 상기한 바와같은 종래의 CMOS 박막 트랜지스터를 제조하는 방법은 LDD 구조를 채택하기 위한 마스크수의 증가 및 새로운 장비가 필요하고, 이로 인하여 생산성저하와 불량률의 증가 및 가격상승 등을 초래하는 문제점이 있었다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 마스크수를 감소시켜 공정을 단순화하고 오프상태에서의 누설전류를 감소시켜 소자의 특성을 향상시킬 수 있는 오프셋영역을 갖는 박막 트랜지스터 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기한 본 발명의 목적을 달성하기 위하여 본 발명의 오프셋영역을 갖는 박막 트랜지스터의 제조방법은 제1마스크를 이용하여 절연기판의 제1도전형 및 제2도전형의 박막 트랜지스터 영역상에 폴리실리콘막을 각각 형성하는 단계와; 상기 폴리실리콘막을 포함한 기판상에 게이트 절연막, 게이트 전극물질 및 캡핑층을 순차 형성하는 단계와; 제2마스크를 이용하여 상기 제1도전형의 박막 트랜지스터영역의 상기 게이트 전극물질 및 캡핑층을 식각하여 제1도전형의 박막 트랜지스터의 게이 트 전극을 형성하는 단계와; 제1도전형 박막 트랜지스터의 게이트의 측벽에 제1스페이서를 형성하는 단계와; 상기 제1스페이서를 이용하여 상기 제1도전형의 박막 트랜지스터영역의 폴리실리콘막으로 제1도전형의 고농도 불순물을 이온주입하여 오프셋영역과 소오스/드레인 영역을 형성하는 단계와; 제3마스크를 이용하여 상기 제2도전형의 박막 트랜지스터 영역의 전극물질 및 캡핑층을 식각하여 제2도전형의 박막 트랜지스터의 게이트전극을 형성하는 단계와; 상기 제3마스크를 이용하여 상기 제2도전형의 박막 트랜지스터영역의 폴리실리콘막으로 제2도전형의 고농도 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1도전형의 박막 트랜지스터는 오프셋영역을 갖는 N형 박막 트랜지스터이고, 상기 제2도전형의 박막 트랜지스터는 통상적인 구조를 갖는 P형 박막 트랜지스터인 것을 특징으로 한다.
상기 제2마스크는 제2도전형의 박막 트랜지스터를 보호함과 동시에 제1도전형의 박막 트랜지스터의 게이트전극을 형성하기 위한 것이고, 제3마스크는 제1도전형의 박막 트랜지스터를 보호함과 동시에 제2도전형의 박막 트랜지스터의 게이트전극을 형성하기 위한 것임을 특징으로 한다.
본 발명의 CMOS 박막트랜지스터의 제조방법은 상기 제2도전형의 박막 트랜지스터의 소오스/드레인 영역형성후 기판전면에 절연막을 형성하는 공정과; 상기 절연막을 식각하여 제1 및 제2도전형의 박막 트랜지스터의 게이트전극의 측벽에 제2스페이서를 형성함과 동시에 상기 제1 및 제2도전형의 소오스/드레인 영역을 노출 시키는 단계와; 제4마스크를 이용하여 상기 제1 및 제2도전형의 박막 트랜지스터의 소오스/드레인영역과 직접 콘택되도록 제1 및 제2도전형의 소오스/드레인전극을 각각 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 본 발명은 절연기판의 제1도전형 및 제2도전형의 박막 트랜지스터 영역상에 각각 형성된 제1 및 제2도전형의 박막 트랜지스터로 구성된 CMOS 박막 트랜지스터를 제조하는 방법에 있어서, 상기 절연기판의 상기 제1 및 제2도전형의 박막 트랜지스터영역상에 제1 및 제2폴리실리콘막과; 상기 제1 및 제2폴리실리콘막상에 각각 형성되고, 게이트 절연막, 게이트 전극물질 및 캡핑층로 이루어진 제1 및 제2도전형의 박막 트랜지스터의 게이트전극과; 상기 게이트전극의 양측 제1 및 제2폴리실리콘막에 각각 형성된 제1 및 제2도전형의 박막 트랜지스터의 고농도의 소오스/드레인 영역과; 상기 제1 및 제2도전형의 박막 트랜지스터의 게이트전극의 양측에 각각 형성된 스페이서와; 상기 제1도전형의 박막 트랜지스터의 스페이서하부의 제1폴리실리콘막에 형성된 오프셋영역과; 상기 제1 및 제2도전형의 박막 트랜지스터의 소오스/드레인 영역과 직접 콘택되도록 상기 기판의 상기 제1 및 제2도전형의 박막 트랜지스터영역상에 각각 형성된 제1 및 제2도전형의 박막 트랜지스터의 소오스/드레인 전극을 포함하는 오프셋영역을 갖는 CMOS 박막 트랜지스터를 제공하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 오프셋영역을 갖는 박막 트랜 지스터의 제조공정도를 도시한 것이다.
도 2a를 참조하면, N형 박막 트랜지스터영역(40a)과 P형 박막 트랜지스터영역(40b)을 구비한 절연기판(40)상에 버퍼층(41)을 형성한 다음, 그 위에 폴리실리콘막을 형성한다. 상기 폴리실리콘막상에 제1마스크(도면상에는 도시되지 않음)을 형성한 다음, 제1마스크를 이용하여 상기 폴리실리콘막을 패터닝하여 N형 박막 트랜지스터영역(40a) 및 P형 박막 트랜지스터(40b)의 영역에 각각 폴리실리콘막(42a), (42b)의 패턴을 형성한다.
도면상에는 도시되지 않았으나, 폴리실리콘막(42a), (42b)을 형성한 다음, 통상적인 방법으로 N형 박막 트랜지스터영역(40a)의 폴리실리콘막(42a)으로 문턱전압조절용 채널도핑공정을 실시할 수도 있다.
상기 폴리실리콘막(42a, 42b)을 포함한 버퍼층(41)상에 게이트 절연막(43)과 게이트 전극물질(44) 및 캡핑층(45)을 형성한다. 이때, 캡핑층(45)으로 산화막 또는 질화막의 절연막이 사용된다.
이어서, 기판상에 제2마스크(46)를 형성하는데, 제2마스크(46)중 N형 박막 트랜지스터영역(40a)에 형성된 부분(46a)은 N형 박막 트랜지스터의 게이트전극용 마스크로 작용하고, P형 박막 트랜지스터영역(40b)에 형성된 부분(46b)은 N형 박막 트랜지스터의 게이트형성시 P 형 박막 트랜지스터영역(40a)을 보호하기 위한 마스크로서 작용한다.
이어서, 제2마스크(46a, 46b)를 이용하여 상기 캡핑층(45)과 게이트 전극물질(44)을 패터닝하여 N형 박막 트랜지스터의 게이트전극(44a)을 형성한다. 게이트 전극(44a)을 형성한 후 제2마스크(46a, 46b)를 제거한다.
도 2b를 참조하면, 기판전면에 걸쳐 스페이서용 절연막(47)을 형성한다. 다음, 도 2c를 참조하면 상기 절연막(47)을 이방성식각하여 N형 박막 트랜지스터의 게이트전극(44a)의 측벽 및 P형 박막 트랜지스터의 게이트 전극물질(44)의 측벽에 스페이서(47a)를 형성한다.
도 2d를 참조하면, 상기 스페이서(47a)를 이용하여 고농도 불순물을 상기 폴리실리콘막(42a)으로 이온주입하면 상기 스페이서(47a)에 의해 폴리실리콘막(42a)에 N형 박막 트랜지스터의 고농도의 소오스/드레인 영역(48)이 형성됨과 동시에 오프셋영역(49)이 한정된다.
본 발명의 실시예에서는 오프셋구조를 갖는 N형 박막 트랜지스터를 제조하기 위하여 게이트전극(44a)의 측벽에 스페이서(47a)를 형성한 다음 이를 마스크로하여 이온주입공정을 실시하여 오프셋영역 및 소오스/드레인 영역을 형성하였으나, 본 발명의 다른 실시예로서 LDD 구조를 갖는 N형 박막 트랜지스터를 제조하기 위해서는 도 2a의 마스크(46a, 46b)를 이용한 게이트전극형성후 이를 마스크로 하여 N형 박막 트랜지스터영역(40a)의 폴리실리콘막(42a)으로 저농도의 불순물을 이온주입하고, 도 2d의 스페이서형성공정후 고농도 이온주입공정을 실시하면 LDD 구조의 소오스/드레인 영역을 형성하는 것이 가능하다.
도 2e를 참조하면, 기판전면에 걸쳐 감광막을 도포한 다음 패터닝하여 기판상에 제3마스크(50)를 형성한다. 이때, 제3마스크(50)중 N형 박막 트랜지스터영역(40a)에 형성된 부분(50a)은 P형 박막 트랜지스터의 게이트형성시 및 소오스/드레인 영역을 위한 이온주입시 N형 박막 트랜지스터 영역을 보호하기 위한 마스크로 작용하고, P형 박막 트랜지스터영역(40b)에 형성된 부분(50b)은 P 형 박막 트랜지스터의 게이트전극을 형성하기 위한 마스크로서 작용한다.
도 2f를 참조하면, 제3마스크(50a, 50b)를 이용하여 P형 박막 트랜지스터영역(40b)의 상기 캡핑층(45)과 게이트 전극물질(44)을 패터닝하여 P형 박막 트랜지스터의 게이트전극(44b)을 형성한다.
도 2g를 참조하면, P형 박막 트랜지스터의 게이트전극(44b)을 형성한 다음, 고농도의 P형 불순물을 폴리실리콘막(42b)으로 이온주입하여 P형 박막 트랜지스터의 고농도 소오스/드레인 영역(51)을 형성한다.
도 2h 및 도 2i를 참조하면, 제3마스크(50a, 50b)를 제거한 다음, 기판전면에 걸쳐 스페이서용 절연막(52)을 형성한 다음 이방성식각하여 N형 및 P형 박막 트랜지스터의 게이트전극(44a), (44b) 및 캡핑층(45a), (46b)의 측벽에 스페이서(52a), (52b)를 형성한다.
이때, 절연막(52)의 식각에 의한 측벽 스페이서(52a), (52b) 형성시 그 하부의 게이트 절연막(43)도 함께 식각되어 N형 및 P형 박막 트랜지스터영역(40a), (40b)의 소오스/드레인 영역(48), (51)이 노출되어진다. 따라서, 후속의 소오스/드레인전극과의 콘택을 위한 별도의 마스크를 이용한 층간 절연막의 식각에 의한 콘택홀형성공정이 필요없게 된다.
본 발명의 실시예에서는, 스페이서형성용 절연막(47), (52)으로 질화막 또는 산화막이 사용된다.
도 2j를 참조하면, 기판전면에 걸쳐 소오스/드레인전극용 금속을 증착한 다음 제4마스크(도면상에는 도시되지 않음)를 이용하여 식각하여 N형 박막 트랜지스터의 소오스/드레인전극(53a)과 P형 박막 트랜지스터의 소오스/드레인 전극(53b)을 각각 형성한다.
본 발명의 실시예에서는 N형 박막 트랜지스터의 소오스/드레인전극(53a)과 P형 박막 트랜지스터의 소오스/드레인 전극(53b)이 소오스/드레인 영역(48), (51)과 직접 콘택되는데, 이때 N형 및 P형 박막 트랜지스터의 게이트 전극(44a), (44b)이 캡핍층(45a), (45b) 및 스페이서(52a), (52b)에 의해 완전히 감싸지는 구조를 갖으므로, 층간 절연막없이 직접 소오스/드레인 영역(48), (51)과 소오스/드레인 전극(53a), (53b)을 직접 콘택시켜도 소오스/드레인 전극과 게이트전극간의 쇼트가 발생되지 않게 된다.
따라서, 본 발명의 오프셋영역을 갖는 N형의 박막 트랜지스터와 통상적인 구조의 P형 박막 트랜지스터로 된 CMOS 박막 트랜지스터를 제조한다.
본 발명의 박막 트랜지스터의 제조시, 도면상에는 도시되지 않았으나, 상기 N형 및 P형 박막 트랜지스터의 게이트 전극을 형성할 때 박막 트랜지스터의 게이트라인이 형성되고 상기 소오스/드레인 전극을 형성할 때 박막 트랜지스터의 데이터 라인이 동시에 형성되어진다.
이상, 설명한 바와 같이 본 발명의 CMOS 박막 트랜지스터의 제조방법에 따르면, 폴리실리콘막을 패터닝하기 위한 제1마스크, N형 박막 트랜지스터의 게이트전 극을 형성하기 위한 제2마스크, P형 박막 트랜지스터의 게이트 전극을 형성하기 위한 제3마스크 및 소오스/드레인 전극과 데이터라인을 형성하기 위한 제4마스크의 4매의 마스크만을 사용한다.
따라서, 종래의 7매의 마스크를 사용하는 CMOS 박막 트랜지스터의 제조방법에 비하여 3매의 마스크수를 감소시켜 공정을 단순화시킬 수 있으며, 이에 따라 불량률이 감소되어 수율이 향상되는 이점이 있다.
또한, P형 박막 트랜지스터에서는 통상적인 박막 트랜지스터를 형성하는 반면에 N형 박막 트랜지스터는 LDD 구조 또는 오프셋구조를 형성하여 줌으로써 오프상태에서의 누설전류를 감소시켜 소자의 특성저하를 방지할 수 있는 효과가 있다.
게다가, 본 발명의 박막 트랜지스터의 제조방법에 따르면, 소오스/드레인 영역이 형성된 폴리실리콘막을 노출시켜 소오스/드레인 전극과 소오스/드레인 영역을 직접 연결시켜 줌으로써 통상적인 박막 트랜지스터의 제조방법에 있어서 소오스/드레인 전극을 소오스/드레인 영역에 연결시켜 주기 위한 콘택홀 형성공정이 배제되므로, 공정을 단순화할 수 있다.
또한, 게이트 전극의 상부 및 측벽에 캡핑층과 스페이서가 게이트를 감싸도록 형성되므로, 신호라인인 게이트라인과 데이터 라인간의 쇼트를 방지할 수 있는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 제1마스크를 이용하여 기판의 제1도전형 및 제2도전형의 박막 트랜지스터 영역상에 폴리실리콘막을 각각 형성하는 단계와;
    상기 폴리실리콘막을 포함한 기판상에 게이트 절연막, 게이트 전극물질 및 캡핑층을 순차 형성하는 단계와;
    제2마스크를 이용하여 상기 제1도전형의 박막 트랜지스터영역의 상기 게이트 전극물질 및 캡핑층을 식각하여 제1도전형의 박막 트랜지스터의 게이트 전극을 형성하는 단계와;
    상기 제1도전형 박막 트랜지스터의 게이트의 측벽에 제1스페이서를 형성하는 단계와;
    상기 제1스페이서를 이용하여 상기 제1도전형의 박막 트랜지스터영역의 폴리실리콘막으로 제1도전형의 고농도 불순물을 이온주입하여 오프셋영역과 소오스/드레인 영역을 형성하는 단계와;
    제3마스크를 이용하여 상기 제2도전형의 박막 트랜지스터 영역의 전극물질 및 캡핑층을 식각하여 제2도전형의 박막 트랜지스터의 게이트전극을 형성하는 단계와;
    상기 제3마스크를 이용하여 상기 제2도전형의 박막 트랜지스터영역의 폴리실리콘막으로 제2도전형의 고농도 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 오프셋영역을 갖는 CMOS 박막 트랜지스터의 제조방법.
  2. 제1항에 있어서, 상기 폴리실리콘막을 형성한 후 문턱전압조절을 위한 채널도핑공정을 추가로 수행하는 것을 특징으로 하는 오프셋영역을 갖는 CMOS 트랜지스터의 제조방법.
  3. 제1항에 있어서, 상기 제1도전형의 박막 트랜지스터는 오프셋영역을 갖으며, 상기 제2도전형의 박막 트랜지스터는 통상적인 구조를 갖는 것을 특징으로 하는 오프셋영역을 갖는 CMOS 트랜지스터의 제조방법.
  4. 제3항에 있어서, 상기 제1도전형의 박막 트랜지스터는 N형 박막 트랜지스터이고, 상기 제2도전형의 박막 트랜지스터는 P형 박막 트랜지스터인 것을 특징으로 하는 오프셋영역을 갖는 CMOS 트랜지스터의 제조방법.
  5. 제4항에 있어서, 상기 제2마스크는 제1도전형의 박막 트랜지스터의 게이트전극을 형성함과 동시에 제2도전형의 박막 트랜지스터를 보호하기 위한 것임을 특징으로 하는 오프셋영역을 갖는 CMOS 트랜지스터의 제조방법.
  6. 제4항에 있어서, 상기 제3마스크는 제1도전형의 박막 트랜지스터를 보호함과 동시에 제2도전형의 박막 트랜지스터의 게이트전극을 형성하기 위한 것임을 특징으 로 하는 오프셋영역을 갖는 CMOS 트랜지스터의 제조방법.
  7. 제1항에 있어서, 상기 제2도전형의 박막 트랜지스터의 소오스/드레인 영역을 형성한 후 기판전면에 절연막을 형성하는 공정과;
    상기 절연막 및 게이트 절연막을 식각하여 제1 및 제2도전형의 박막 트랜지스터의 게이트전극의 측벽에 제2스페이서를 형성함과 동시에 상기 제1 및 제2도전형의 박막 트랜지스터의 소오스/드레인 영역을 노출시키는 단계와;
    제4마스크를 이용하여 상기 제1 및 제2도전형의 박막 트랜지스터의 소오스/드레인영역과 직접 콘택되도록 제1 및 제2도전형의 박막 트랜지스터의 소오스/드레인전극을 각각 형성하는 단계를 더 포함하는 것을 특징으로 하는 오프셋영역을 갖는 CMOS 트랜지스터의 제조방법.
  8. 제7항에 있어서, 상기 캡핑층은 상기 제1 및 제2도전형의 게이트 전극과 소오스/드레인전극간의 쇼트를 방지하기 위하여 산화막 또는 질화막중 하나를 포함하는 것을 특징으로 하는 오프셋영역을 갖는 CMOS 박막 트랜지스터의 제조방법.
  9. 기판의 제1도전형 및 제2도전형의 박막 트랜지스터 영역상에 각각 형성된 제1 및 제2도전형의 박막 트랜지스터로 구성된 CMOS 박막 트랜지스터를 제조하는 방법에 있어서,
    상기 기판의 상기 제1 및 제2도전형의 박막 트랜지스터영역상에 각각 형성된 제1 및 제2폴리실리콘막과;
    상기 제1 및 제2폴리실리콘막상에 각각 형성되고, 게이트 절연막, 게이트 전극물질 및 캡핑층로 이루어진 제1 및 제2도전형의 박막 트랜지스터의 게이트전극과;
    상기 게이트전극의 양측 상기 제1 및 제2폴리실리콘막에 각각 형성된 상기 제1 및 제2도전형의 박막 트랜지스터의 고농도의 소오스/드레인 영역과;
    상기 제1 및 제2도전형의 박막 트랜지스터의 게이트전극의 양측에 각각 형성된 스페이서와;
    상기 제1도전형의 박막 트랜지스터의 스페이서하부의 제1폴리실리콘막에 형성된 오프셋영역과;
    상기 제1 및 제2도전형의 박막 트랜지스터의 소오스/드레인 영역과 직접 콘택되도록 상기 기판의 상기 제1 및 제2도전형의 박막 트랜지스터영역상에 각각 형성된 제1 및 제2도전형의 박막 트랜지스터의 소오스/드레인 전극을 포함하는 것을 특징으로 하는 오프셋영역을 갖는 CMOS 박막 트랜지스터.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6872658B2 (en) * 2001-11-30 2005-03-29 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device by exposing resist mask
KR101043992B1 (ko) 2004-08-12 2011-06-24 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
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KR101086487B1 (ko) 2004-12-24 2011-11-25 엘지디스플레이 주식회사 폴리 박막 트랜지스터 기판 및 그 제조 방법
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KR101107252B1 (ko) 2004-12-31 2012-01-19 엘지디스플레이 주식회사 일렉트로-루미네센스 표시 패널의 박막 트랜지스터 기판및 그 제조 방법
CN104465702B (zh) * 2014-11-03 2019-12-10 深圳市华星光电技术有限公司 Amoled背板的制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0927624A (ja) * 1995-07-12 1997-01-28 Sanyo Electric Co Ltd 薄膜トランジスタ、薄膜トランジスタの製造方法及び液晶ディスプレイ
JPH09237899A (ja) * 1996-02-29 1997-09-09 Seiko Epson Corp 薄膜トランジスタの製造方法
KR20000003323A (ko) * 1998-06-27 2000-01-15 김영환 폴리실리콘-박막 트랜지스터로 된 cmos 형성방법
KR100437473B1 (ko) * 2001-03-02 2004-06-23 삼성에스디아이 주식회사 엘디디 구조를 갖는 씨모스 박막 트랜지스터 및 그의제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0927624A (ja) * 1995-07-12 1997-01-28 Sanyo Electric Co Ltd 薄膜トランジスタ、薄膜トランジスタの製造方法及び液晶ディスプレイ
JPH09237899A (ja) * 1996-02-29 1997-09-09 Seiko Epson Corp 薄膜トランジスタの製造方法
KR20000003323A (ko) * 1998-06-27 2000-01-15 김영환 폴리실리콘-박막 트랜지스터로 된 cmos 형성방법
KR100437473B1 (ko) * 2001-03-02 2004-06-23 삼성에스디아이 주식회사 엘디디 구조를 갖는 씨모스 박막 트랜지스터 및 그의제조방법

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