KR20000003323A - 폴리실리콘-박막 트랜지스터로 된 cmos 형성방법 - Google Patents
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Abstract
본 발명은 폴리실리콘-박막 트랜지스터의 형성방법을 개시한다.
개시된 본 발명은, 유리 기판 상부에 n채널용 폴리실리콘 패턴 및 p채널용 폴리실리콘 패턴을 형성하는 단계와, 상기 각각의 폴리실리콘 패턴 상부에 게이트 절연막을 포함하는 게이트 전극을 형성하는 단계와, 상기 각각의 폴리실리콘 패턴에 n형의 불순물을 주입하여, 소오스, 드레인 영역을 형성하는 단계와, 상기 n채널용 폴리실리콘 패턴을 마스킹하는 단계와, 상기 노출된 p채널용 폴리실리콘 패턴에 p형 불순물을 주입하여, p형의 소오스, 드레인 영역을 형성하는 단계, 및 상기 n채널용 폴리실리콘 패턴상을 마스킹하는 물질을 제거하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 폴리실리콘-박막 트랜지스터로 된 CMOS(complementary metal oxide semiconductor)의 형성방법에 관한 것으로, 보다 구체적으로는 마스크 공정을 감소시킬 수 있는 폴리실리콘-박막 트랜지스터로 된 CMOS 형성방법에 관한 것이다.
일반적으로 폴리실리콘을 채널층으로 이용하는 박막 트랜지스터는 비정질 실리콘을 채널층으로 하는 박막 트랜지스터와 비교하였을 때, 소형화가 가능하고, 빠른 구동 능력을 가진다.
또한, 액정 표시 장치에 적용하였을 경우에는, 얇고 작은 모듈을 형성하여, 컴팩트한 디스플레이 장치를 구현할 수 있고, 드라이브 IC와 박막 트랜지스터가 동시에 형성되므로써, 비용도 감축된다.
이러한 종래의 폴리실리콘-박막 트랜지스터를 이용하여 CMOS를 제작하는 경우에는 도 1에 도시된 바와 같이, 버퍼층(도시되지 않음)이 형성된 유리 기판(1) 상부에 폴리실리콘층(2)을 증착한다음, 소정 형태로 패터닝한다. 그리고 나서, 게이트 절연막(3)과 게이트 전극용 금속막을 순차적으로 적층한다음, 금속막을 소정 부분 패터닝하여, 게이트 전극(4)을 형성한다.
그후, p모스 트랜지스터 영역(PA)을 마스킹한다음, 노출된 n모스 트랜지스터(NA) 영역의 폴리실리콘층(2)에 n형의 불순물을 주입하여, n모스 트랜지스터의 소오스, 드레인 영역(5a, 5b)을 형성한다. 이어, p모스 트랜지스터 영역(PA)을 오픈시킨고, 다시 n모스 트랜지스터 영역(NA)을 마스킹한다. 그후에 노출된 p모스 트랜지스터 영역(PA)의 폴리실리콘층(2)에 p형의 불순물을 주입하여, p모스 트랜지스터의 소오스, 드레인 영역(6a, 6b)을 형성한다.
그리고나서, 결과물 상부에 층간 절연막(7)을 증착하고, 각각의 소오스, 드레인 영역(5a,5b,6a,5b)이 노출되도록 식각한다음, 노출된 소오스, 드레인 영역(5a,5b,6a,6b)과 콘택되도록 알루미늄 금속막을 증착하고, 소정 부분 패터닝하여, 소오스, 드레인 전극(8)을 형성한다.
그러나 상기와 같은 폴리실리콘-박막 트랜지스터로 된 CMOS를 형성하기 위하여는, 채널층을 형성하기 위한 마스크 공정과, 게이트 전극용 마스크 공정, 콘택 마스크 공정 및 소오스, 드레인 전극용 마스크 공정 이외에도, n형의 소오스, 드레인 영역(5a,5b)을 형성하기 위하여 p모스 트랜지스터(PA)를 가리는 마스크 공정과 p형의 소오스, 드레인 영역(6a,6b)을 형성하기 위하여 n모스 트랜지스터(NA)를 가리는 마스크 공정이 요구되므로, 공정이 증대되고, 제조 단가가 상승하게 된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로, 마스크 공정을 감소시키어, 제조 단가를 줄일 수 있는 폴리실리콘-박막 트랜지스터로 된 CMOS 형성방법을 제공하는 것이다.
도 1은 종래의 폴리실리콘-박막 트랜지스터로 된 CMOS의 단면도.
도 2a 내지 도 2c 는 본 발명에 따른 폴리실리콘-박막 트랜지스터로 된 CMOS 형성방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 유리 기판 12 : 폴리실리콘층
13 : 게이트 절연막 14 : 게이트 전극
16a,16b,18a,18b : 소오스, 드레인 영역
17 : 레진막 19 : 층간 절연막
20 : 소오스, 드레인 전극
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 본 발명은, 유리 기판 상부에 n채널용 폴리실리콘 패턴 및 p채널용 폴리실리콘 패턴을 형성하는 단계와, 상기 각각의 폴리실리콘 패턴 상부에 게이트 절연막을 포함하는 게이트 전극을 형성하는 단계와, 상기 각각의 폴리실리콘 패턴에 n형의 불순물을 주입하여, 소오스, 드레인 영역을 형성하는 단계와, 상기 n채널용 폴리실리콘 패턴을 마스킹하는 단계와, 상기 노출된 p채널용 폴리실리콘 패턴에 p형 불순물을 주입하여, p형의 소오스, 드레인 영역을 형성하는 단계, 및 상기 n채널용 폴리실리콘 패턴상을 마스킹하는 물질을 제거하는 단계를 포함하는 것을 특징으로 한다.
여기서, p형 불순물은 n형의 소오스 드레인과 카운터 도핑되어도, 충분히 p형을 띨수 있을 만큼의 농도로 주입되는 것을 특징으로 한다.
또한, 본 발명의 다른 견지에 의하면, 유리 기판 상부에 n채널용 폴리실리콘 패턴 및 p채널용 폴리실리콘 패턴을 형성하는 단계와, 상기 각각의 폴리실리콘 패턴 상부에 게이트 절연막을 포함하는 게이트 전극을 형성하는 단계와, 상기 각각의 폴리실리콘 패턴에 p형의 불순물을 주입하여, 소오스, 드레인 영역을 형성하는 단계와, 상기 p 채널용 폴리실리콘 패턴을 마스킹하는 단계와, 상기 노출된 n채널용 폴리실리콘 패턴에 n형 불순물을 주입하여, n형의 소오스, 드레인 영역을 형성하는 단계, 및 상기 p채널용 폴리실리콘 패턴상을 마스킹하는 물질을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 각 폴리실리콘층에 먼저 n형의 불순물을 주입한다음, n모스 트랜지스터 영역(NA)을 가리고, p형의 불순물을 주입하여, 카운터 도핑되도록 한다. 이에따라, p모스 트랜지스터 영역(PA)을 마스킹하는 공정이 배제되므로, 공정이 간소하여 지고, 제조 단가가 감소된다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2c는 본 발명에 따른 폴리실리콘 박막 트랜지스터로 된 CMOS 형성방법을 설명하기 위한 단면도이다.
먼저, 도 2를 참조하여, 버퍼층(도시되지 않음)이 형성된 유리 기판(11) 상부에 채널용 폴리실리콘층(12)을 증착한다음, 박막 트랜지스터의 형태로 패터닝한다. 그리고 나서, 게이트 절연막(13)과 게이트 전극용 금속막을 순차적으로 적층한다음, 금속막을 소정 부분 패터닝하여, 게이트 전극(14)을 형성한다. 이때, 게이트 전극(14)과 게이트 절연막(13) 사이에 실리사이드막을 형성하기 위하여, 박막의 비정질 실리콘층(도시되지 않음)과 전이 금속층(도시되지 않음)을 순차적으로 증착한다. 이어, 기판(11) 전체에 고농도 n형의 불순물을 이온샤워(ion shower)한다. 이때, n형의 불순물은 1015∼1021/㎠의 농도를 갖는다. 그러면, 게이트 전극(14) 양측의 폴리실리콘층(12) 각각에 n형의 소오스, 드레인 영역(16a,16b)이 형성된다. 이때, p모스 트랜지스터 영역(PA)의 폴리실리콘층(12)에도 n형의 소오스, 드레인 영역(16a,16b)이 형성된다. 이과정에서 상기 비정질 실리콘층과 전이 금속층이 반응되어, 게이트 전극(14)과 게이트 절연막(13) 사이에 실리사이드막(14a)이 형성된다.
그후, 도 2b에 도시된 바와 같이, 기판(11) 결과물 상부에 레진막(17) 예를들어, BCB, 아크릴과 같은 수지 물질을 약 5000Å 내지 3㎛ 두께로 도포한다음, 레진막(17)을 n모스 트랜지스터 영역(NA)상에만 존재하도록 소정 부분 노광하여 제거한다. 그리고나서, 기판(11) 전체에 고농도 p형 불순물을 이온 샤워한다. 이때, 고농도 p형 불순물은 상기 소오스 드레인 형성용 n형 불순물과 카운터 도핑되어도, 충분히 p형을 띨수 있을 만큼의 농도로, 바람직하게는 1015∼1021/㎠의 농도로 주입한다. 그러면, n모스 트랜지스터 영역(NA)에는 레진막(17)에 의하여 불순물 주입이 차단되고, p모스 트랜지스터 영역(PA)의 노출된 폴리실리콘층(12)에 n형을 갖는 소오스, 드레인 영역(16a,16b)은 상기 p형 불순물과 카운터 도핑되어, p형의 소오스, 드레인 영역(18a,18b)이 형성된다. 이와같이 하면, p모스 트랜지스터 영역(PA)을 마스킹하는 공정이 배제된다.
그후, 도 2c에 도시된 바와 같이, 상기 레진막(17)을 공지의 방법으로 제거한다. 이때, 레진막(17)은 종래의 포토레지스트막과 달리 쉽게 제거할 수 있다. 그리고나서, 결과물 상부에 층간 절연막(19)을 증착한다. 다음으로, 각각의 소오스 드레인 영역(16a,16b,18a,18b)이 노출되도록 층간 절연막(19)의 소정 부분을 식각하여, 콘택홀을 형성한다. 이어서, 노출된 소오스 드레인 영역(16a,16b,18a,18b)과 콘택되도록 층간 절연막(19) 상부에 금속막을 증착한후, 금속막을 소정 부분 패터닝하여, 소오스, 드레인 전극(20)을 형성한다. 이에따라, 폴리실리콘 박막 트랜지스터로 된 CMOS가 완성된다.
본 발명은 상술한 실시예에만 한정되는 것은 아니다. 본 실시예에서는 각 폴리실리콘층에 먼저 n형의 불순물을 주입한다음, n모스 트랜지스터 영역(NA)을 가리고, p형의 불순물을 주입하여, 카운터 도핑되도록 하였다. 하지만, 이와반대로, 각 폴리실리콘층에 먼저 p형의 불순물을 주입한다음, p모스 트랜지스터 영역(PA)을 가리고 n형의 불순물을 주입하여 카운터 도핑시킬 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 각 폴리실리콘층에 먼저 n형의 불순물을 주입한다음, n모스 트랜지스터 영역(NA)을 가리고, p형의 불순물을 주입하여, 카운터 도핑되도록 한다. 이에따라, p모스 트랜지스터 영역(PA)을 마스킹하는 공정이 배제되므로, 공정이 간소하여 지고, 제조 단가가 감소된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (6)
- 유리 기판 상부에 n채널용 폴리실리콘 패턴 및 p채널용 폴리실리콘 패턴을 형성하는 단계;상기 각각의 폴리실리콘 패턴 상부에 게이트 절연막을 포함하는 게이트 전극을 형성하는 단계;상기 각각의 폴리실리콘 패턴에 n형의 불순물을 주입하여, 소오스, 드레인 영역을 형성하는 단계;상기 n채널용 폴리실리콘 패턴을 마스킹하는 단계;상기 노출된 p채널용 폴리실리콘 패턴에 p형 불순물을 주입하여, p형의 소오스, 드레인 영역을 형성하는 단계; 및상기 n채널용 폴리실리콘 패턴상을 마스킹하는 물질을 제거하는 단계를 포함하는 것을 특징으로 하는 폴리실리콘-박막 트랜지스터로 된 CMOS 형성방법.
- 제 1 항에 있어서, 상기 p형 불순물은 n형의 소오스 드레인과 카운터 도핑되어도, 충분히 p형을 띨수 있을 만큼의 농도로 주입되는 것을 특징으로 하는 폴리실리콘-박막 트랜지스터로 된 CMOS 형성방법.
- 제 2 항에 있어서, 상기 p형 불순물의 농도는 1015∼1021/㎠ 정도인 것을 특징으로 하는 폴리실리콘-박막 트랜지스터로 된 CMOS 형성방법.
- 제 1 항 또는 제 3 항에 있어서, 상기 n형 불순물의 농도는 1015∼1021/㎠ 정도인 것을 특징으로 하는 폴리실리콘-박막 트랜지스터로 된 CMOS 형성방법.
- 제 1 항에 있어서, 상기 n모스 트랜지스터 영역을 마스킹하는 단계는, 상기 기판 결과물 상부에 레진막을 도포하고, n모스 트랜지스터 영역을 덮도록 노광하여 제거하는 것을 특징으로 하는 폴리실리콘-박막 트랜지스터로 된 CMOS 형성방법.
- 유리 기판 상부에 n채널용 폴리실리콘 패턴 및 p채널용 폴리실리콘 패턴을 형성하는 단계;상기 각각의 폴리실리콘 패턴 상부에 게이트 절연막을 포함하는 게이트 전극을 형성하는 단계;상기 각각의 폴리실리콘 패턴에 p형의 불순물을 주입하여, 소오스, 드레인 영역을 형성하는 단계;상기 p 채널용 폴리실리콘 패턴을 마스킹하는 단계;상기 노출된 n채널용 폴리실리콘 패턴에 n형 불순물을 주입하여, n형의 소오스, 드레인 영역을 형성하는 단계; 및상기 p채널용 폴리실리콘 패턴상을 마스킹하는 물질을 제거하는 단계를 포함하는 것을 특징으로 하는 폴리실리콘-박막 트랜지스터로 된 CMOS 형성방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100590264B1 (ko) * | 2001-03-02 | 2006-06-15 | 삼성에스디아이 주식회사 | 오프셋영역을 갖는 씨모스 박막 트랜지스터 및 그의제조방법 |
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1998
- 1998-06-27 KR KR1019980024550A patent/KR100315014B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
| KR100590264B1 (ko) * | 2001-03-02 | 2006-06-15 | 삼성에스디아이 주식회사 | 오프셋영역을 갖는 씨모스 박막 트랜지스터 및 그의제조방법 |
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