KR19990069283A - 반도체소자 및 이의 제조방법 - Google Patents
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Abstract
반도체층을 사이에 두고 상, 하부에 게이트전극을 형성하고, 상기 반도체층을 채널영역으로 사용함에 따라 박막트랜지스터의 온-전류를 향상시키고 소오스 및 드레인전극의 저항을 최소화하여 소자의 신뢰성을 향상시키기 위한 것으로써, 반도체기판과, 상기 반도체기판상에 형성된 제 1 게이트전극과, 상기 제 1 게이트전극 양측의 상기 기판내에 형성된 제 1 소오스 및 드레인전극과, 상기 제 1 게이트전극상에 형성된 반도체층과, 상기 반도체층상에 형성된 제 2 게이트전극과, 상기 반도체층과 연결되며 상기 제 1 및 제 2 게이트전극의 측면에 형성된 제 2 소오스 및 드레인전극을 포함하여 구성되고 본 발명의 반도체소자 제조방법은 반도체기판상에 제 1 절연층을 개재하여 제 1 게이트전극을 형성하는 공정과, 상기 제 1 게이트전극 양측의 상기 기판내 제 1 소오스 및 제 1 드레인전극을 형성하는 공정과, 상기 제 1 게이트전극상에 제 2 절연층을 개재하여 반도체층을 형성하는 공정과, 상기 반도체층상에 제 2 게이트전극을 형성하는 공정과, 상기 반도체층과 연결되며 상기 제 1, 제 2 게이트전극의 측면에 제 2 소오스 및 드레인전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 반도체소자에 관한 것으로 특히, 소자의 신뢰성을 향상시키는데 적당한 박막트랜지스터 및 이의 제조방법에 관한 것이다.
일반적으로 박막트랜지스터는 4M급 또는 16M급 이상의 에스램(SRAM)셀에 있어서 CMOS로드트랜지스터나 로드레지스터(Load resistor)대신에 사용하기도 한다.
또한, 액정표시소자에서 각 픽셀(Pixel)영역의 화상데이터 신호를 스위칭하는 스위칭소자로도 사용한다.
특히 에스램셀에서 PMOS박막트랜지스터(TFT)를 로드트랜지스터로 사용함에 따라 로드트랜지스터의 오프-전류(Off-Current)를 감소시키고 온-전류(On-Current)를 증가시킬 수 있게 되었다.
이로인해 SRAM셀의 소비전력을 감소시키고 기억특성을 향상시킴으로써 고품질의 SRAM셀을 얻을 수 있게 되었다.
이하, 종래 박막트랜지스터 및 이의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 종래기술에 따른 박막트랜지스터의 구조단면도이다.
도 1에 도시한 바와같이 절연층(21)과, 절연층(21)상에 형성되는 게이트전극(22a)과, 게이트전극(22a)을 포함한 절연층(21)상에 형성된 게이트절연막(24)과, 게이트전극(22a)과 일정거리를 두고 게이트절연막(24)상에 형성된 드레인전극(D)과, 상기 게이트전극(22a)과 오버랩되고 상기 드레인전극(D)에 대향하여 게이트절연막(24)상에 형성되는 소오스전극(S)과, 상기 소오스전극(S)과 드레인전극(D)사이의 게이트절연막(24)상에 형성된 채널영역(Ⅰ) 및 오프셋영역(Ⅱ)으로 구성된다.
여기서, 오프셋영역(Ⅱ)은 드레인전극(D)과 게이트전극(22a)간의 영역을 말한다.
상기와 같이 구성된 종래 박막트랜지스터의 제조방법은 다음과 같다.
도 2a 내지 2d는 종래기술에 따른 박막트랜지스터의 제조방법을 설명하기 위한 공정단면도이다.
도 2a에 도시한 바와같이 절연층(21)상에 벌크트랜지스터의 게이트전극용 제 1 폴리실리콘층(22)을 형성한다.
제 1 폴리실리콘층(22)상에 포토레지스트를 도포한 후 노광 및 현상공정을 이용하여 마스크패턴(23)을 형성한다.
이어, 마스크패턴(23)을 이용한 식각공정으로 제 1 폴리실리콘층(22)을 선택적으로 제거하여 도 2b에 도시한 바와같이 게이트전극(22a)을 형성한다.
이후, 도 2c에 도시한 바와같이 상기 게이트전극(22a)을 포함함 절연층(21)상에 게이트절연막(24)을 증착한다.
그리고 상기 게이트절연막(24)상에 박막트랜지스터의 소오스 및 드레인전극 그리고 오프셋영역 및 채널영역으로 사용될 제 2 폴리실리콘층(25)을 형성한다.
이어서, 상기 제 2 폴리실리콘층(25)상에 포토레지스트(26)를 도포한 후 노광 및 현상공정으로 패터닝한다.
도 2d에 도시한 바와같이 상기 패터닝된 포토레지스트(26a)에 의해 채널영역 및 오프셋영역이 정의된다.
이어, 상기 패터닝된 포토레지스트(26a)를 마스크로 이용하여 노출된 제 2 폴리실리콘층(25)에 소오스/드레인용 불순물 이온을 주입한다.
따라서, 소오스전극(S)이 게이트전극(22a)의 상측에서 일정부분 오버랩되고 상기 게이트전극(22a)과 일정거리를 두고 드레인전극(D)이 형성된다.
또한 상기 소오스전극(S)과 드레인전극(D)사이에 채널영역(Ⅰ) 및 오프셋영역(Ⅱ)이 형성된다.
그러나 상기와 같은 종래 박막트랜지스터 및 이의 제조방법은 다음과 같은 문제점이 있었다.
첫째, 박막트랜지스터의 채널이 한쪽면만 형성되므로 온-전류가 적다.
둘째, 소오스/드레인전극이 채널부위와 동일한 두께의 폴리실리콘이므로 저항이 커지게 된다.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로써, 듀얼(dual)게이트를 갖는 박막트랜지스터를 형성하여 온-전류를 증가시키고 소오스/드레인저항을 최소화하는데 적당한 박막트랜지스터 및 이의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 반도체소자의 구조단면도
도 2a 내지 2d는 종래 반도체소자 제조방법을 설명하기 위한 공정단면도
도 3은 본 발명에 따른 반도체소자의 구조단면도
도 4a 내지 4g는 본 발명의 반도체소자 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
41 : 반도체기판 45 : 제 1 게트전극
47 : 절연측벽 48,48a : 제 1 소오스 및 드레인전극
51 : 반도체층 57,57a : 제 2 소오스 및 드레인전극
61 : 제 2 게이트전극
상기의 목적을 달성하기 위한 본 발명의 박막트랜지스터는 반도체기판과, 상기 반도체기판상에 형성된 제 1 게이트전극과, 상기 제 1 게이트전극 양측의 상기 기판내에 형성된 제 1 소오스 및 드레인전극과, 상기 제 1 게이트전극상에 형성된 반도체층과, 상기 반도체층상에 형성된 제 2 게이트전극과, 상기 반도체층과 연결되며 상기 제 1 및 제 2 게이트전극의 측면에 형성된 제 2 소오스 및 드레인전극을 포함하여 구성되고 본 발명의 반도체소자 제조방법은 반도체기판상에 제 1 절연층을 개재하여 제 1 게이트전극을 형성하는 공정과, 상기 제 1 게이트전극 양측의 상기 기판내 제 1 소오스 및 제 1 드레인전극을 형성하는 공정과, 상기 제 1 게이트전극상에 제 2 절연층을 개재하여 반도체층을 형성하는 공정과, 상기 반도체층상에 제 2 게이트전극을 형성하는 공정과, 상기 반도체층과 연결되며 상기 제 1, 제 2 게이트전극의 측면에 제 2 소오스 및 드레인전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 박막트랜지스터 및 이의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 박막트랜지스터의 구조단면도이다.
도 3에 도시한 바와같이 반도체기판(41)과, 상기 기판(41)상의 소정영역에 제 1 절연층(43)을 사이에 두고 형성된 벌크(bulk)트랜지스터용 제 1 게이트전극(45)과, 상기 제 1 게이트전극(45)양측면에 형성된 절연측벽(47)과, 상기 제 1 게이트전극(45)양측의 기판(41)상에 형성된 벌크트랜지스터용 제 1 소오스 및 드레인전극(48,48a)과, 상기 제 1 게이트전극(45)상측에서 제 2 절연층(49)을 사이에 두고 형성된 반도체층(51)과, 상기 반도체층(51)상에 제 4 절연층(59)을 사이에 두고 형성된 박막트랜지스터용 제 2 게이트전극(61)과, 상기 절연측벽(47)을 포함한 상기 박막트랜지스터용 제 2 게이트전극(61)의 양측에 형성된 박막트랜지스터용 제 2 소오스 및 드레인전극(57,57a)을 포함하여 구성된다.
여기서, 상기 반도체층(51)은 박막트랜지스터 및 벌크트랜지스터의 채널영역이 된다.
그리고 상기 박막트랜지스터용 제 1 소오스 및 드레인전극(57,57a)은 상기 기판(41)과 동일한 도전성을 갖고 상기 벌크트랜지스터용 제 1 소오스 및 드레인전극(48,48a) 불순물영역은 상기 기판(41)과 반대도전성을 갖는다.
상기와 같이 구성된 본 발명의 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 4a 내지 4g는 본 발명의 반도체소자 제조방법을 설명하기 위한 공정단면도이다.
도 4a에 도시한 바와같이 반도체기판(41)상에 제 1 절연층(43)을 형성한 후 제 1 절연층(43)상에 폴리실리콘층을 형성한다.
사진식각 공정으로 폴리실리콘층을 선택적으로 제거하여 제 1 게이트전극(45)을 형성한다.
여기서, 상기 제 1 게이트전극(45)은 벌크트랜지스터의 게이트전극이다.
이후, 제 1 게이트전극(45)을 마스크로 이용하여 LDD이온주입을 실시한다.
도 4b에 도시한 바와같이 제 1 게이트전극(45)을 포함한 기판(41)전면에 절연막을 형성한 후 에치백하여 제 1 게이트전극(45)의 양측면에 절연측벽(47)을 형성한다.
그리고 제 1 게이트전극(45) 및 절연측벽(47)을 마스크로 이용한 불순물 이온주입으로 제 1 게이트전극(45)양측의 기판(41)내에 제 1 소오스 및 드레인전극(48,48a)을 형성한다.
여기서, 상기 제 1 소오스 및 드레인전극(48,48a)은 벌크 트랜지스터의 소오스 및 드레인전극으로 사용된다.
도 4c에 도시한 바와같이 제 1 게이트전극(45)을 포함한 기판(41)전면에 제 2 절연층(49)을 형성한다.
그리고 상기 제 2 절연층(49)상에 반도체층(51)을 형성하고, 반도체층(51)상에 제 3 절연층(53)을 차례로 형성한다.
이때 반도체층(51)은 폴리실리콘이고 상기 벌크트랜지스터의 채널영역과, 이후에 형성될 박막트랜지스터의 채널영역으로 사용된다.
상기 제 3 절연층(53)의 물질은 실리콘산화막이다.
이어, 제 3 절연층(53)상에 포토레지스트(55)를 도포한 후 패터닝하여 박막트랜지스터의 게이트전극이 형성될 영역을 정의한다.
이후, 도 4d에 도시한 바와같이, 상기 패터닝된 포토레지스트(55)를 마스크로 이용한 식각공정으로 상기 제 2 절연층(49)의 표면이 노출되도록 제 3 절연층(53), 반도체층(51)을 차례로 제거한다.
이어서, 도 4e에 도시한 바와같이, 상기 제 3 절연층(53)을 포함한 기판(41)전면에 폴리실리콘층을 형성한 후 에치백하여 제 2 소오스 및 드레인전극(57,57a)을 형성한다.
여기서, 상기 제 2 소오스 및 드레인전극(57,57a)은 박막트랜지스터의 소오스 및 드레인전극이다.
상기 제 2 소오스 및 드레인전극(57,57a)은 상기 제 1 소오스 및 드레인전극(47,47a)과 반대도전성을 가지며 상기 반도체기판(41)과는 동일한 도전성을 갖는다.
도 4f에 도시한 바와같이, 상기 반도체층(51)상의 제 3 절연층(53)을 제거한 후 전면에 제 4 절연층(59)을 형성한다.
여기서, 상기 제 4 절연층(59)은 이후에 박막트랜지스터의 게이트절연막으로 사용된다.
이어, 도 4g에 도시한 바와같이, 상기 제 4 절연층(59)을 포함한 기판(41)전면에 폴리실리콘층을 형성한 후 에치백하여 상기 반도체층(51)의 상측에 제 2 게이트전극(61)을 형성한다.
여기서, 상기 제 2 게이트전극(61)은 박막트랜지스터용 게이트전극이다.
이와같은 본 발명의 반도체소자는 반도체층(51)을 벌크트랜지스터의 제 1 게이트전극(45)과 박막트랜지스터의 제 2 게이트전극(61)의 사이에 형성하고, 상기 반도체층(51)을 벌크트랜지스터 및 박막트랜지스터의 채널로 사용한다.
이상 상술한 바와같이 본 발명의 반도체소자 및 이의 제조방법은 듀얼게이트를 형성하여 채널길이를 극대화시키므로 박막트랜지스터의 온-전류를 증가시키는 효과가 있다.
Claims (5)
- 반도체기판;상기 반도체기판상에 형성된 제 1 게이트전극;상기 제 1 게이트전극 양측의 상기 기판내에 형성된 제 1 소오스 및 드레인전극;상기 제 1 게이트전극상에 형성된 반도체층;상기 반도체층상에 형성된 제 2 게이트전극;상기 반도체층과 연결되며 상기 제 1 및 제 2 게이트전극의 측면에 형성된 제 2 소오스 및 드레인전극을 포함하는 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 제 1 게이트전극은 벌크트랜지스터의 게이트전극이고, 상기 제 2 게이트전극은 박막트랜지스터의 게이트전극이며, 상기 벌크트랜지스터 및 박막트랜지스터의 채널영역은 상기 반도체층인 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 반도체층과 상기 제 2 게이트전극 사이에 게이트절연막을 개재하는 것을 특징으로 하는 반도체소자.
- 반도체기판상에 제 1 절연층을 개재하여 제 1 게이트전극을 형성하는 공정;상기 제 1 게이트전극 양측의 상기 기판내 제 1 소오스 및 제 1 드레인전극을 형성하는 공정;상기 제 1 게이트전극상에 제 2 절연층을 개재하여 반도체층을 형성하는 공정;상기 반도체층상에 제 2 게이트전극을 형성하는 공정;상기 반도체층과 연결되며 상기 제 1, 제 2 게이트전극의 측면에 제 2 소오스 및 드레인전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
- 제 4 항에 있어서,상기 제 2 소오스 및 드레인전극을 형성하는 공정은,상기 반도체층상에 절연패턴을 형성하는 공정과,상기 절연패턴을 포함한 전면에 폴리실리콘층을 형성하는 공정과,상기 폴리실리콘층을 에치백하여 상기 벌크트랜지스터 및 박막트랜지스터용 게이트전극 양측에 상기 폴리실리콘층을 남기는 공정을 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
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