KR100425164B1 - 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터의 채널을 수직으로 형성하여 셀 사이즈에 대한 제약 요소를 해결함과 동시에 오프 전류 감소를 위하여 오프셋 영역의 변화에 별도의 마스크를 사용하지 않도록 한 박막 트랜지스터 및 그 제조방법에 관한 것으로서, 절연 기판상에 일정한 폭을 갖는 제 1 홀과 상기 제 1 홀과 대응하면서 제 1 홀의 하측에 제 1 홀보다 넓은 폭으로 제 2 홀을 갖고 형성되는 산화막과, 상기 산화막의 상측에 형성되는 소오스 영역 및 상기 제 1 홀의 폭만큼 제 2 홀의 저부에 형성되는 드레인 영역과, 상기 제 1, 제 2 홀을 포함한 절연 기판의 전면에 형성되는 게이트 절연막과, 상기 제 1 홀 및 제 2 홀 내부 및 그에 인접한 게이트 절연막상에 형성되는 게이트 전극과, 상기 소오스 영역과 드레인 영역 사이에 형성되는 채널 영역 및 오프셋 영역을 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 박막 트랜지스터에 관한 것으로, 특히 집적도 및 공정을 단순화시키는데 적당한 박막 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 박막 트랜지스터는 4M급 또는 16M급 이상의 에스램(SRAM) 셀에 있어서 CMOS 로드 트랜지스터나 로드 레지스터(Load resistor)대신에 사용하기도 한다.
또한, 액정표시소자에서 각 픽셀(Pixel)영역의 화상데이터 신호를 스위칭하는 스위칭소자로도 사용한다.
특히 에스램 셀에서 PMOS 박막 트랜지스터(TFT)를 로드트랜지스터로 사용함에 따라 로드트랜지스터의 오프-전류(Off-Current)를 감소시키고 온-전류(On-Current)를 증가시킬 수 있게 되었다.
이로 인해 SRAM 셀의 소비전력을 감소시키고 기억특성을 향상시킴으로써 고품질의 SRAM 셀을 얻을 수 있게 되었다.
이하, 첨부된 도면을 참고하여 종래의 박막 트랜지스터 및 이의 제조방법을 설명하면 다음과 같다.
도 1은 종래 기술에 따른 박막 트랜지스터를 나타낸 구조단면도이다.
도 1에 도시한 바와 같이, 절연 기판(21)과, 절연 기판(21)상에 형성되는 게이트 전극(22a)과, 상기 게이트 전극(22a)을 포함한 절연 기판(21)상에 형성된 게이트 절연막(24)과, 상기 게이트 전극(22a)과 일정거리를 두고 상기 게이트 절연막(24)상에 형성된 드레인 영역(D)과, 상기 게이트전극(22a)과 오버랩되고 상기 드레인 영역(D)에 대향하여 상기 게이트 절연막(24)상에 형성되는 소오스 영역(S)과, 상기 소오스 영역(S)과 드레인 영역(D)사이의 게이트 절연막(24)상에형성된 채널영역(Ⅰ) 및 오프셋 영역(Ⅱ)으로 구성된다.
여기서, 오프셋 영역(Ⅱ)은 드레인 영역(D)과 게이트 전극(22a)간의 영역을 말한다.그리고 도 1의 구조는 박막 트랜지스터의 어느 한 부분의 단면을 나타낸 것으로, 소오스(S),드레인(D) 영역의 형성 단계까지만 나타낸 것이다.이후의 공정으로 전면에 보호막으로 절연층들이 형성되고 소오스/드레인 영역상의 절연층들이 선택적으로 식각되어 콘택홀들이 형성되고, 상기 콘택홀들내에 도전 물질층(신호 라인으로 사용되는)이 형성되어 패드와 연결되고, 패드는 최종적으로 리드선(도시하지 않음)에 연결되도록 패키징된다.그리고 게이트 라인에 신호 라인이 연결되는 구조는 다음과 같다.도 1에서 보면, 게이트가 소오스/드레인 영역 및 채널 영역에 둘러싸여 있는 것으로 보이지만, 실제로는 소오스/드레인 영역 및 채널 영역을 구성하는 활성층보다 게이트 라인이 도 1의 단면에 수직한 방향으로 더 형성되어 있어 소오스/드레인 콘택시에 동시에 패드와 연결되는 구조를 갖는다.
도 2a 내지 2d는 종래 기술에 따른 박막 트랜지스터의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 절연 기판(21)상에 벌크 트랜지스터의 게이트전극용 제 1 폴리 실리콘막(22)을 형성한다.
이어, 상기 제 1 폴리 실리콘막(22)상에 제 1 포토레지스트(23)를 도포한 후, 노광 및 현상공정을 이용하여 제 1 포토레지스트(23)를 패터닝하여 게이트 영역을 정의한다.
도 2b에 도시한 바와 같이, 상기 패터닝된 제 1 포토레지스트(23)를 마스크로 이용한 식각 공정으로 상기 제 1 폴리 실리콘막(22)을 선택적으로 제거하여 게이트 전극(22a)을 형성한다.
도 2c에 도시한 바와 같이, 상기 제 1 포토레지스트(23)를 제거하고, 상기 게이트 전극(22a)을 포함한 절연 기판(21)의 전면에 게이트 절연막(24)을 형성한다.
그리고 상기 게이트 절연막(24)상에 박막 트랜지스터의 소오스 및 드레인 영역 그리고 오프셋영역 및 채널영역으로 사용될 제 2 폴리 실리콘막(25)을 형성한다.
이어서, 상기 제 2 폴리 실리콘막(25)상에 제 2 포토레지스트(26)를 도포한후 노광 및 현상공정으로 패터닝하여 채널영역 및 오프셋 영역을 정의한다.
도 2d에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(26)를 마스크로 이용하여 노출된 제 2 폴리 실리콘막(25)에 소오스/드레인용 불순물 이온을 주입한다.
이어, 상기 제 2 포토레지스트(26)를 제거함으로서 종래의 박막 트랜지스터를 완성한다.
여기서 상기 불순물 이온 주입에 의해 소오스 영역(S)이 게이트 전극(22a)의 상측에서 일정부분 오버랩되어 형성되고, 상기 게이트 전극(22a)과 일정거리를 두고 드레인 영역(D)이 형성된다.
또한, 상기 소오스 영역(S)과 드레인 영역(D)사이에 채널영역(Ⅰ) 및 오프셋영역(Ⅱ)이 형성된다.
그러나 상기와 같은 종래의 박막 트랜지스터 및 그 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 박막 트랜지스터의 채널 길이 및 폭(width)을 증가시키기 위해서 셀 사이즈(cell size)를 증가시켜야 하며, 오프셋 영역을 변화시키기 위해서는 별도의 마스크 변화가 필요하다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 박막 트랜지스터를 수직으로 형성하여 셀 사이즈에 대한 제약 요소를 해결함과 동시에 오프 전류 감소를 위하여 오프셋 영역의 변화에 별도의 마스크를 사용하지 않도록한 박막 트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래의 박막 트랜지스터를 나타낸 구조단면도
도 2a 내지 도 2d는 종래의 박막 트랜지스터의 제조방법을 나타낸 공정단면도
도 3은 본 발명에 의한 박막 트랜지스터를 나타낸 구조단면도
도 4a 내지 도 4f는 본 발명에 의한 박막 트랜지스터의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 절연 기판 32 : 질화막
33 : 산화막 34 : 제 1 홀
35 : 제 2 홀 36 : 제 1 폴리 실리콘막
37 : 게이트 절연막 38 : 게이트 전극
상기와 같은 목적을 달성하기 위한 본 발명에 의한 박막 트랜지스터는 절연 기판상에 일정한 폭을 갖는 제 1 홀과 상기 제 1 홀과 대응하면서 제 1 홀의 하측에 제 1 홀보다 넓은 폭으로 제 2 홀을 갖고 형성되는 산화막과, 상기 산화막의 상측에 형성되는 소오스 영역 및 상기 제 1 홀의 폭만큼 제 2 홀의 저부에 형성되는 드레인 영역과, 상기 제 1, 제 2 홀을 포함한 절연 기판의 전면에 형성되는 게이트 절연막과, 상기 제 1 홀 및 제 2 홀 내부 및 그에 인접한 게이트 절연막상에 형성되는 게이트 전극과, 상기 소오스 영역과 드레인 영역 사이에 형성되는 채널 영역 및 오프셋 영역을 포함하여 구성됨을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 박막 트랜지스터의 제조방법은 절연 기판상에 일정한 폭 및 두께를 갖는 질화막을 형성하는 단계와, 상기 질화막을 포함한 절연 기판의 전면에 산화막을 형성하는 단계와, 상기 질화막의 표면이 소정부분 노출되도록 상기 산화막을 선택적으로 제거하여 상부와 하부의 폭이 동일한 폭을 갖는 제 1 홀을 형성하는 단계와, 상기 질화막을 제거하여 상기 제 1 홀보다 넓은 폭을 갖는 제 2 홀을 형성하는 단계와, 상기 제 1, 제 2 홀을 포함한 절연 기판의 전면에 소오스 및 드레인 영역 그리고 오프셋영역 및 채널영역으로 사용될 폴리 실리콘막을 형성하는 단계와, 상기 절연 기판의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 노출된 폴리 실리콘막에 소오스 영역과 드레인 영역을 형성하는 단계와, 상기 절연 기판의 전면에 게이트 절연막을 형성하는단계와, 상기 제 1, 제 2 홀 내부 및 그에 인접한 게이트 절연막상에 게이트 전극 및 상기 소오스 영역과 드레인 영역 사이에 채널 영역 및 오프셋 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 박막 트랜지스터 및 그 제조방법을 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 박막 트랜지스터를 나타낸 구조단면도이다.
도 3에 도시한 바와 같이, 절연 기판(31)상에 일정한 폭을 갖는 제 1 홀(34)과 상기 제 1 홀(34)과 대응하면서 제 1 홀(34)의 하측에 제 1 홀(34)보다 넓은 폭을 갖는 제 2 홀(35)을 갖고 형성되는 산화막(33)과, 상기 산화막(33)의 상측에 형성되는 소오스 영역(S) 및 상기 제 1 홀(34)의 폭만큼 제 2 홀(35)의 저부에 형성되는 드레인 영역(D)과, 상기 제 1 홀(34) 및 제 2 홀(35)을 포함한 절연 기판(31)의 전면에 형성되는 게이트 절연막(37)과, 상기 제 1 홀(34) 및 제 2 홀(35) 내부 및 그에 인접한 게이트 절연막(37)상에 형성되는 게이트 전극(38)과, 상기 소오스 영역(S)과 드레인 영역(D) 사이에 형성되는 채널 영역(Ⅰ) 및 오프셋 영역(Ⅱ)을 포함하여 구성된다.
도 4a 내지 도 4f는 본 발명에 의한 박막 트랜지스터의 제조방법을 나타낸 공정단면도이다.
도 4a에 도시한 바와 같이, 절연 기판(31)상에 질화막(32)을 형성하고, 포토 및 식각 공정을 통해 상기 질화막(32)을 선택적으로 패터닝한다.
여기서 상기 질화막(32)의 두께는 이후 박막 트랜지스터의 오프셋 영역(Ⅱ)의 길이를 결정한다.
도 4b에 도시한 바와 같이, 상기 패터닝된 질화막(32)을 포함한 절연 기판(31)의 전면에 산화막(33)을 형성한다.
여기서 상기 산화막(33)의 두께는 박막 트랜지스터의 채널 길이를 결정하므로 원하는 채널 길이만큼 충분한 두께로 형성한다.
이어, 포토 및 식각 공정을 통해 상기 질화막(32)의 표면이 소정부분 노출되도록 상기 산화막(33)을 선택적으로 제거하여 상부와 하부의 폭이 동일한 폭을 갖는 제 1 홀(34)을 형성한다.
여기서 상기 제 1 홀(34)의 둘레가 박막 트랜지스터의 폭(width)이 되므로, 박막 트랜지스터의 폭을 크게 하려면 홀의 크기를 증가시키면 된다.
도 4c에 도시한 바와 같이, 상기 질화막(32)을 습식 식각(wet etch)으로 제거한다.
여기서 상기 질화막(32)을 습식 식각으로 제거함으로서 상기 제 1 홀(34)의 저부에 제 1 홀(34)보다 넓은 폭을 갖는 제 2 홀(35)이 형성된다.
도 4d에 도시한 바와 같이, 상기 제 1, 제 2 홀(34,35)을 포함한 절연 기판(31)의 전면에 박막 트랜지스터의 소오스 및 드레인 영역 그리고 오프셋영역 및 채널영역으로 사용될 제 1 폴리 실리콘막(36)을 형성한다.
이어, 상기 절연 기판(31)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 노출된 제 1 폴리 실리콘막(36)에 소오스 영역(S)과 드레인 영역(D)을 형성한다.
여기서 상기 소오스 영역(S) 및 드레인 영역(D)은 상기 산화막(33)의 상측 및 상기 제 1 홀(34)의 폭을 갖고 제 2 홀(35)의 저부에 제 1 폴리 실리콘막(36)에 형성된다.
도 4e에 도시한 바와 같이, 상기 제 1 폴리 실리콘막(36)을 포함한 절연 기판(31)의 전면에 게이트 절연막(37)을 형성한다.
도 4f에 도시한 바와 같이, 상기 게이트 절연막(37)상에 게이트 전극용 제 2 폴리 실리콘막을 형성한 후, 포토 및 식각 공정으로 통해 선택적으로 제거하여 상기 제 1, 제 2 홀(34,35) 내부 및 그에 인접한 게이트 절연막(37)상에 게이트 전극(38)을 형성한다.
한편, 상기 소오스 영역(S)과 드레인 영역(D)사이가 채널 영역(Ⅰ) 및 오프셋 영역(Ⅱ)이 된다.이와 같이 소오스 영역(S)과 드레인 영역(D) 및 게이트 전극(38)을 형성한 후에 도면에 도시하지 않았지만, 각 영역 및 전극을 외부로 연결하기 위한 신호 라 인 콘택 공정을 진행한다.예를 들어, 도 4d에서 폴리 실리콘막(36)의 형성시에 사용되는 마스크와 제 1,2 홀(34)(35)을 형성하기 위한 습식 식각 공정에 사용되는 마스크를 달리하고, 게이트 전극용 제 2 폴리 실리콘막을 형성한후에 진행하는 포토 및 식각 공정시에 사용되는 마스크를 다르게 하여, 단면에 수직한 방향으로의 게이트 전극(38)의 크기 보다 드레인 영역(D)의 크기를 더 크게 하여 신호 라인을 콘택하기 위한 콘택홀 형성 공정을 더 진행한다.
이상에서 설명한 바와 같이 본 발명에 의한 박막 트랜지스터 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 박막 트랜지스터를 수직 구조로 형성함으로 채널 길이를 증가시 홀의 높이를 증가시키고 폭 증가시 홀의 지름을 증가시킴으로서 셀 사이즈에 영향을 주지 않으면서 폭과 채널 길이를 용이하게 변화시킬 수 있다.
둘째, 박막 트랜지스터의 오프 전류 감소를 위하여 오프셋 영역의 변화를 질화막의 두께 변화를 통하여 오프셋 영역의 길이를 결정할 수 있다.
Claims (6)
- 절연 기판상에 일정한 폭을 갖는 제 1 홀과 상기 제 1 홀과 대응하면서 제 1 홀의 하측에 제 1 홀보다 넓은 폭으로 제 2 홀을 갖고 형성되는 산화막과,상기 산화막의 상측에 형성되는 소오스 영역 및 상기 제 1 홀의 폭만큼 제 2 홀의 저부에 형성되는 드레인 영역과,상기 제 1, 제 2 홀을 포함한 절연 기판의 전면에 형성되는 게이트 절연막과,상기 제 1 홀 및 제 2 홀 내부 및 그에 인접한 게이트 절연막상에 형성되는 게이트 전극과,상기 소오스 영역과 드레인 영역 사이에 형성되는 채널 영역 및 오프셋 영역을 포함하여 구성됨을 특징으로 하는 박막 트랜지스터.
- 절연 기판상에 일정한 폭 및 두께를 갖는 질화막을 형성하는 단계;상기 질화막을 포함한 절연 기판의 전면에 산화막을 형성하는 단계;상기 질화막의 표면이 소정부분 노출되도록 상기 산화막을 선택적으로 제거하여 상부와 하부의 폭이 동일한 폭을 갖는 제 1 홀을 형성하는 단계;상기 질화막을 제거하여 상기 제 1 홀보다 넓은 폭을 갖는 제 2 홀을 형성하는 단계;상기 제 1, 제 2 홀을 포함한 절연 기판의 전면에 소오스 및 드레인 영역 그리고 오프셋영역 및 채널영역으로 사용될 폴리 실리콘막을 형성하는 단계;상기 절연 기판의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 노출된 폴리 실리콘막에 소오스 영역과 드레인 영역을 형성하는 단계;상기 절연 기판의 전면에 게이트 절연막을 형성하는 단계;상기 제 1, 제 2 홀 내부 및 그에 인접한 게이트 절연막상에 게이트 전극 및 상기 소오스 영역과 드레인 영역 사이에 채널 영역 및 오프셋 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 질화막의 두께로 상기 오프셋 영역의 길이를 결정하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 산화막의 두께로 상기 채널 영역의 길이를 결정하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 제 1 홀의 지름으로 박막 트랜지스터의 폭을 결정하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 질화막은 습식 식각으로 제거하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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