KR20020094588A - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 소자의 전기적 특성을 향상시키는데 적당한 반도체 소자 및 그 제조방법에 관한 것으로, 하부 전도층을 포함하는 반도체 기판상에 층간절연막을 두고 형성된 게이트 전극 및 상부 전도층과, 상기 하부 전도층과 상부 전도층이 서로 연결되도록 층간절연막을 관통하며 금속성 물질층을 포함하여 형성된 콘택과, 상기 상부 전도층의 상면 일부만을 오픈하여 형성된 게이트 절연막과, 노출된 상기 상부 전도층과 오버랩되는 드레인 전극과, 상기 드레인 전극에 대향하여 게이트 절연막상에 형성된 소오스 전극과, 상기 소오스 전극과 드레인 전극 사이의 게이트 절연막상에 형성된 채널 및 오프셋을 포함하여 구성되는 것을 특징으로 한다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICD AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자의 박막 트랜지스터에 관한 것으로, 특히 소자의 전기적 특성을 향상시키는데 적당한 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 SRAM의 박막 트랜지스터는 CMOS 로드 트랜지스터나 로드 레지스터(Load resistor) 대신에 사용하기도 한다.
또한, 액정 표시소자에서 각 픽셀(Pixel) 영역의 화상데이터 신호를 스위칭하는 스위칭 소자로도 사용한다.
특히, SRAM의 PMOS 박막 트랜지스터(TFT)를 로드 트랜지스터로 사용함에 따라 로드 트랜지스터의 오프-전류(Off-Current)를 감소시키고 온-전류(On-Current)를 증가시킬 수 있게 되었다.
이로인해 SRAM의 소비전력을 감소시키고 기억특성을 향상시킴으로써 고품질의 SRAM을 얻을 수 있게 되었다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자 및 그의 제조방법을 설명하면 다음과 같다.
도 1은 종래 기술에 따른 반도체 소자의 구조단면도이다.
도 1에 도시한 바와 같이, 소자 격리막(2), 활성영역(3), 전도층(4)을 갖는반도체 기판(1)과, 상기 반도체 기판(1)상에 층간절연막(5)을 두고 형성된 게이트 전극(7)과, 상기 전도층(4)과 연결되도록 층간절연막(5)을 관통하여 형성된 콘택(6)과, 상기 층간절연막(5), 게이트 전극(7)의 전면과 상기 콘택(6)의 양측에 형성된 게이트 절연막(7)과, 상기 콘택(6)과 오버랩되는 드레인 전극(9d)과, 상기 드레인 전극(9d)에 대향하여 게이트 절연막(8)상에 형성된 소오스 전극(9a)과, 상기 소오스 전극(9a)과 드레인 전극(9d) 사이의 게이트 절연막(8)상에 형성된 채널(9b) 및 오프셋(9c)과, 상기 소오스/드레인 전극(9a)(9d) 및 채널/오프셋(9b)(9c)상에 형성된 절연막(10)으로 구성된다.
상기와 같이 구성된 종래 반도체 소자의 제조방법은 다음과 같다.
도 2a 내지 도 2c는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도이다.
도 2a에 도시한 바와 같이, 소자 격리막(2), 활성영역(3), 전도층(4)을 포함하는 반도체 기판(1)상에 층간절연막(5)을 형성하고, 상기 층간절연막(5)상에 포토레지스트를 도포한 후 노광 및 현상공정을 통해 마스크 패턴(도시하지 않음)을 형성한다.
이어, 상기 마스크 패턴(도시하지 않음)을 이용한 식각공정으로 전도층(4) 및 활성영역(3)이 드러나도록 층간절연막(5)을 선택적으로 식각하여 콘택홀을 형성한다.
이후, 도 2b에 도시한 바와 같이, 상기 콘택홀을 매립할 수 있을 정도로 n형 불순물이 도핑된 폴리실리콘을 전면에 증착하고, 마스크 패턴(도시하지 않음)을 이용한 식각공정으로 폴리실리콘층을 선택적으로 제거하여 게이트 전극(7)과 콘택(6)을 형성한다.
그리고, 상기 게이트 전극(7)과 콘택(6)을 포함하는 층간절연막(5)상에 게이트 절연막(8)을 증착한다.
이어서, 마스크 패턴(도시하지 않음)을 이용한 식각공정으로 콘택(6)의 표면이 노출되도록 상기 게이트 절연막(8)을 선택적으로 제거한다.
도 2c에 도시한 바와 같이, 상기 게이트 절연막(8)상에 박막 트랜지스터의 소오스 및 드레인 전극 그리고 채널 및 오프셋으로 사용될 폴리실리콘층을 형성한다.
그리고, 마스크 패턴을 이용하여 채널 영역(9b)을 제외한 폴리실리콘층에 선택적으로 p형 불순물을 저농도로 도핑하고, 소오스 영역(9a) 및 드레인 영역(9d)에 선택적으로 p형 불순물을 고농도로 도핑한다.
따라서, 소오스 전극(9a)이 게이트 전극(7) 측면의 게이트 절연막(8) 상에 형성되고, 상기 게이트 전극(7)과 일정거리를 두고 드레인 전극(9d)이 형성된다.
또한, 상기 소오스 전극(9a)과 드레인 전극(9d) 사이에 채널(9b) 및 오프셋(9c)이 형성된다.
이때, n형 불순물로 도핑된 콘택(6)과 p형 불순물로 도핑된 드레인 전극(9d)의 접합부분(가)은 pn 접합의 형태를 갖는다.
상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이있었다.
종래의 박막 트랜지스터는 n형 불순물로 도핑된 전도층과 p형 불순물로 도핑된 드레인 전극이 서로 연결되어야 하는데, 연결부위에 pn 접합이 형성되어 전압강하(Voltage Drop)가 일어나고 이로 인해 전류의 흐름을 감소시키는 문제가 발생한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 전도층과 드레인 전극을 연결하는 콘택내에 금속성 물질을 형성하여 소자의 전기적 특성을 향상시키도록 한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자를 나타낸 구조단면도
도 2a 내지 도 2c는 종래 반도체 소자의 제조방법을 나타낸 공정단면도
도 3은 본 발명에 의한 반도체 소자를 나타낸 구조단면도
도 4a 내지 도 4i는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도 5는 본 발명의 다른 실시예에 의한 반도체 소자를 나타낸 구조단면도
도 6a 내지 도 6d는 본 발명의 다른 실시예에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31,51 : 반도체 기판 32,52 : 소자 격리막
33,53 : 활성 영역 34,54 : 절연막
35,55 : 하부 전도층 36,56 : 층간절연막
37a,57a : 콘택 38,58 : 금속성 물질층
39a,59a : 게이트 전극 39b,59b : 상부 전도층
40,60 : 게이트 절연막 41a,61a : 소오스 전극
41b,61b : 채널 41c,61c : 오프셋
41d,61d : 드레인 전극 42,62 : 마스크 패턴
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는 하부 전도층을 포함하는 반도체 기판상에 층간절연막을 두고 형성된 게이트 전극 및 상부 전도층과, 상기 하부 전도층과 상부 전도층이 서로 연결되도록 층간절연막을 관통하며 금속성 물질층을 포함하여 형성된 콘택과, 상기 상부 전도층의 상면 일부만을 오픈하여 형성된 게이트 절연막과, 노출된 상기 상부 전도층과 오버랩되는 드레인 전극과, 상기 드레인 전극에 대향하여 게이트 절연막상에 형성된 소오스 전극과, 상기 소오스 전극과 드레인 전극 사이의 게이트 절연막상에 형성된 채널 및 오프셋을 포함하여 구성되고, 본 발명에 의한 반도체 소자의 제조방법은 하부 전도층상의 층간절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 층간절연막 전면에 폴리실리콘, 금속성 물질을 차례로 증착하는 단계; 층간절연막의 표면이 노출되도록 평탄화하여 금속성 물질층을 포함하는 콘택을 형성하는 단계; 상기 콘택 및 층간절연막상에 각각 상부 전도층 및 게이트 전극을 형성하고 전면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 소오스 전극, 채널, 오프셋을 형성하고 노출된 상부 전도층과 오버랩되도록 드레인 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 다른 실시예에 의한 반도체 소자는 하부 전도층을 포함하는 반도체 기판상에 층간절연막을 두고 형성된 소오스/드레인 전극, 채널, 오프셋과, 하부 전도층과 드레인 전극이 서로 연결되도록 층간절연막을 관통하며 금속성 물질층을 포함하는 콘택과, 상기 드레인 전극의 상면 일부만 오픈하여 형성된 게이트 절연막과, 노출된 상기 드레인 전극과 오버랩되도록 형성된 상부 전도층과, 상기 상부 전도층에 대향하여 게이트 절연막상에 형성된 게이트 전극을 포함하여 구성되고, 본 발명의 다른 실시예에 의한 반도체 소자의 제조방법은 하부 전도층상의 층간절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 층간절연막 전면에 폴리실리콘, 금속성 물질을 차례로 증착하는 단계; 층간절연막의 표면이 노출되도록 평탄화하여 금속성 물질층을 포함하는 콘택을 형성하는 단계; 상기 층간절연막상에 소오스 전극, 채널, 오프셋을 형성하고 상기 콘택상에 드레인 전극을 형성하는 단계; 상기 드레인 전극만 오픈되도록 게이트 절연막을 형성하는 단계; 노출된 드레인 전극상에 상부 전도층을 형성하고 일정거리를 두고 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자 및 그 제조방법을 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 반도체 소자를 나타낸 구조단면도이다.
도 3에 도시한 바와 같이, 소자 격리막(32), 활성 영역(33)을 갖는 반도체 기판(31)과, 상기 반도체 기판(31)상에 활성 영역(33)이 오픈되어 형성된 절연막(34) 및 하부 전도층(35)과, 상기 하부 전도층(35)상에 층간절연막(36)을 두고 형성된 게이트 전극(39a) 및 상부 전도층(39b)과, 상기 하부 전도층(35) 및 활성 영역(33)과 상부 전도층(39b)이 서로 연결되도록 층간절연막(36)을 관통하며 금속성 물질층(38)을 포함하여 형성된 콘택(37a)과, 상기 층간절연막(36)과 게이트 전극(39a)의 전면과 상기 상부 전도층(39b)의 양측에 형성된 게이트 절연막(40)과, 상기 상부 전도층(39b)과 오버랩되는 드레인 전극(41d)과, 상기 드레인 전극(41d)에 대향하여 게이트 절연막(40)상에 형성된 소오스 전극(41a)과, 상기 소오스 전극(41a)과 드레인 전극(41d) 사이의 게이트 절연막(40)상에 형성된 채널(41b)과 오프셋(41c)을 포함하여 구성된다.
상기와 같이 구성된 본 발명에 의한 반도체 소자의 제조방법은 다음과 같다.
도 4a 내지 도 4i는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도이다.
도 4a에 도시한 바와 같이, 소자 격리막(32), 활성 영역(33)을 포함하는 반도체 기판(31)상에 활성 영역(33)이 노출되도록 절연막(34), 하부 전도층(35)을 차례로 형성하고, 상기 하부 전도층(35)상에 층간절연막(36)을 형성한다.
그리고, 상기 층간절연막(36)상에 포토레지스트를 도포한 후 노광 및 현상공정을 통해 마스크 패턴(도시하지 않음)을 형성한다.
이어, 상기 마스크 패턴(도시하지 않음)을 이용한 식각공정으로 하부 전도층(35) 및 활성 영역(33)이 드러나도록 층간절연막(36)을 선택적으로 식각하여 콘택홀을 형성한다.
이후, 도 4b에 도시한 바와 같이, 상기 마스크 패턴을 제거한 후, 콘택홀을 포함하는 상기 층간절연막(36) 전면에 n형 불순물이 도핑된 폴리실리콘층(37)을 증착하고, 상기 폴리실리콘층(37) 전면에 금속성 물질, 예컨대 텅스텐 실리사이드(WSi)를 연속적으로 증착하여 금속성 물질층(38)을 형성한다.
도 4c에 도시한 바와 같이, 층간절연막(36)의 표면이 노출되도록 전면식각(Blanket Etch) 방식 또는 화학 기계적 연마법(Chemical Mechanical Polishing ; CMP)으로 평탄화하여 금속성 물질층(38)을 포함하는 콘택(37a)을 형성한다.
이어, 도 4d에 도시한 바와 같이, 전면에 p형 불순물이 도핑된 폴리실리콘층(39)을 증착하고, 도 4e에 도시한 바와 같이, 상기 폴리실리콘층(39)의 전면에 포토레지스트를 도포한 후 노광 및 현상공정을 통해 마스크 패턴(도시하지 않음)을 형성한다.
그리고, 상기 마스크 패턴을 이용한 식각공정으로 상기 폴리실리콘층(39)을 선택적으로 제거하여 게이트 전극(39a)과 상부 전도층(39b)을 형성한다.
여기서, p형 불순물로 도핑된 상부 전도층(39b)은 금속성 물질층(38)을 포함하는 콘택(37a) 상에 형성된다.
따라서, p형 불순물로 도핑된 상부 전도층(39b)과 n형 불순물로 도핑된 콘택(37a) 사이에 금속성 물질층(38)이 존재함으로써 pn 접합에 의한 전압강하를 방지할 수 있다.
이어, 상기 게이트 전극(39a)과 상부 전도층(39b)을 포함하는 층간절연막(36)상에 게이트 절연막(40)을 증착한다.
도 4f에 도시한 바와 같이, 상기 게이트 절연막(40) 상에 포토레지스트를 도포한 후 노광 및 현상공정을 통해 마스크 패턴(도시하지 않음)을 형성한다.
그리고, 상기 마스크 패턴을 이용한 식각공정으로 상부 전도층(39b)의 표면이 노출되도록 게이트 절연막(40)을 선택적으로 제거한다.
도 4g에 도시한 바와 같이, 상기 게이트 절연막(40)상에 박막 트랜지스터의 소오스 및 드레인 전극 그리고 채널 및 오프셋으로 사용될 폴리실리콘층(41)을 형성한다.
그리고, 상기 폴리실리콘층(41) 전면에 박막 트랜지스터의 문턱전압(Threshold voltage)을 조절하기 위한 이온주입을 실시한 후, 전면에 포토레지스트를 도포하고 노광 및 현상공정을 통해 마스크 패턴(42)을 형성한다.
이어, 상기 마스크 패턴(42)을 이용하여 채널 영역을 제외한 폴리실리콘층(41)에 선택적으로 p형 불순물을 저농도로 도핑하고, 도 4h에 도시한 바와 같이, 마스크 패턴(42a)을 이용하여 소오스 영역 및 드레인 영역에 선택적으로 p형 불순물을 고농도로 도핑한다.
따라서, 도 4i에 도시한 바와 같이, 소오스 전극(41a)이 게이트 전극(39a)측면의 게이트 절연막(40) 상에 형성되고, 상기 게이트 전극(39a)과 일정거리를 두고 노출된 상기 상부 전도층(39b)과 오버랩되는 드레인 전극(41d)이 형성된다.
또한, 상기 소오스 전극(41a)과 드레인 전극(41d) 사이에 채널(41b) 및 오프셋(41c)이 형성된다.
그리고, 상기 소오스/드레인 전극(41a)(41d)과 채널/오프셋(41b)(41c) 상에 절연막(43)을 증착한다.
도 5는 본 발명의 다른 실시예에 의한 반도체 소자를 나타낸 구조단면도이다.
도 5에 도시한 바와 같이, 소자 격리막(52), 활성 영역(53)을 갖는 반도체 기판(51)과, 상기 반도체 기판(51)상에 활성 영역(53)이 오픈되어 형성된 절연막(54) 및 하부 전도층(55)과, 상기 하부 전도층(55)상에 층간절연막(56)을 두고 형성된 소오스 전극(61a), 채널(61b), 오프셋(61c), 드레인 전극(61d)과, 상기 활성 영역(53) 및 하부 전도층(55)과 드레인 전극(61d)이 서로 연결되도록 층간절연막(56)을 관통하며 금속성 물질층(58)을 포함하여 형성된 콘택(57a)과, 상기 소오스 전극(61a), 채널(61b), 오프셋(61c), 층간절연막(56)의 상면을 덮고 드레인 전극(61d)의 상면 일부가 노출되도록 형성된 게이트 절연막(60)과, 노출된 상기 드레인 전극(61d)과 오버랩되도록 형성된 상부 전도층(59b)과, 상기 상부 전도층(59b)에 대향하여 게이트 절연막(60) 상에 형성된 게이트 전극(59a)을 포함하여 구성된다.
상기와 같이 구성된 본 발명의 다른 실시예에 의한 반도체 소자의 제조방법은 다음과 같다.
도 6a 내지 도 6d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도이다.
도 6a에 도시한 바와 같이, 소자 격리막(52), 활성 영역(53)을 포함하는 반도체 기판(51)상에 활성 영역(53)이 노출되도록 절연막(54), 하부 전도층(55)을 차례로 형성한다.
이어, 상기 하부 전도층(55)상에 층간절연막(56)을 형성하고, 마스크 패턴(도시하지 않음)을 이용한 식각공정으로 하부 전도층(55) 및 활성 영역(53)이 드러나도록 층간절연막(56)을 선택적으로 식각하여 콘택홀을 형성한다.
이후, 콘택홀을 포함하는 상기 층간절연막(56) 전면에 n형 불순물이 도핑된 폴리실리콘층(57)을 증착하고, 상기 폴리실리콘층(57) 전면에 금속성 물질, 예컨대 텅스텐실리사이드(WSi)를 연속적으로 증착하여 금속성 물질층(58)을 형성한다.
그리고, 전면식각 방식 또는 화학 기계적 연마법으로 층간절연막(56)이 노출되도록 전면을 평탄화하여 금속성 물질층(58)을 포함하는 콘택(57a)을 형성하고, 전면에 p형 불순물로 도핑된 폴리실리콘층(61)을 증착한다.
이어, 상기 폴리실리콘층(61) 상에 형성된 마스크 패턴(62)을 이용하여 소오스/드레인 영역에 p형 불순물을 고농도로 도핑한다.
도 6b에 도시한 바와 같이, 상기 마스크 패턴(62)을 제거한 후, 폴리실리콘층(61)을 선택적으로 제거하여 소오스/드레인 영역과 채널/오프셋 영역을 정의한다.
그리고, 전면에 게이트 절연막(60)을 증착하고, 드레인 영역이 노출되도록 게이트 절연막(60)을 선택적으로 제거한다.
이어, 상기 게이트 절연막(60) 전면에 p형 불순물이 도핑된 폴리실리콘층(59)을 증착한다.
도 6c에 도시한 바와 같이, 채널 영역과 드레인 영역을 제외한 나머지 영역상의 폴리실리콘층(59)을 선택적으로 제거하여 게이트 전극(59a)과 상부 전도층(59b)을 형성한다.
이어, 상기 게이트 전극(59a)과 상부 전도층(59b)을 마스크로 이용하여 오프셋 영역을 저농도로 이온주입한다.
따라서, 도 6d에 도시한 바와 같이, 드레인 전극(61d)이 상부 전도층(59b)의 하부에 형성되고, 상기 드레인 전극(61d)과 일정거리를 두고 게이트 절연막(60)의 하부에 소오스 전극(61a)이 형성된다.
또한, 상기 소오스 전극(61a)과 드레인 전극(61d) 사이에 채널(61b) 및 오프셋(61c)이 형성된다.
그리고, 게이트 전극(59a)과 상부 전도층(59b)을 포함하는 게이트 절연막(60)상에 절연막(63)을 증착한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자 및 그의 제조방법은 다음과 같은 효과가 있다.
박막 트랜지스터의 드레인단에서 p형 불순물이 도핑된 층과 n형 불순물이 도핑된 층 사이에 금속성 물질을 형성하여 pn 접합으로 인한 전압강하를 방지할 수 있다.
이는 전압강하로 인한 전류의 감소를 방지하는 효과가 있다.

Claims (8)

  1. 하부 전도층을 포함하는 반도체 기판상에 층간절연막을 두고 형성된 게이트 전극 및 상부 전도층과,
    상기 하부 전도층과 상부 전도층이 서로 연결되도록 층간절연막을 관통하며 금속성 물질층을 포함하여 형성된 콘택과,
    상기 상부 전도층의 상면 일부만을 오픈하여 형성된 게이트 절연막과,
    노출된 상기 상부 전도층과 오버랩되는 드레인 전극과,
    상기 드레인 전극에 대향하여 게이트 절연막상에 형성된 소오스 전극과,
    상기 소오스 전극과 드레인 전극 사이의 게이트 절연막상에 형성된 채널 및 오프셋을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
  2. 하부 전도층상의 층간절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    상기 층간절연막 전면에 폴리실리콘, 금속성 물질을 차례로 증착하는 단계;
    층간절연막의 표면이 노출되도록 평탄화하여 금속성 물질층을 포함하는 콘택을 형성하는 단계;
    상기 콘택 및 층간절연막상에 각각 상부 전도층 및 게이트 전극을 형성하고 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 소오스 전극, 채널, 오프셋을 형성하고 노출된 상부전도층과 오버랩되도록 드레인 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 콘택 및 상부 전도층은 각각 n형 불순물 및 p형 불순물로 도핑된 폴리실리콘을 이용하여 형성하고, 상기 드레인 전극은 p형 불순물을 고농도로 이온주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서, 상기 금속성 물질층을 텅스텐실리사이드를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 하부 전도층을 포함하는 반도체 기판상에 층간절연막을 두고 형성된 소오스/드레인 전극, 채널, 오프셋과,
    하부 전도층과 드레인 전극이 서로 연결되도록 층간절연막을 관통하며 금속성 물질층을 포함하는 콘택과,
    상기 드레인 전극의 상면 일부만 오픈하여 형성된 게이트 절연막과,
    노출된 상기 드레인 전극과 오버랩되도록 형성된 상부 전도층과,
    상기 상부 전도층에 대향하여 게이트 절연막상에 형성된 게이트 전극을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
  6. 하부 전도층상의 층간절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    상기 층간절연막 전면에 폴리실리콘, 금속성 물질을 차례로 증착하는 단계;
    층간절연막의 표면이 노출되도록 평탄화하여 금속성 물질층을 포함하는 콘택을 형성하는 단계;
    상기 층간절연막상에 소오스 전극, 채널, 오프셋을 형성하고 상기 콘택상에 드레인 전극을 형성하는 단계;
    상기 드레인 전극만 오픈되도록 게이트 절연막을 형성하는 단계;
    노출된 드레인 전극상에 상부 전도층을 형성하고 일정거리를 두고 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 콘택 및 상부 전도층은 각각 n형 불순물 및 p형 불순물로 도핑된 폴리실리콘을 이용하여 형성하고, 상기 드레인 전극은 p형 불순물을 고농도로 이온주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 6 항에 있어서, 상기 금속성 물질층을 텅스텐실리사이드를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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