JPH05136414A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
- Publication number
- JPH05136414A JPH05136414A JP29447591A JP29447591A JPH05136414A JP H05136414 A JPH05136414 A JP H05136414A JP 29447591 A JP29447591 A JP 29447591A JP 29447591 A JP29447591 A JP 29447591A JP H05136414 A JPH05136414 A JP H05136414A
- Authority
- JP
- Japan
- Prior art keywords
- source
- thin film
- active region
- film transistor
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 能動領域が薄く、ソース及びドレイン領域が
厚く、かつ能動領域とソース及びドレイン領域との接合
欠陥をなくすことによって、高速化・高性能化・低消費
電力化・微細化・高集積化が可能な薄膜トランジスタを
構成する。。 【構成】 基板上に半導体層を積層し、窒化珪素膜層を
積層・パターニングした後、窒化珪素膜層の開孔部の半
導体層を熱酸化させ、窒化珪素膜層を除去した後、熱酸
化膜をマスクとして不純物イオンを導入し、ソース及び
ドレイン領域と薄い不純物領域と能動領域を形成した
後、熱酸化膜を除去し、ゲート絶縁膜とゲート電極を形
成する。
厚く、かつ能動領域とソース及びドレイン領域との接合
欠陥をなくすことによって、高速化・高性能化・低消費
電力化・微細化・高集積化が可能な薄膜トランジスタを
構成する。。 【構成】 基板上に半導体層を積層し、窒化珪素膜層を
積層・パターニングした後、窒化珪素膜層の開孔部の半
導体層を熱酸化させ、窒化珪素膜層を除去した後、熱酸
化膜をマスクとして不純物イオンを導入し、ソース及び
ドレイン領域と薄い不純物領域と能動領域を形成した
後、熱酸化膜を除去し、ゲート絶縁膜とゲート電極を形
成する。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置や半導体
集積回路などへの応用が有効な、薄膜トランジスタ及び
その製造方法に関する。
集積回路などへの応用が有効な、薄膜トランジスタ及び
その製造方法に関する。
【０００２】
【従来の技術】図３（ａ）〜（ｃ）は、従来の技術によ
る薄膜トランジスタの１例を製造工程ごとの素子断面図
により説明した図である。まず、図３（ａ）に示すよう
に、絶縁基板３０１上に半導体層３０２を積層した後、
ゲート絶縁膜３０３を熱酸化法を用いて形成する。つい
で、ゲート電極となる半導体層３０４を積層しパターニ
ングした後、前記残された半導体層３０４をマスクとし
て、不純物イオン３０５を打ち込み、不純物の活性化を
行うことによって、ソース及びドレイン領域３０６と能
動領域３０７を形成する。この状態が図３（ｂ）であ
る。その後、図３（ｃ）に示すように層間絶縁膜３０８
を積層し、コンタクトホール３０９を開口した後、ソー
ス及びドレイン電極端子３１０を形成して、薄膜トラン
ジスタが完成する。
る薄膜トランジスタの１例を製造工程ごとの素子断面図
により説明した図である。まず、図３（ａ）に示すよう
に、絶縁基板３０１上に半導体層３０２を積層した後、
ゲート絶縁膜３０３を熱酸化法を用いて形成する。つい
で、ゲート電極となる半導体層３０４を積層しパターニ
ングした後、前記残された半導体層３０４をマスクとし
て、不純物イオン３０５を打ち込み、不純物の活性化を
行うことによって、ソース及びドレイン領域３０６と能
動領域３０７を形成する。この状態が図３（ｂ）であ
る。その後、図３（ｃ）に示すように層間絶縁膜３０８
を積層し、コンタクトホール３０９を開口した後、ソー
ス及びドレイン電極端子３１０を形成して、薄膜トラン
ジスタが完成する。
【０００３】また、図４（ａ）〜（ｃ）は、従来の技術
により形成した薄膜トランジスタの別の例を製造工程ご
との素子断面図により説明した図である。まず、絶縁基
板４０１上に高濃度不純物を添加した半導体層を積層
し、パターニングしてソース及びドレイン領域４０２と
する。その後、不純物を含まない半導体層を積層、パタ
ーニングして能動領域４０３とし、ゲート絶縁膜４０４
と、ゲート電極となる導体層を順次積層し、前記導体層
をパターニングしてゲート電極４０５となし、図４
（ｂ）を得る。ついで、層間絶縁膜４０６を積層し、コ
ンタクトホール４０７を開口した後、ソース及びドレイ
ン電極端子４０８を形成して図４（ｃ）とし、薄膜トラ
ンジスタが完成する。
により形成した薄膜トランジスタの別の例を製造工程ご
との素子断面図により説明した図である。まず、絶縁基
板４０１上に高濃度不純物を添加した半導体層を積層
し、パターニングしてソース及びドレイン領域４０２と
する。その後、不純物を含まない半導体層を積層、パタ
ーニングして能動領域４０３とし、ゲート絶縁膜４０４
と、ゲート電極となる導体層を順次積層し、前記導体層
をパターニングしてゲート電極４０５となし、図４
（ｂ）を得る。ついで、層間絶縁膜４０６を積層し、コ
ンタクトホール４０７を開口した後、ソース及びドレイ
ン電極端子４０８を形成して図４（ｃ）とし、薄膜トラ
ンジスタが完成する。
【０００４】前述の従来の技術では、基板として絶縁基
板を用いて説明したが、基板として導体基板を用いた場
合には、導体基板上に絶縁薄膜を形成した後に、前述の
製造方法により薄膜トランジスタを形成することが可能
である。
板を用いて説明したが、基板として導体基板を用いた場
合には、導体基板上に絶縁薄膜を形成した後に、前述の
製造方法により薄膜トランジスタを形成することが可能
である。
【０００５】
【発明が解決しようとする課題】近年、液晶表示装置及
び半導体集積回路の発達にともなって、これに用いられ
る薄膜トランジスタにも、高性能化及び高速化、高集積
化が望まれている。薄膜トランジスタの高速化及び高性
能化を実現する方法として、能動領域の半導体層を薄く
する試みがなされている。しかしながら、先の図３によ
り説明した従来の技術により形成された薄膜トランジス
タでは、能動領域の半導体層を薄くすると、必然的にソ
ース及びドレイン領域の部分も薄くなり、従ってソース
及びドレイン領域の部分のシート抵抗値が上がり、オン
電流が抑えられるため、高速化及び高性能化が困難であ
った。また、前記能動領域及びソース及びドレイン領域
の層を配線層として用いる場合にも、やはり配線抵抗が
高いため、薄膜トランジスタの高集積化が困難であっ
た。また、ソース及びドレイン領域の部分が薄い場合に
は、ソース及びドレイン領域とソース及びドレイン電極
端子とのコンタクトを直接取ることが困難であった。一
方、図４の従来の技術により説明した薄膜トランジスタ
に於いては、能動領域を薄くしてもソース及びドレイン
領域は厚く形成できるため、ソース及びドレイン領域ま
たは、配線層のシート抵抗または配線抵抗の低抵抗化が
可能である。また、ソース及びドレイン電極端子と、ソ
ース及びドレイン領域とのコンタクトを取ることも容易
である。しかし、能動領域とソース及びドレイン領域と
を別の層で形成しているため、能動領域とソース及びド
レイン領域との接合部分での接合欠陥が発生し、逆バイ
アスをかけたときのリーク電流が非常に大きくなり、従
って低消費電力化が困難であった。また、薄膜トランジ
スタの微細化及び高集積化が望まれているが、この場合
問題となるのが短チャネル効果である。これを防ぐため
の手段として、ソース及びドレイン領域と能動領域との
間に薄い不純物層を有する、ＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造が検討されているが、従
来に技術ではＬＤＤ構造を形成するために、２度のイオ
ン打ち込み法を用いなければならないなどのプロセスの
複雑さが問題となっている。
び半導体集積回路の発達にともなって、これに用いられ
る薄膜トランジスタにも、高性能化及び高速化、高集積
化が望まれている。薄膜トランジスタの高速化及び高性
能化を実現する方法として、能動領域の半導体層を薄く
する試みがなされている。しかしながら、先の図３によ
り説明した従来の技術により形成された薄膜トランジス
タでは、能動領域の半導体層を薄くすると、必然的にソ
ース及びドレイン領域の部分も薄くなり、従ってソース
及びドレイン領域の部分のシート抵抗値が上がり、オン
電流が抑えられるため、高速化及び高性能化が困難であ
った。また、前記能動領域及びソース及びドレイン領域
の層を配線層として用いる場合にも、やはり配線抵抗が
高いため、薄膜トランジスタの高集積化が困難であっ
た。また、ソース及びドレイン領域の部分が薄い場合に
は、ソース及びドレイン領域とソース及びドレイン電極
端子とのコンタクトを直接取ることが困難であった。一
方、図４の従来の技術により説明した薄膜トランジスタ
に於いては、能動領域を薄くしてもソース及びドレイン
領域は厚く形成できるため、ソース及びドレイン領域ま
たは、配線層のシート抵抗または配線抵抗の低抵抗化が
可能である。また、ソース及びドレイン電極端子と、ソ
ース及びドレイン領域とのコンタクトを取ることも容易
である。しかし、能動領域とソース及びドレイン領域と
を別の層で形成しているため、能動領域とソース及びド
レイン領域との接合部分での接合欠陥が発生し、逆バイ
アスをかけたときのリーク電流が非常に大きくなり、従
って低消費電力化が困難であった。また、薄膜トランジ
スタの微細化及び高集積化が望まれているが、この場合
問題となるのが短チャネル効果である。これを防ぐため
の手段として、ソース及びドレイン領域と能動領域との
間に薄い不純物層を有する、ＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造が検討されているが、従
来に技術ではＬＤＤ構造を形成するために、２度のイオ
ン打ち込み法を用いなければならないなどのプロセスの
複雑さが問題となっている。
【０００６】本発明は、このような薄膜トランジスタ及
びその製造方法の問題点を解決するもので、その目的と
するところは、高速化・高性能化・低消費電力化が可能
で、かつ微細化及び高集積化が可能な薄膜トランジスタ
及びその製造方法を提供するところにある。
びその製造方法の問題点を解決するもので、その目的と
するところは、高速化・高性能化・低消費電力化が可能
で、かつ微細化及び高集積化が可能な薄膜トランジスタ
及びその製造方法を提供するところにある。
【０００７】
【課題を解決するための手段】ソース及びドレイン領域
と能動領域とゲート絶縁膜とゲート電極とを有する薄膜
トランジスタに於て、ソース及びドレイン領域と能動領
域が同一の層からなり、かつ能動領域の膜厚がソース及
びドレイン領域の膜厚より薄いことを特徴とする。
と能動領域とゲート絶縁膜とゲート電極とを有する薄膜
トランジスタに於て、ソース及びドレイン領域と能動領
域が同一の層からなり、かつ能動領域の膜厚がソース及
びドレイン領域の膜厚より薄いことを特徴とする。
【０００８】
【作用】本発明の薄膜トランジスタの構造及びその製造
方法によれば、半導体層と窒化珪素膜層を積層し、前記
窒化珪素膜をパターニングしてその開口部分の半導体層
を酸化させた後窒化珪素膜を除去し、不純物イオンを導
入することによって、半導体層中に濃い不純物領域と薄
い不純物領域とを形成し、その後前記半導体層の酸化部
分を除去してゲート絶縁膜とゲート電極とを形成してい
るため、能動領域の部分は薄く形成でき、薄膜トランジ
スタの高速化及び高性能化が実現できる。また、ソース
及びドレイン領域と配線層の部分は厚いままのため、シ
ート抵抗及び配線抵抗を小さくすることができ、高速化
及び基板の大面積化が可能である。しかも、能動領域と
ソース及びドレイン領域とは同一の層であるため、接合
部分がなくリーク電流を少なくすることができるため、
低消費電力化が可能である。また、先の１度の不純物打
ち込みにより、不純物の薄い層と濃い層が形成できるた
め、ＬＤＤ構造を簡単なプロセスにより形成することが
できる。従って、微細化及び高集積化が実現できる。
方法によれば、半導体層と窒化珪素膜層を積層し、前記
窒化珪素膜をパターニングしてその開口部分の半導体層
を酸化させた後窒化珪素膜を除去し、不純物イオンを導
入することによって、半導体層中に濃い不純物領域と薄
い不純物領域とを形成し、その後前記半導体層の酸化部
分を除去してゲート絶縁膜とゲート電極とを形成してい
るため、能動領域の部分は薄く形成でき、薄膜トランジ
スタの高速化及び高性能化が実現できる。また、ソース
及びドレイン領域と配線層の部分は厚いままのため、シ
ート抵抗及び配線抵抗を小さくすることができ、高速化
及び基板の大面積化が可能である。しかも、能動領域と
ソース及びドレイン領域とは同一の層であるため、接合
部分がなくリーク電流を少なくすることができるため、
低消費電力化が可能である。また、先の１度の不純物打
ち込みにより、不純物の薄い層と濃い層が形成できるた
め、ＬＤＤ構造を簡単なプロセスにより形成することが
できる。従って、微細化及び高集積化が実現できる。
【０００９】
【実施例】本発明の実施例の１つを、図１（ａ）〜
（ｄ）までの製造工程ごとの素子断面図により説明して
ゆく。まず図１（ａ）に示すように、絶縁基板１０１上
に半導体層１０２を２０００Å〜４０００Å程度の厚さ
に積層し、次いで窒化珪素膜１０３を１０００Å〜２０
００Å程度の厚さに積層、所望の形状にパターニングし
た後、熱酸化法を用いて前記窒化珪素膜１０３の開口部
の半導体層１０２を酸化させ、熱酸化膜１０４を形成す
る。前記半導体層１０２の形成には、減圧ＣＶＤ法やプ
ラズマＣＶＤ法などが用いられる。前記半導体薄膜層１
０２はソース及びドレイン領域を形成するため、少なく
とも１０００Å以上であることが望ましい。一方、前記
半導体薄膜層１０２の酸化されて残った部分は、能動領
域を形成するため、少なくとも５００Å以下であること
が望ましい。また、前記窒化珪素膜層１０３の形成に
は、減圧ＣＶＤ法、熱窒化法、プラズマＣＶＤ法、ＥＣ
ＲプラズマＣＶＤ法などが用いられる。また、前記窒化
珪素膜１０３の代わりに二酸化珪素膜と窒化珪素膜の２
層構造を用いて、窒化珪素膜によるストレスを緩和する
ことも可能である。また、熱酸化法の温度は１０００℃
前後であり、前記熱酸化膜１０４の厚さは、酸化時間を
変えることで調整できる。本実施例に於ては、半導体薄
膜１０２を３０００Åの厚さに積層し、窒化珪素膜１０
３を１５００Åとし、１０００℃で６０分の熱酸化をし
たところ、半導体薄膜１０２は約２５００Å酸化され、
熱酸化膜は約５５００Åとなり、能動領域となる部分の
半導体薄膜１０２は５００Åであった。次いで、前記窒
化珪素膜１０３を除去し、熱酸化膜をマスクとして全面
に不純物イオン１０５を、イオンインプランテーション
法やイオンドーピング法などのイオン打ち込み法により
導入し、活性化のための熱処理を施して、ソース及びド
レイン領域１０６となる濃い不純物領域と、薄い不純物
領域１０７及び能動領域１０８を形成して図１（ｂ）と
なす。前記打ち込まれる不純物としては、Ｎ型の薄膜ト
ランジスタを形成する場合にはリンや砒素が用いられ、
Ｐ型の薄膜トランジスタを形成する場合には、ボロンや
ガリウムなどが用いられる。その後、前記熱酸化膜１０
４を除去し、全面にゲート絶縁膜１０９を形成した後、
ゲート電極となる導体層を積層、パターニングしてゲー
ト電極１１０を形成し、図１（ｃ）を得る。前記ゲート
絶縁膜１０９としては、熱酸化法や熱窒化法または常圧
ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法、ＥＣＲプ
ラズマＣＶＤ法、スパッタ法などによって形成される、
二酸化珪素膜や窒化珪素膜あるいはこれらの組合せによ
る絶縁膜が用いられる。また、前記ゲート電極１１０と
しては、高濃度不純物を添加した半導体層や、クロミウ
ムやアルミニウム、タンタルやタングステンなどの金属
薄膜が用いられる。その後、層間絶縁膜１１１を全面に
積層し、コンタクトホール１１２を開口した後、ソース
及びドレイン電極端子１１３を形成して、図１（ｄ）と
し、薄膜トランジスタが完成する。前記層間絶縁膜１１
１としては、前記ゲート絶縁膜１０９に用いられるのと
同様の薄膜の他に、ポリイミドなどの有機薄膜が用いら
れることもある。
（ｄ）までの製造工程ごとの素子断面図により説明して
ゆく。まず図１（ａ）に示すように、絶縁基板１０１上
に半導体層１０２を２０００Å〜４０００Å程度の厚さ
に積層し、次いで窒化珪素膜１０３を１０００Å〜２０
００Å程度の厚さに積層、所望の形状にパターニングし
た後、熱酸化法を用いて前記窒化珪素膜１０３の開口部
の半導体層１０２を酸化させ、熱酸化膜１０４を形成す
る。前記半導体層１０２の形成には、減圧ＣＶＤ法やプ
ラズマＣＶＤ法などが用いられる。前記半導体薄膜層１
０２はソース及びドレイン領域を形成するため、少なく
とも１０００Å以上であることが望ましい。一方、前記
半導体薄膜層１０２の酸化されて残った部分は、能動領
域を形成するため、少なくとも５００Å以下であること
が望ましい。また、前記窒化珪素膜層１０３の形成に
は、減圧ＣＶＤ法、熱窒化法、プラズマＣＶＤ法、ＥＣ
ＲプラズマＣＶＤ法などが用いられる。また、前記窒化
珪素膜１０３の代わりに二酸化珪素膜と窒化珪素膜の２
層構造を用いて、窒化珪素膜によるストレスを緩和する
ことも可能である。また、熱酸化法の温度は１０００℃
前後であり、前記熱酸化膜１０４の厚さは、酸化時間を
変えることで調整できる。本実施例に於ては、半導体薄
膜１０２を３０００Åの厚さに積層し、窒化珪素膜１０
３を１５００Åとし、１０００℃で６０分の熱酸化をし
たところ、半導体薄膜１０２は約２５００Å酸化され、
熱酸化膜は約５５００Åとなり、能動領域となる部分の
半導体薄膜１０２は５００Åであった。次いで、前記窒
化珪素膜１０３を除去し、熱酸化膜をマスクとして全面
に不純物イオン１０５を、イオンインプランテーション
法やイオンドーピング法などのイオン打ち込み法により
導入し、活性化のための熱処理を施して、ソース及びド
レイン領域１０６となる濃い不純物領域と、薄い不純物
領域１０７及び能動領域１０８を形成して図１（ｂ）と
なす。前記打ち込まれる不純物としては、Ｎ型の薄膜ト
ランジスタを形成する場合にはリンや砒素が用いられ、
Ｐ型の薄膜トランジスタを形成する場合には、ボロンや
ガリウムなどが用いられる。その後、前記熱酸化膜１０
４を除去し、全面にゲート絶縁膜１０９を形成した後、
ゲート電極となる導体層を積層、パターニングしてゲー
ト電極１１０を形成し、図１（ｃ）を得る。前記ゲート
絶縁膜１０９としては、熱酸化法や熱窒化法または常圧
ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法、ＥＣＲプ
ラズマＣＶＤ法、スパッタ法などによって形成される、
二酸化珪素膜や窒化珪素膜あるいはこれらの組合せによ
る絶縁膜が用いられる。また、前記ゲート電極１１０と
しては、高濃度不純物を添加した半導体層や、クロミウ
ムやアルミニウム、タンタルやタングステンなどの金属
薄膜が用いられる。その後、層間絶縁膜１１１を全面に
積層し、コンタクトホール１１２を開口した後、ソース
及びドレイン電極端子１１３を形成して、図１（ｄ）と
し、薄膜トランジスタが完成する。前記層間絶縁膜１１
１としては、前記ゲート絶縁膜１０９に用いられるのと
同様の薄膜の他に、ポリイミドなどの有機薄膜が用いら
れることもある。
【００１０】本実施例に於いては、基板として絶縁基板
を用いて説明したが、導体基板を用いる場合には、導体
基板上に絶縁薄膜を積層した後、前記の製造方法を用い
て薄膜トランジスタを形成することも可能である。ま
た、本実施例に於いては、ゲート電極が能動領域に対し
て基板と反対側に位置するスタガード構造の例を用い
て、本発明の製造方法について説明したが、ゲート電極
が能動領域に対して基板側に位置する逆スタガード構造
についても、本発明の製造方法が応用可能なことは言う
までもない。図２は、本発明の薄膜トランジスタを逆ス
タガード構造に応用した場合の素子断面図である。２０
１は基板、２０２はゲート電極、２０３はゲート絶縁
膜、２０４はソース及びドレイン領域、２０５は薄い不
純物領域、２０６は能動領域、２０７は層間絶縁膜、２
０８はコンタクトホール、２０９はソース及びドレイン
電極端子をそれぞれ表わしている。
を用いて説明したが、導体基板を用いる場合には、導体
基板上に絶縁薄膜を積層した後、前記の製造方法を用い
て薄膜トランジスタを形成することも可能である。ま
た、本実施例に於いては、ゲート電極が能動領域に対し
て基板と反対側に位置するスタガード構造の例を用い
て、本発明の製造方法について説明したが、ゲート電極
が能動領域に対して基板側に位置する逆スタガード構造
についても、本発明の製造方法が応用可能なことは言う
までもない。図２は、本発明の薄膜トランジスタを逆ス
タガード構造に応用した場合の素子断面図である。２０
１は基板、２０２はゲート電極、２０３はゲート絶縁
膜、２０４はソース及びドレイン領域、２０５は薄い不
純物領域、２０６は能動領域、２０７は層間絶縁膜、２
０８はコンタクトホール、２０９はソース及びドレイン
電極端子をそれぞれ表わしている。
【００１１】
【発明の効果】以上、製造工程ごとに簡単に説明した薄
膜トランジスタ及びその製造方法によれば、以下に述べ
る数多くの効果が得られる。
膜トランジスタ及びその製造方法によれば、以下に述べ
る数多くの効果が得られる。
【００１２】１）能動領域を薄膜化できるため、薄膜ト
ランジスタの高性能化・高速度化が可能である。
ランジスタの高性能化・高速度化が可能である。
【００１３】２）ソース及びドレイン領域が厚く形成さ
れている為、シート抵抗を小さくすることができ、それ
によってオン電流が抑えられることが無くなり、高性能
化及び高速化が可能になる。
れている為、シート抵抗を小さくすることができ、それ
によってオン電流が抑えられることが無くなり、高性能
化及び高速化が可能になる。
【００１４】３）ソース及びドレイン領域と同じ層で配
線層を形成する場合には、配線抵抗の低抵抗化が可能で
あり、基板の大面積化及び高集積化が可能である。
線層を形成する場合には、配線抵抗の低抵抗化が可能で
あり、基板の大面積化及び高集積化が可能である。
【００１５】４）ソース及びドレイン領域を厚くできる
為、直接ソース及びドレイン電極端子とのコンタクトを
取ることが可能である。
為、直接ソース及びドレイン電極端子とのコンタクトを
取ることが可能である。
【００１６】５）ソース及びドレイン領域と、能動領域
とは、同じ層であるため接合部分がなく、従って逆バイ
アス時のリーク電流が小さく、低消費電力化が可能であ
る。
とは、同じ層であるため接合部分がなく、従って逆バイ
アス時のリーク電流が小さく、低消費電力化が可能であ
る。
【００１７】６）チャネル部の膜厚は、熱酸化膜を形成
するときの酸化時間で調整することができる。
するときの酸化時間で調整することができる。
【００１８】７）１回のイオン打ち込みにより、ＬＤＤ
構造を形成することができ、それによって短チャネル効
果を防ぐことができ、微細化及び高集積化が実現でき
る。
構造を形成することができ、それによって短チャネル効
果を防ぐことができ、微細化及び高集積化が実現でき
る。
【図面の簡単な説明】
【図１】 本発明の薄膜トランジスタの、実施例に示し
た製造工程ごとの素子断面図。
た製造工程ごとの素子断面図。
【図２】 本発明の薄膜トランジスタを、逆スタガード
構造に応用した場合の素子断面図。
構造に応用した場合の素子断面図。
【図３】 従来の技術における薄膜トランジスタの、製
造工程ごとの素子断面図。
造工程ごとの素子断面図。
【図４】 従来の技術における別の薄膜トランジスタ
の、製造工程ごとの素子断面図。
の、製造工程ごとの素子断面図。
１０１，２０１，３０１，４０１・・・絶縁基板 １０２，３０２・・・半導体層 １０３・・・窒化珪素膜層 １０４・・・熱酸化膜 １０５，３０５・・・不純物イオン １０６，２０４，３０６，４０２・・・ソース及びドレ
イン領域 １０７，２０５・・・薄い不純物領域 １０８，２０６，３０７，４０３・・・能動領域 １０９，２０３，３０３，４０４・・・ゲート絶縁膜 １１０，２０２，３０４，４０５・・・ゲート電極 １１１，２０７，３０８，４０６・・・層間絶縁膜 １１２，２０８，３０９，４０７・・・コンタクトホー
ル １１３，２０９，３１０，４０８・・・ソース及びドレ
イン電極端子
イン領域 １０７，２０５・・・薄い不純物領域 １０８，２０６，３０７，４０３・・・能動領域 １０９，２０３，３０３，４０４・・・ゲート絶縁膜 １１０，２０２，３０４，４０５・・・ゲート電極 １１１，２０７，３０８，４０６・・・層間絶縁膜 １１２，２０８，３０９，４０７・・・コンタクトホー
ル １１３，２０９，３１０，４０８・・・ソース及びドレ
イン電極端子
Claims (3)
- 【請求項１】ソース及びドレイン領域と能動領域とゲー
ト絶縁膜とゲート電極とを有する薄膜トランジスタに於
て、ソース及びドレイン領域と能動領域が同一の層から
なり、かつ能動領域の膜厚がソース及びドレイン領域の
膜厚より薄いことを特徴とする薄膜トランジスタ。 - 【請求項２】前記請求項１に記載の薄膜トランジスタに
於て、能動領域の膜厚がソース及びドレイン領域の膜厚
の半分かまたはそれ以下であることを特徴とする薄膜ト
ランジスタ。 - 【請求項３】絶縁基板上あるいは導体基板上で、ソース
及びドレイン領域を形成する工程と、能動領域を形成す
る工程と、ゲート絶縁膜を形成する工程と、ゲート電極
を形成する工程とを含む、薄膜トランジスタの製造方法
に於て、ゲート絶縁膜形成後または形成前に、半導体層
と窒化珪素膜層を順次積層し、前記窒化珪素膜層をレジ
ストを用いてパターニングする工程と、熱酸化法を用い
て、前記窒化珪素膜層の開孔部の半導体層を酸化させる
工程と、前記窒化珪素膜層を除去する工程と、不純物イ
オンを導入し、ソース及びドレイン領域と薄い不純物領
域と能動領域を形成する工程と、前記熱酸化膜を除去す
る工程とを含むことを特徴とする、薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29447591A JPH05136414A (ja) | 1991-11-11 | 1991-11-11 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29447591A JPH05136414A (ja) | 1991-11-11 | 1991-11-11 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136414A true JPH05136414A (ja) | 1993-06-01 |
Family
ID=17808259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29447591A Pending JPH05136414A (ja) | 1991-11-11 | 1991-11-11 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136414A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334994A (ja) * | 2001-03-07 | 2002-11-22 | Seiko Epson Corp | 電気光学装置および電気光学装置の製造方法、電気光学装置用基板、投射型表示装置並びに電子機器 |
| JP2008211192A (ja) * | 2007-01-30 | 2008-09-11 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2011033703A (ja) * | 2009-07-30 | 2011-02-17 | Hitachi Displays Ltd | 表示装置及びその製造方法 |
-
1991
- 1991-11-11 JP JP29447591A patent/JPH05136414A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334994A (ja) * | 2001-03-07 | 2002-11-22 | Seiko Epson Corp | 電気光学装置および電気光学装置の製造方法、電気光学装置用基板、投射型表示装置並びに電子機器 |
| JP2008211192A (ja) * | 2007-01-30 | 2008-09-11 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| KR101507318B1 (ko) * | 2007-01-30 | 2015-03-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| JP2011033703A (ja) * | 2009-07-30 | 2011-02-17 | Hitachi Displays Ltd | 表示装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100376388B1 (ko) | 박막트랜지스터및그형성방법 | |
| US6184070B1 (en) | Thin film transistor and method of manufacturing the same | |
| JPH10163337A (ja) | 半導体装置の製造方法 | |
| JP2830762B2 (ja) | 半導体装置の製造方法 | |
| JPH05136414A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR940011478B1 (ko) | 반도체 장치의 제조방법 | |
| KR0144413B1 (ko) | 반도체소자 및 그 제조방법 | |
| JPH05145073A (ja) | 相補型薄膜トランジスタ | |
| JPH07106559A (ja) | 半導体装置の製造方法 | |
| JP3116436B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR100255514B1 (ko) | 반도체 메모리 장치 제조방법 | |
| JP3087363B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH10284438A (ja) | 半導体集積回路及びその製造方法 | |
| JP2856603B2 (ja) | 半導体装置の製造方法 | |
| JPH07135313A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP3022629B2 (ja) | 半導体装置およびその製造方法 | |
| JPH11150277A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH05102484A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH0529246A (ja) | 半導体装置 | |
| JPH04101433A (ja) | 半導体装置の製造方法 | |
| JPH11111691A (ja) | 半導体装置の製造方法 | |
| KR20000004543A (ko) | 반도체소자의 제조방법 | |
| JPH08125168A (ja) | 半導体装置及びその製造方法 | |
| JPH02284429A (ja) | 半導体装置 | |
| JPH07115194A (ja) | 半導体集積回路装置の製造方法 |