KR100376388B1 - 박막트랜지스터및그형성방법 - Google Patents

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Abstract

낮은 누설 전류 및 높은 온/오프 전류비를 가진 언더-게이트형 박막 트랜지스터(54)가 반도체 재료의 복합층(40)을 사용하여 형성된다. 한 실시예에 있어서, 반도체 재료의 복합층(40)은 트랜지스터 게이트 전극(18) 위에 반도체 재료의 2 개의 개별 층들(34, 38)을 디퍼지션함으로써 형성된다. 그후에, 복합층(40)이 패터닝되고 이온들이 주입되어, 복합층(40)내에 소스 영역(46) 및 드레인 영역(48)을 형성하고 복합층(40)내에 채널 영역(50) 및 오프셋 드레인 영역(52)을 규정한다.

Description

박막 트랜지스터 및 그 형성 방법
발명의 분야
본 발명은 일반적으로 반도체 장치에 관한 것으로서, 특히, 박막 트랜지스터 및 상기 박막 트랜지스터 형성 방법에 관한 것이다.
발명의 배경
박막 트랜지스터(thin film transistor; TFT)는 반도체 산업에서 채용되고 있다. 실제로, TFT 장치은 평탄한 패널 디스플레이와 정적(static) 메모리 장치 양자에 이미 응용되어 왔다. 정적 메모리 장치의 경우, 상보형 금속 산화물반도체(complementary metal oxide semiconductor: CMOS) 및 바이폴라 금속 산화물 반도체(bipolar metal oxide semiconductor: BiCMOS) 정적 랜덤 액세스 메모리(static random access memory: SRAM)는 종래에, 폴리실리콘 저항 부하 장치를 주로 이용하였다. 하지만, 반도체 산업에서의 SRAM 의 끊임없는 고밀도화에 의해, 이들 전통적인 폴리실리콘 저항 부하 장치를 TFT 장치로 대체하는 것이 매우 바람직하게 되었다. SRAM 및 평탄한 패널 디스플레이 양쪽 모두는 낮은 누설 전류와 높은 온/오프 전류비 및 낮은 결함성을 나타내는 양호한 동작 특성의 TFT 장치를 필요로 한다. 게다가, 고밀도 SRAM 은 소형의 메모리 셀과 정합될 수 있는 TFT 장치를 필요로 한다.
수직형(vertical), 오버-게이트형(over-gated), 및 언더-게이트형(under-gated)과 같은 다수의 상이한 TFT 장치들이 과거에 제안되어 있다. 하지만, 고밀도 SRAM 에 언더-게이트형 TFT(under-gated TFT)를 사용하는 것은 제한되었다. SRAM 셀에 있어서, TFT 의 드레인 전극은 래치 트랜지스터(latch transistor)의 제어 전극에 전기적으로 접속되어야 한다. 그러나, 언더-게이트형 TFT 의 드레인 전극을 래치 트랜지스터의 제어 전극에 전기적으로 접속시키기 위해서는 추가의 금속화 레벨을 필요로 한다. 추가의 금속화 레벨을 설치하는데 필요한 영역은 상당한 부분을 차지하게 되므로, 언더-게이트형 TFT 로 달성될 수 있는 메모리 셀 크기를 제한하게 된다. 따라서, 장치의 고밀도화 조건과 정합될 수 있는 TFT 장치에 대한 필요성이 존재하게 된다.
발명의 개요
종래 TFT 장치의 상술한 바와 같은 문제점은 본 발명에 의해 극복된다. 본 발명의 한 실시예에 있어서, 박막 트랜지스터는 측벽(sidewall)을 가진 게이트 전극을 형성함으로써 제조된다. 이어서, 게이트 전극위에 게이트 유전체층이 형성된다. 다음에, 게이트 유전체층위에 제 1 반도체 재료층이 형성된다. 다음에, 제 1 반도체 재료층의 일부가 에칭되어 게이트 유전체층의 노출된 부분을 형성한다. 다음에, 게이트 유전체층의 노출된 부분이 에칭되어 접촉 개구부(contact opening)를 규정한다. 그후에, 제 1 반도체 재료층위에 제 2 반도체 재료층이 형성되어, 게이트 운전체층위에 반도체 재료의 복합층을 형성시킨다. 부가하여, 제 2 반도체 재료층이 또한 접촉 개구부내에 놓이도록 형성된다. 그후 복합층이 패터닝되어 소스 및 드레인 영역들이 복합층내에 형성된다. 소스 및 드레인 영역들은 또한 게이트 전극위에 놓인 복합층의 일부 내에 채널 영역을 규정한다. 본 발명의 다른 양태들은 본 발명의 방법으로 형성된다.
상기한 특징 및 다른 특징들과 이점들은 첨부한 도면과 함께 기술된 다음의 상세한 설명으로부터 명백히 이해될 수 있을 것이다. 도시된 도면의 성분들은 반드시 축척대로 도시된 것은 아니며, 특정하여 도시되지 않은 본 발명의 다른 실시예들도 가능하다는 것을 유의해야 한다.
도면에 있어서, 동일한 참조 번호는 동일한 또는 대응하는 부분을 나타낸다. 제 1 도 내지 제 9 도는 박막 트랜지스터가 형성되는 본 발명의 한 실시예에 따른 단면도, 평면도 및 처리 단계들을 설명한다. 제 1 도는 기판(12)과 유전체층(14)을구비하는 집적 회로 구조의 일부(10)를 도시한다. 기판(12)은 단결정 실리콘 기판, 사파이어상의 실리콘 기판, 절연체상의 실리콘 기판 등과 같은 반도체 기판으로 적절히 구성된다. 부가하여, 기판(12)은 그 위에 형성되는 트랜지스터, 커패시터, 저항기, 다이오드 등과 같은 반도체 장치들을 가질 수 있다. 하지만, 이들 장치는 도면을 간략히 하기 위해 도시되지 않는다. 유전체층(14)은 2 산화 실리콘, 질화 실리콘, 폴리이미드 또는 그 유사재료의 층이 될 수 있다. 부가하여, 유전체층(14)은 열산화, 열증착, 스핀-온 디퍼지션(spin-on deposition), 플라즈마 디퍼지션 또는 그와 유사한 종래 기술들을 사용하여 형성될 수 있다.
제 2 도에서는, 종래의 포토리소그래픽 패터닝 및 에칭 기술을 사용하여 유전체층(14)내에 접촉 개구(16)가 형성되며, 다음에 도전성 재료층이 유전체층(14)상에 그리고 접촉 개구(16)내에 디퍼지션된다. 도전성 재료층은 종래 기술들을 사용하여 형성되고, 양호하게는 n+ 또는 p+ 폴리실리콘이 된다. 대안적으로, 도전층은 또한 텅스텐과 같은 금속이 되거나, 텅스텐 실리사이드 또는 티타늄 실리사이드와 같은 고속 실리사이드, 또는 금속 실리사이드 및 도핑된 폴리실리콘으로 이루어진 폴리사이드 층이 될 수 있다. 다음에, 희생 재료층(sacrificial layer of material)이 도전층 위에 놓이도록 형성되고 희생층 및 도전층이 게이트 전극(18) 및 접촉 영역(22)을 형성하도록 연속적으로 패터닝된다. 접촉 영역(22)은 기판(12)의 일부와 전기적으로 접속된다. 실례로, 한 실시예에서, 접촉 영역(22)은 SRAM 메모리 셀의 래치 트랜지스터의 하부 게이트 전극에 전기적으로 접속된다. 대안적으로, 접촉 영역(22)은 하부 도핑 영역 또는 하부 도전성 상호 접속부에 전기적으로접속될 수 있다. 제 2 도에 도시된 바와 같이, 패터닝 처리는 접촉 영역(22)과 게이트 전극(18) 위에 놓여있는 희생층의 잔류 부분(24)을 남겨둔다. 한 실시예에 있어서, 잔류 부분(24)은 화학 증착된 2 산화 실리콘이 된다. 대안적으로, 잔류 부분(24)은 열적으로 성장된 2 산화 실리콘이 되거나, 또는 질화 실리콘, 질화산소 실리콘(silicon oxynitride) 등과 같은 또 다른 재료가 될 수 있다. 부가하여, 잔류 부분(24)은 또한 2 산화 실리콘과 질화 실리콘을 구비하는 적층물(laminate)이거나 2 산화 실리콘과 질화산소 실리콘을 구비하는 적층물이 될 수 있다. 희생층은 포토리소그래픽 패터닝 처리 중에 패턴 왜곡 또는 반사적 노칭(reflective notching)을 줄이도록 반사-방지 코팅(anti-reflective coating)으로서 유일하게 이용될 수 있다.
이어서, 제 3 도에서, 측벽 스페이서 재료층이 게이트 전극(18), 접촉 영역(22) 및 유전체층(14) 위에 놓이도록 헝성된다. 측벽 스페이서 재료층은 종래의 디퍼지션 기술들을 사용하여 형성되고, 이어서 게이트 전극(18)의 측벽(20)에 인접하는 측벽 스페이서(26)를 형성하도록 이방성으로 에칭된다. 한 실시예에 있어서, 측벽 스페이서(26)는 질화 실리콘으로 형성된다. 대안적으로, 측벽 스페이서(26)는 2 산화 실리콘, 질화 붕소 등과 같은 다른 재료들로 형성될 수 있다. 한 실시예에서, 측벽 스페이서(26)가 형성된 후에, 잔류 부분(24)은 선택적 에칭 처리를 사용하여 제거되어 게이트 전극(18)의 상층 표면(28)과 접촉 영역(22)의 상층 표면(30)을 노출시킨다. 실례로, 잔류 부분(24)은 2 산화 실리콘으로 형성된 경우 불화 수소산으로 선택적으로 제거될 수 있다. 대안적으로, 잔류 부분 (24)은또한 측벽 스레이서(26)가 형성되는 것과 동시에 제거될 수 있다.
제 4 도에서, 다음으로, 게이트 유전체층(32)이 게이트 전극(18)의 상층 표면(28)과 접촉 영역(22)의 상층 표면(30) 위에 놓이도록 형성된다. 한 실시예에서, 게이트 유전체층(32)은, 소스 가스로서 테트라에틸오서실리케이트(tetraethlorthosilicate)(TEOS)를 사용하여 증착되고, 이어서 산소를 포함하는 분위기에서 밀도를 높인(densified) 화학적으로 증착된 2 산화 실리콘 층이 된다. 대안적으로, 게이트 유전체층(32)은, 암모니아(NH3), 일산화 질소(N2O) 또는 산화질소(NO)를 포함하는 분위기에서 디퍼지션된 또는 열적으로 성장된 2 산화 실리콘층을 어닐링함으로써 형성된, 질화산소 실리콘층 또는 열적으로 성장된 2 산화 실리콘층이 될 수 있다. 다음으로, 제 1 반도체 재료층(34)이 게이트 유전체층(32)위에 놓이도록 형성된다. 제 1 반도체 재료층(34)은 종래 기술들을 사용하여 형성되고, 대략 25 나노메타 내지 75 나노메타 범위의 두께를 갖는다. 한 실시예에 있어서, 제 1 반도체 재료층(34)은 비결정질 실리콘층이 된다. 대안적으로, 제 1 반도체 재료층(34)은 또한 폴리실리콘, 실리콘-게르마늄 또는 그 유사재료의 층이 될 수 있다.
제 5 도에서는, 다음으로, 제 1 반도체 재료층(34)이 종래의 포토리소그래픽패터닝 및 건식 에칭 기술을 사용하여 패터닝되어, 게이트 유전체층(32)의 하부 부분을 노출시킨다. 다음에, 게이트 유전체층의 노출된 부분이 건식 또는 습식 에칭으로 순차적으로 제거되어 접촉 개구(35)를 규정하고 접촉 영역(22)의 일부(36)를노출시킨다.
제 6 도에서, 다음으로, 제 2 반도체 재료층(38)이 제 1 반도체 재료층(34)위에 놓이도록 형성되어 반도체 재료의 복합층(40)을 형성하게 된다. 부가하여, 제 2 반도체 재료층(28)은 또한 접촉 개구(35)내에 형성되며, 제 6 도에 도시된 바와 같이 접촉 영역(22)의 노출된 부분(35) 위에 놓이게 된다. 제 2 반도체 재료층(38)은 종래 기술들을 사용하여 형성되고, 바람직하게 대략 25 나노메타 내지 75 나노메타 범위의 두께를 갖는다. 한 실시예에서, 제 2 반도체 재료층(38)은 비결정질 실리콘층이 된다. 대안적으로, 제 2 반도체 재료층(38)은 또한 폴리실리콘, 실리콘-게르마늄 또는 그와 유사한 재료의 층이 될 수 있다. 적절한 실시예에 있어서, 복합층(40)은 100 나노메타 이하의 두께를 갖는다. 적절한 실시예에 있어서, 유전체층(42)이 복합층(40)상에 형성되며, 다음에 유전체층(42) 및 복합층(40)은 산소를 포함하는 분위기에서 어닐링된다. 대안적으로, 유전체층(42) 및 복합층(40)은 불활성 분위기에서 어닐링될 수도 있다. 어닐링 처리는 복합층(40)의 밀도를 높이며, 복합층(40)의 그레인 경계를 패시베이션한다. 부가하여, 제 1 반도체 재료층(34) 및 제 2 반도체 재료층(38)이 비결정질 실리콘으로 형성되는 경우, 어닐링 처리는 역시 이들 비결정질 실리콘층들을 재결정화하는데 유익하게 이용될 수 있다. 한 실시예에 있어서, 유전체층(42)은 화학적으로 증착된 질화 실리콘층이 된다. 대안적으로, 유전체층(42)은 질화산소 실리콘 또는 2 산화 실리콘의 층이 될 수도 있다. 부가하여, 유전체층(42)은 또한 2 산화 실리콘 및 질화 실리콘을 구비하는 적층물 또는 2 산화 실리콘 및 질화산소 실리콘을 구비하는 적층물이 될 수도있다.
제 7 도에서, 유전체층(42) 및 복합층(40)은 종래의 포토리소그래픽 패터닝 및 에칭 기술을 사용하여 패터닝된다. 유전체층(42)은 포토리소그래픽 패터닝 처리 중에 패터닝 왜곡 또는 반사적 노칭을 줄이도록 반사-방지 코팅으로 유익하게 사용될 수 있다. 다음에, 포토레지스트 마스크(44)가 게이트 전극(18) 위에 놓인 복합층(10)의 일부분상에 형성된다. 다음에, 포토레지스트 마스크(44)가 주입 마스크로서 이용되고, 이온들(45)이 복합층(40)으로 주입되어 소스 영역(46) 및 드레인 영역(48)을 형성한다. 부가하여, 한 실시예에 있어서, 주입 처리는 또한 복합층(40)내에 채널 영역(50)과 오프셋 드레인 영역(52)을 형성한다. 이러한 실시예는 제 7 도에 설명되며, 여기에서, 패널 영역(50)은 게이트 전극(18) 위에 놓여있는 것으로 도시되고, 오프셋 드레인 영역(52)은 채널 영역(50)가 드레인 영역(48)사이에 놓여 있는 것으로 나타나 있다. 소스 영역(46)과 드레인 영역(48)은 n 형 또는 p 형의 도전성을 갖도록 형성될 수 있다.
다음에, 포토레지스트 마스크(44)가 벗겨지며, 소스 영역(46) 및 드레인 영역(48)이 종래 기술을 사용하여 어닐링된다. 그 결과적인 박막 트랜지스터(54)가 제 8 도에 도시된다. 도시된 바와 같이, 드레인 영역(48)은 제 2 반도체 재료층(38)의 도핑 부분에 의해 접촉 영역(22)과 전기적으로 접속된다. 이와 같이, 본 발명의 처리는 별도의 금속화 레벨을 사용하지 않고서 드레인 영역(48)을 하부 장치들에 전기적으로 접속되게 한다. 따라서, 본 발명의 처리 공정은, 언더-게이트형 박막 트랜지스터의 드레인 영역을 래치 트랜지스터의 게이트 전극에 전기적으로접속하기 위해 별도의 금속화 레벨이 필요치 않기 때문에, 언더-게이트형 박막 트랜지스터들로 소형의 SRAM 메모리 셀들이 제조될 수 있게 한다. 더욱이, 박막 트랜지스터의 전기적 특성은 반도체 재료의 복합층내 박막 트랜지스터의 채널 영역, 소스 영역 및 드레인 영역을 형성함에 의해 나쁜 영향을 받지 않는다.
제 9 도는 제 8 도의 평면도이다. 제 9 도로부터, 본 발명의 처리 공정이 오버-게이트형 박막 트랜지스터를 형성하는데 이용될 수 있다는 것을 알 수 있을 것이다. 더욱이, 오버-게이트형 및 언더-게이트형 박막 트랜지스터 양쪽 모두가 본 발명의 처리 공정을 사용하여 형성될 수 있다는 것을 역시 알 수 있을 것이다.
본 명세서에 포함된 앞서의 실례 및 설명은 본 발명과 관련하여 많은 이점들을 증명하고 있다. 특히, 박막 트랜지스터의 소스, 드레인 및 채널 영역들은 그 전기적 특성에 나쁜 영향을 주지 않고서 반도체 재료의 복합층내에 형성될 수 있음을 밝혀주었다. 게다가, 또 다른 이점으로 본 발명은, 언더-게이트형 박막 트랜지스터의 드레인 전극을 래치 트랜지스터의 게이트 전극에 전기적으로 접속하기 위해 추가의 금속화 레벨을 필요로 하지 않기 때문에, 고밀도 SRAM들이 언더-게이트형 박막 트랜지스터들로 제조될 수 있게 한다.
이와 같이, 본 발명에 따라서, 앞서 언급된 바와 같은 요구와 이점들을 완전히 만족시키는 박막 트랜지스터가 제공될 수 있다는 것을 알 수 있다. 비록, 본 발명이 특정 실시예와 관련하여 설명되긴 했지만, 본 발명의 이들 실시예로 제한되는 것은 아니다. 당 기술 분야에 숙련된 사람은 본 발명의 의도에 벗어남이 없이 본 발명의 다양한 변경과 수정이 가능하다는 것을 이해할 것이다. 실례로, 복합층(40)은 두개 이상의 반도체 재료층들로 형성될 수 있다. 부가하여, 본 발명은 여기에 특정하여 인용된 재료에 제한되지 않는다. 또한, 본 발명은 어떠한 방법의 특정 SRAM 장치 또는 레이아웃에 제한되지 않는다. 따라서, 본 발명은 첨부된 청구범위의 범위내에 속하는 모든 그러한 변경 및 수정을 포함하고 있다.
제 1 도 내지 제 9 도는 본 발명의 한 실시예에 따른 단면도, 평면도 및 처리 단계들을 도시하는 도면.
♣도면의 주요부분에 대한 부호의 설명 ♣
12 : 기판 14 : 유전체층
16 : 접촉 개구 18 : 게이트 전극
22 : 접촉 영역 24 : 잔류부

Claims (5)

  1. 박막 트랜지스터를 형성하는 방법에 있어서;
    측벽을 가진 게이트 전극을 형성하는 단계와;
    상기 게이트 전극 위에 게이트 유전체층을 형성하는 단계와;
    상기 게이트 유전체층 위에 제 1 반도체 재료층을 형성하는 단계와;
    상기 게이트 유전체층의 노출된 부분을 형성하도록 상기 제 1 반도체 재료층의 일부를 에칭하는 단계와;
    접촉 개구(contact opening)를 규정하도록 상기 게이트 유전체층의 상기 노출된 부분을 에칭하는 단계와;
    상기 게이트 유전체층 위에 반도체 재료의 복합층을 형성하도록 제 1 반도체 재료층위에 제 2 반도체 재료층을 형성하는 단계로서, 상기 제 2 반도체 재료층은 또한 상기 접촉 개구내에 놓이는, 상기 제 2 반도체 재료층 형성 단계와;
    상기 복합층을 패터닝하는 단계와;
    상기 복합층내에 소스 영역 및 드레인 영역을 형성하는 단계로서, 상기 소스 및 드레인 영역들은 상기 게이트 전극 위에 놓인 상기 복합층의 일부내에 채널 영역을 규정하는, 상기 소스 및 드레인 영역들의 형성 단계를 포함하는, 박막 트랜지스터 형성 방법.
  2. 제 1 항에 있어서,
    상기 소스 및 드레인 영역들의 형성 단계는 오프셋 드레인 영역(Offset drain region)이 상기 복합층내에 규정되도록 소스 및 드레인 영역들을 형성하고, 상기 오프셋 드레인 영역은 상기 채널 영역 및 상기 드레인 영역 사이에 놓이는, 박막 트랜지스터 형성 방법.
  3. 박막 트랜지스터를 형성하는 방법에 있어서;
    측벽을 가진 게이트 전극을 형성하는 단계와;
    상기 게이트 전극 위에 게이트 유전체층을 형성하는 단계와;
    상기 게이트 유전체 위에 제 1 비결정질 실리콘층을 디퍼지션하는 단계와;
    상기 게이트 유전체층의 노출된 부분을 형성하도록 상기 제 1 비결정질 실리콘층의 일부를 에칭하는 단계와;
    접촉 개구를 규정하도록 상기 게이트 유전체층의 상기 노출된 부분을 에칭하는 단계와;
    반도체 재료의 복합층을 형성하도록 상기 제 1 비결정질 실리콘층 위에 제 2비결정질 실리콘층을 디퍼지션하는 단계로서, 상기 제 2 비결정질 실리콘층은 또한 상기 접촉 개구내에 놓이는, 상기 제 2 비결정질 실리콘층 형성 단계와;
    상기 제 1 및 제 2 비결정질 실리콘층들을재결정화하도록 반도체 재료의 상기 복합층을 어닐링하는 단계와;
    상기 복합층을 패터닝하는 단계와;
    상기 복합층내에 소스 영역 및 드레인 영역을 형성하는 단계로서, 상기 소스및 드레인 영역들은 상기 게이트 전극 위에 놓인 상기 복합층의 일부내에 채널 영역을 규정하는, 상기 소스 및 드레인 영역들의 형성 단계를 포함하는, 박막 트랜지스터 형성 방법.
  4. 제 3 항에 있어서,
    상기 게이트 유전체층을 형성하기 이전에, 상기 게이트 전극의 상기 측벽에 인접하는 측벽 스페이서를 형성하는 단계를 더 포함하는, 박막 트랜지스터 형성 방법.
  5. 박막 트랜지스터에 있어서;
    측벽을 가진 게이트 전극과;
    상기 게이트 전극 위에 놓인 게이트 유전체층과;
    상기 게이트 유전체층 위에 놓인 반도체 재료의 복합층과;
    상기 복합층의 제 1 부분내에 놓인 소스 영역과;
    상기 복합층의 제 2 부분내에 놓인 드레인 영역과;
    상기 복합층의 제 3 부분내에 놓인 채널 영역으로서, 상기 게이트 전극 위에 놓이며, 상기 소스 영역과 상기 드레인 영역 사이에 놓인, 상기 채널 영역과;
    상기 복합층의 제 4 부분내에 놓인 오프셋 드레인 영역으로서, 상기 채널 영역과 상기 드레인 영역 사이에 놓인, 상기 오프셋 드레인 영역을 포함하는, 박막 트랜지스터.
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