JP2911255B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関し、特にソース及びドレイン領域の抵抗の
小さいボトムゲート型の薄膜トランジスタとその製法に
関するものである。
製造方法に関し、特にソース及びドレイン領域の抵抗の
小さいボトムゲート型の薄膜トランジスタとその製法に
関するものである。
【０００２】
【従来の技術】薄膜トランジスタ（ＴＦＴ：Thin Film
Transistor) は、例えば２００オングストローム程度の
薄い多結晶シリコン膜などをトランジスタのチャネルと
して用いるＭＯＳ型トランジスタであり、通常のＭＯＳ
型トランジスタのようにシリコン基板内にチャネルを形
成する必要がなく、例えば通常ＭＯＳトランジスタをシ
リコン基板内に形成して酸化膜などで被覆・絶縁した領
域上に形成することができる。このため、トランジスタ
の高集積化にとって有効な手段として研究・開発が進ん
でいる。
Transistor) は、例えば２００オングストローム程度の
薄い多結晶シリコン膜などをトランジスタのチャネルと
して用いるＭＯＳ型トランジスタであり、通常のＭＯＳ
型トランジスタのようにシリコン基板内にチャネルを形
成する必要がなく、例えば通常ＭＯＳトランジスタをシ
リコン基板内に形成して酸化膜などで被覆・絶縁した領
域上に形成することができる。このため、トランジスタ
の高集積化にとって有効な手段として研究・開発が進ん
でいる。
【０００３】薄膜トランジスタは、ゲート電極がチャネ
ルの上に形成されるトップゲート型と、ゲート電極がチ
ャネルの下に形成されるボトムゲート型とに分けること
ができる。両者のどちらを用いるかは製造する半導体装
置の製造方法に応じて異なる。
ルの上に形成されるトップゲート型と、ゲート電極がチ
ャネルの下に形成されるボトムゲート型とに分けること
ができる。両者のどちらを用いるかは製造する半導体装
置の製造方法に応じて異なる。
【０００４】図２に、従来のボトムゲート型のＰチャネ
ルＭＯＳトランジスタの製造工程の主要断面図を示し、
以下にその製造方法を説明する。
ルＭＯＳトランジスタの製造工程の主要断面図を示し、
以下にその製造方法を説明する。
【０００５】まず、図２(a) に示すように、半導体基板
１上にゲート電極２を形成し、その上にゲート絶縁膜３
と、ソース，ドレイン領域及びチャネルとなる、例えば
不純物を添加していない多結晶シリコン膜４を２００オ
ングストローム程度堆積する。
１上にゲート電極２を形成し、その上にゲート絶縁膜３
と、ソース，ドレイン領域及びチャネルとなる、例えば
不純物を添加していない多結晶シリコン膜４を２００オ
ングストローム程度堆積する。
【０００６】次に、図２(b) に示すように、感光材５を
塗布し、フォトリソグラフィ法により所望の形にパター
ニングした後、この感光材５をマスクとしてイオン注入
により、ほう素イオンを多結晶シリコン膜４へ導入す
る。このときの注入エネルギーは、イオンが多結晶シリ
コン膜４内に留まるように設定する。
塗布し、フォトリソグラフィ法により所望の形にパター
ニングした後、この感光材５をマスクとしてイオン注入
により、ほう素イオンを多結晶シリコン膜４へ導入す
る。このときの注入エネルギーは、イオンが多結晶シリ
コン膜４内に留まるように設定する。
【０００７】次に、図２(c) に示すように、感光材５を
除去し、熱処理によりほう素を拡散・活性化させ、Ｐ+
型のソース及びドレイン領域６を形成する。
除去し、熱処理によりほう素を拡散・活性化させ、Ｐ+
型のソース及びドレイン領域６を形成する。
【０００８】次に、図２(d) に示すように、全面に絶縁
膜１３を堆積し、該絶縁膜１３に電極形成用の穴を開け
た後、ソース及びドレイン電極１４を形成する。
膜１３を堆積し、該絶縁膜１３に電極形成用の穴を開け
た後、ソース及びドレイン電極１４を形成する。
【０００９】
【発明が解決しようとする課題】従来の半導体装置の製
造方法は、以上のように構成されており、ソース，ドレ
イン，チャネル領域を全て薄い多結晶シリコン膜で形成
しているので、ソース及びドレイン領域の抵抗値が大き
くなり、実効的にチャネル部分にかかる電圧が低下し、
ＭＯＳトランジスタの性能劣化の原因になるという問題
点があった。
造方法は、以上のように構成されており、ソース，ドレ
イン，チャネル領域を全て薄い多結晶シリコン膜で形成
しているので、ソース及びドレイン領域の抵抗値が大き
くなり、実効的にチャネル部分にかかる電圧が低下し、
ＭＯＳトランジスタの性能劣化の原因になるという問題
点があった。
【００１０】また、図２(d) の電極形成用の穴を形成す
る工程において、絶縁膜の除去速度（エッチング・レー
ト）のばらつきから、膜厚から計算される除去時間より
も時間を増やす（オーバーエッチング）必要があり、こ
のため、ソース及びドレイン領域である薄い多結晶シリ
コン膜も一部除去されて、その厚さが非常に薄くなった
り、完全に除去される領域ができたりして、電極との間
で低抵抗で確実な電気的接続を得ることが困難であるな
どの問題点があった。
る工程において、絶縁膜の除去速度（エッチング・レー
ト）のばらつきから、膜厚から計算される除去時間より
も時間を増やす（オーバーエッチング）必要があり、こ
のため、ソース及びドレイン領域である薄い多結晶シリ
コン膜も一部除去されて、その厚さが非常に薄くなった
り、完全に除去される領域ができたりして、電極との間
で低抵抗で確実な電気的接続を得ることが困難であるな
どの問題点があった。
【００１１】この発明は、上記のような問題点を解消す
るためになされたもので、トランジスタのソース及びド
レイン領域の抵抗を下げるとともに、電極との確実な電
気的接続が可能な半導体装置及びその製造方法を得るこ
とを目的とする。
るためになされたもので、トランジスタのソース及びド
レイン領域の抵抗を下げるとともに、電極との確実な電
気的接続が可能な半導体装置及びその製造方法を得るこ
とを目的とする。
【００１２】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板上に形成された，導電性を有する薄い
半導体膜を、トランジスタのチャネルとして用いるボト
ムゲート型の薄膜トランジスタにおいて、上記薄い半導
体膜の，ソース及びドレイン領域上に形成された金属膜
と、該金属膜上に形成された導電性を有する厚い半導体
膜とを備えたものである。
置は、半導体基板上に形成された，導電性を有する薄い
半導体膜を、トランジスタのチャネルとして用いるボト
ムゲート型の薄膜トランジスタにおいて、上記薄い半導
体膜の，ソース及びドレイン領域上に形成された金属膜
と、該金属膜上に形成された導電性を有する厚い半導体
膜とを備えたものである。
【００１３】また、この発明に係る半導体装置の製造方
法は、半導体基板上にゲート電極を形成する工程と、上
記ゲート電極上を含む上記半導体基板上の全面に、ゲー
ト絶縁膜を形成する工程と、上記絶縁膜上に薄い半導体
膜と、金属膜と、厚い半導体膜と、不純物入りガラス膜
とを順に堆積する工程と、上記ガラス膜を選択的に除去
する工程と、上記ガラス膜をマスクとし、上記金属膜を
終点として、上記厚い半導体膜を選択的に除去する工程
と、上記厚い半導体膜をマスクとして上記金属膜を選択
的に除去する工程と、熱拡散により上記ガラス膜から上
記厚い半導体膜へ不純物を拡散してソース及びドレイン
領域を形成する工程とを含むようにしたものである。
法は、半導体基板上にゲート電極を形成する工程と、上
記ゲート電極上を含む上記半導体基板上の全面に、ゲー
ト絶縁膜を形成する工程と、上記絶縁膜上に薄い半導体
膜と、金属膜と、厚い半導体膜と、不純物入りガラス膜
とを順に堆積する工程と、上記ガラス膜を選択的に除去
する工程と、上記ガラス膜をマスクとし、上記金属膜を
終点として、上記厚い半導体膜を選択的に除去する工程
と、上記厚い半導体膜をマスクとして上記金属膜を選択
的に除去する工程と、熱拡散により上記ガラス膜から上
記厚い半導体膜へ不純物を拡散してソース及びドレイン
領域を形成する工程とを含むようにしたものである。
【００１４】
【作用】この発明における半導体装置は、ソース及びド
レイン領域を厚い半導体膜，金属膜及び薄い半導体膜で
形成したので、トランジスタのソース及びドレイン領域
の抵抗を下げ、電極との確実な電気的接続を可能にす
る。
レイン領域を厚い半導体膜，金属膜及び薄い半導体膜で
形成したので、トランジスタのソース及びドレイン領域
の抵抗を下げ、電極との確実な電気的接続を可能にす
る。
【００１５】この発明におけるガラス膜は、厚い半導体
膜を選択的に除去する時のマスクとなると同時に、残っ
た厚い半導体膜に不純物を拡散する拡散源となる。
膜を選択的に除去する時のマスクとなると同時に、残っ
た厚い半導体膜に不純物を拡散する拡散源となる。
【００１６】また、この発明における金属膜は、厚い半
導体膜を選択的に除去する時のストッパとして用いると
同時に、ソース及びドレイン領域の一部を形成し、ソー
ス及びドレイン領域の抵抗値を下げる。
導体膜を選択的に除去する時のストッパとして用いると
同時に、ソース及びドレイン領域の一部を形成し、ソー
ス及びドレイン領域の抵抗値を下げる。
【００１７】また、この発明における厚い半導体膜は、
金属膜を選択的に除去する時のマスクとなると同時に、
上記ガラス膜から不純物を拡散されることにより膜厚の
厚い、抵抗値の低いソース及びドレイン領域を形成し、
かつソース及びドレイン電極形成用の穴を絶縁膜に開け
る時のオーバーエッチングに対し、膜厚が十分残るソー
ス及びドレイン領域を形成して、ソース及びドレイン電
極と確実な電気的接続を得る。
金属膜を選択的に除去する時のマスクとなると同時に、
上記ガラス膜から不純物を拡散されることにより膜厚の
厚い、抵抗値の低いソース及びドレイン領域を形成し、
かつソース及びドレイン電極形成用の穴を絶縁膜に開け
る時のオーバーエッチングに対し、膜厚が十分残るソー
ス及びドレイン領域を形成して、ソース及びドレイン電
極と確実な電気的接続を得る。
【００１８】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体装置の製
造工程の主要断面図を示し、以下にその製造方法を説明
する。
する。図１はこの発明の一実施例による半導体装置の製
造工程の主要断面図を示し、以下にその製造方法を説明
する。
【００１９】まず、図１(a) に示すように、半導体基板
１上に多結晶シリコン膜を例えば２０００〜４０００オ
ングストローム程度、ＣＶＤ法によって堆積し、異方性
エッチングによりゲート電極２を形成する。その上にゲ
ート絶縁膜３を例えば１００〜２００オングストローム
程度と、ソース，ドレイン領域及びチャネルとなる、例
えば不純物を添加していない薄い多結晶シリコン膜４を
２００オングストローム程度、ＣＶＤ法によって堆積す
る。その後、その上に金属膜１０，数千オングストロー
ム程度の厚い多結晶シリコン膜１１をこの順に堆積す
る。
１上に多結晶シリコン膜を例えば２０００〜４０００オ
ングストローム程度、ＣＶＤ法によって堆積し、異方性
エッチングによりゲート電極２を形成する。その上にゲ
ート絶縁膜３を例えば１００〜２００オングストローム
程度と、ソース，ドレイン領域及びチャネルとなる、例
えば不純物を添加していない薄い多結晶シリコン膜４を
２００オングストローム程度、ＣＶＤ法によって堆積す
る。その後、その上に金属膜１０，数千オングストロー
ム程度の厚い多結晶シリコン膜１１をこの順に堆積す
る。
【００２０】次に、図１(b) に示すように、ほう素を含
んだガラス膜１２を全面に堆積した後に、フォトリソグ
ラフィ法によりパターニングした感光材（ここでは図示
しない）をマスクとして上記ガラス膜１２を異方性エッ
チングにより、選択的に除去する。さらに、感光材を除
去し、上記ガラス膜１２をマスクとし、かつ上記金属膜
１０をエッチングストッパーとして上記厚い多結晶シリ
コン膜１１を異方性エッチングにより、選択的に除去す
る。
んだガラス膜１２を全面に堆積した後に、フォトリソグ
ラフィ法によりパターニングした感光材（ここでは図示
しない）をマスクとして上記ガラス膜１２を異方性エッ
チングにより、選択的に除去する。さらに、感光材を除
去し、上記ガラス膜１２をマスクとし、かつ上記金属膜
１０をエッチングストッパーとして上記厚い多結晶シリ
コン膜１１を異方性エッチングにより、選択的に除去す
る。
【００２１】次に、図１(c) に示すように、上記厚い多
結晶シリコン膜１１をマスクとして金属膜１０を選択的
に除去する。また、９００度程度の熱処理により、ガラ
ス膜１２から厚い多結晶シリコン膜１１へほう素を拡散
・活性化させ、厚い多結晶シリコン膜１１を濃度１×１
０20／cm3程度のＰ+ 型とした後、ガラス膜１２を除去
する。これにより、ソース及びドレイン領域に相当する
領域が厚い多結晶シリコン膜１１に形成される。
結晶シリコン膜１１をマスクとして金属膜１０を選択的
に除去する。また、９００度程度の熱処理により、ガラ
ス膜１２から厚い多結晶シリコン膜１１へほう素を拡散
・活性化させ、厚い多結晶シリコン膜１１を濃度１×１
０20／cm3程度のＰ+ 型とした後、ガラス膜１２を除去
する。これにより、ソース及びドレイン領域に相当する
領域が厚い多結晶シリコン膜１１に形成される。
【００２２】次に、図１(d) に示すように、全面に絶縁
膜１３となる酸化膜を６０００〜８０００オングストロ
ーム程度、ＣＶＤ法によって堆積し、該絶縁膜１３に電
極形成用の穴を開けた後、ソース及びドレイン電極１４
を形成する。
膜１３となる酸化膜を６０００〜８０００オングストロ
ーム程度、ＣＶＤ法によって堆積し、該絶縁膜１３に電
極形成用の穴を開けた後、ソース及びドレイン電極１４
を形成する。
【００２３】このように、この実施例によれば、ソース
及びドレイン領域を厚い多結晶シリコン膜，金属膜及び
薄い多結晶シリコン膜で形成したので、トランジスタの
ソース及びドレイン領域の抵抗を下げるとともに、電極
との確実な電気的接続が可能になる。
及びドレイン領域を厚い多結晶シリコン膜，金属膜及び
薄い多結晶シリコン膜で形成したので、トランジスタの
ソース及びドレイン領域の抵抗を下げるとともに、電極
との確実な電気的接続が可能になる。
【００２４】また、ソース及びドレイン領域を厚い半導
体膜，金属膜及び薄い半導体膜で形成したので、抵抗値
の低いソース及びドレイン領域を形成でき、ソース及び
ドレイン電極用の穴を絶縁膜にあけるときのオーバーエ
ッチングに対し、膜厚が十分残り、ソース及びドレイン
電極との確実な電気的接続が可能になる。
体膜，金属膜及び薄い半導体膜で形成したので、抵抗値
の低いソース及びドレイン領域を形成でき、ソース及び
ドレイン電極用の穴を絶縁膜にあけるときのオーバーエ
ッチングに対し、膜厚が十分残り、ソース及びドレイン
電極との確実な電気的接続が可能になる。
【００２５】なお、上記実施例ではＰチャネルトランジ
スタを形成するために、ほう素入りガラス膜を用いた
が、Ｎチャネルトランジスタを形成する場合には砒素入
りのガラス膜などを用いることにより、上記実施例と同
様の効果を得ることができる。
スタを形成するために、ほう素入りガラス膜を用いた
が、Ｎチャネルトランジスタを形成する場合には砒素入
りのガラス膜などを用いることにより、上記実施例と同
様の効果を得ることができる。
【００２６】さらに、上記実施例では、ソース及びドレ
イン領域を厚い多結晶シリコン膜−金属膜−薄い多結晶
シリコン膜の３層構造で形成したが、同時にこの構造を
別の領域において配線層として用いることも可能であ
り、低抵抗な配線領域を同時に形成することができる。
イン領域を厚い多結晶シリコン膜−金属膜−薄い多結晶
シリコン膜の３層構造で形成したが、同時にこの構造を
別の領域において配線層として用いることも可能であ
り、低抵抗な配線領域を同時に形成することができる。
【００２７】
【発明の効果】以上のように、この発明に係る半導体装
置によれば、半導体基板上に形成された，導電性を有す
る薄い半導体膜を、トランジスタのチャネルとして用い
るボトムゲート型の薄膜トランジスタにおいて、上記薄
い半導体膜の，ソース及びドレイン領域上に形成された
金属膜と、該金属膜上に形成された導電性を有する厚い
半導体膜とを備えるようにしたので、ソース及びドレイ
ン領域の抵抗値を下げることができ、また、ソース及び
ドレイン電極用の穴を絶縁膜に形成するときのオーバー
エッチングに起因する電気的接続の不良を回避でき、ソ
ース及びドレイン領域と電極との確実な接続を得ること
ができる半導体装置が得られる効果がある。また、この
発明に係る半導体装置の製造方法によれば、半導体基板
上にゲート電極を形成する工程と、上記ゲート電極上を
含む上記半導体基板上の全面に、ゲート絶縁膜を形成す
る工程と、上記絶縁膜上に薄い半導体膜と、金属膜と、
厚い半導体膜と、不純物入りガラス膜とを順に堆積する
工程と、上記ガラス膜を選択的に除去する工程と、上記
ガラス膜をマスクとし、上記金属膜を終点として、上記
厚い半導体膜を選択的に除去する工程と、上記厚い半導
体膜をマスクとして上記金属膜を選択的に除去する工程
と、熱拡散により上記ガラス膜から上記厚い半導体膜へ
不純物を拡散してソース及びドレイン領域を形成する工
程とを含むようにしたので、ソース及びドレイン領域の
抵抗値を下げることができ、また、ソース及びドレイン
電極用の穴を絶縁膜に形成するときのオーバーエッチン
グに起因する電気的接続の不良を回避でき、ソース及び
ドレイン領域と電極との確実な接続を得ることができる
半導体装置の製造方法が得られる効果がある。
置によれば、半導体基板上に形成された，導電性を有す
る薄い半導体膜を、トランジスタのチャネルとして用い
るボトムゲート型の薄膜トランジスタにおいて、上記薄
い半導体膜の，ソース及びドレイン領域上に形成された
金属膜と、該金属膜上に形成された導電性を有する厚い
半導体膜とを備えるようにしたので、ソース及びドレイ
ン領域の抵抗値を下げることができ、また、ソース及び
ドレイン電極用の穴を絶縁膜に形成するときのオーバー
エッチングに起因する電気的接続の不良を回避でき、ソ
ース及びドレイン領域と電極との確実な接続を得ること
ができる半導体装置が得られる効果がある。また、この
発明に係る半導体装置の製造方法によれば、半導体基板
上にゲート電極を形成する工程と、上記ゲート電極上を
含む上記半導体基板上の全面に、ゲート絶縁膜を形成す
る工程と、上記絶縁膜上に薄い半導体膜と、金属膜と、
厚い半導体膜と、不純物入りガラス膜とを順に堆積する
工程と、上記ガラス膜を選択的に除去する工程と、上記
ガラス膜をマスクとし、上記金属膜を終点として、上記
厚い半導体膜を選択的に除去する工程と、上記厚い半導
体膜をマスクとして上記金属膜を選択的に除去する工程
と、熱拡散により上記ガラス膜から上記厚い半導体膜へ
不純物を拡散してソース及びドレイン領域を形成する工
程とを含むようにしたので、ソース及びドレイン領域の
抵抗値を下げることができ、また、ソース及びドレイン
電極用の穴を絶縁膜に形成するときのオーバーエッチン
グに起因する電気的接続の不良を回避でき、ソース及び
ドレイン領域と電極との確実な接続を得ることができる
半導体装置の製造方法が得られる効果がある。
【図１】この発明の一実施例における半導体装置の製造
工程の主要断面図である。
工程の主要断面図である。
【図２】従来の半導体装置の製造工程の主要断面図であ
る。
る。
１ 半導体基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ 薄い多結晶シリコン膜 ５ 感光材 ６ ソース及びドレイン領域 １０ 金属膜 １１ 厚い多結晶シリコン膜 １２ ほう素入りガラス膜 １３ 絶縁膜 １４ ソース及びドレイン電極
Claims (2)
- 【請求項１】 半導体基板上に形成された，導電性を有
する薄い半導体膜を、トランジスタのチャネルとして用
いるボトムゲート型の薄膜トランジスタにおいて、上記薄い半導体膜の， ソース及びドレイン領域上に形成
された金属膜と、 該金属膜上に形成された導電性を有する厚 い半導体膜と
を備えたことを特徴とする半導体装置。 - 【請求項２】 半導体基板上にゲート電極を形成する工
程と、 上記ゲート電極上を含む上記半導体基板上の全面に、ゲ
ート絶縁膜を形成する工程と、 上記絶縁膜上に薄い半導体膜と、金属膜と、厚い半導体
膜と、不純物入りガラス膜とを順に堆積する工程と、 上記ガラス膜を選択的に除去する工程と、 上記ガラス膜をマスクとし、上記金属膜を終点として、
上記厚い半導体膜を選択的に除去する工程と、 上記厚い半導体膜をマスクとして上記金属膜を選択的に
除去する工程と、 熱拡散により上記ガラス膜から上記厚い半導体膜へ不純
物を拡散してソース及びドレイン領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141460A JP2911255B2 (ja) | 1991-05-15 | 1991-05-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141460A JP2911255B2 (ja) | 1991-05-15 | 1991-05-15 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04338651A JPH04338651A (ja) | 1992-11-25 |
| JP2911255B2 true JP2911255B2 (ja) | 1999-06-23 |
Family
ID=15292406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3141460A Expired - Fee Related JP2911255B2 (ja) | 1991-05-15 | 1991-05-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2911255B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411368A (en) * | 1987-07-03 | 1989-01-13 | Nec Corp | Manufacture of thin film transistor |
-
1991
- 1991-05-15 JP JP3141460A patent/JP2911255B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04338651A (ja) | 1992-11-25 |
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