JPS5882572A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、高耐圧のＭＯ８型電界効果トランジスタ（以
下ＭＯ５ＦＥＴと略す）の製造方法に関する。

従来、ＭＯＳＦＥＴの高耐圧化を達成するための一つの
方策として、ソース・ドレイン電極を形成後、さらにド
レイン拡散層とゲート電極との間にピンチオフ領域を形
成した、いわゆるオフセラ造の概略を表わす断面図であ
シ、シリコン基板１の上にゲート酸化膜２を形成し、さ
らに多結晶性シリコン（以下ポリシリコンと略す）ゲー
ト電極３を形成した後、ピンチオフ領域として、抵抗層
４を例えばイオン注入法で形成する。この抵抗層４は、
シリコン基板１と逆導電型不純物を有し、例えば基板が
Ｎ型の場合にはＰ型不純物のイオン注入によシ行なう。

また所望の耐圧と相互コンダクタンスが得られる様に不
純物濃度と拡散深さを最適化する。なお、６，６はソー
ス、ドレイン拡散層である。しかして、この素子の等価
回路は、第２図で表わされる様に、理想的なＭＯＳＦＥ
Ｔ７のドレイン電極の一端に前述の抵抗層４からなるピ
ンチオフ抵抗８を直列に接続した構成となる。

このピンチオフ抵抗８のため、ドレイン電極端子６に印
加した電圧が降下し、最も電圧破壊の生じ易いゲート端
、即ち等測的に表現すると上記第２図示のドレイン電極
点９の電位が、ドレイン電極端子６の値より小さくなる
。しかし、この様な構造を実現するには、ピンチオフ抵
抗層形成の−ために、イオン注入領域を決定するフォト
マスク？　一枚追加せねばならないため、工程が長くな
る欠点を有する。

本発明は、これらの欠点を改良した方式の異なるオフセ
ットゲート型ＭＯ８Ｆ！ＥＴの製造方法を提供するもの
であり、以下説明する。

第３図（ＩＬ）〜（ｅ）は、本発明の一実施例による半
導体装置の製造方法をその半導体装置の要部断面構造で
示したものである。第３図（ＩＬ）に於て、−導電型の
シリコン半導体基板１１上に酸化シリコン膜１２を形成
し、ポリシリコン層を化学気相成長法（以下ＣＶＤ法と
略す）等により形成した後、フォトレジストをマスクに
して、該ポリシリコン層を化学的にエツチングして、ポ
リシリコンゲート電極領域１３を形成する。

次に、第３図（ｂ）に示す様に、上記酸化膜１２を選択
的に化学的にエツチングして除去した後、上記半導体基
板１１とは反対導電型の不純物をイオン注入法によシ導
入して、ソース・ドレイン領域４　　−〜 １４．１５に打ち込む。第３図（Ｃ）に示す様に、酸化
性雰囲気中で熱処理を行ない、同領域にソース・ドレイ
ン拡散層１７　、１８ｆ形成する。この拡散工程におい
て、上記ポリシリコン電極領域１３の表面及び上記ソー
ス・ドレインの両波散層を含むシリコン基板表面全体に
酸化シリコン層１６が形成される。次に第３図（（１）
に示す様に、ゲート、ソース、ドレインの各電極部を含
む半導体上の上記酸化シリコン層１６の部分を化学的ま
たはプラシマ・エツチングによシ除去し、ついで、ソー
ス・ゲート間の基板表面１９及びドレイン・ゲート間の
基板表面２０に、基板と反対導電型の不純物イオンを低
エネルギーで浅く１イオン打込みを行ない、続いて短時
間の熱処理で、ピンチオフ抵抗層１９゜２０を形成する
。次に第３図（６）に示す様に、ｃ−ｖｎ法による酸化
シリコン膜２１を全面に形成し、ソース、ドレイン電極
部に化学エツチングにより窓孔あけを行ない、アルミニ
ウム金属層を蒸着し、エツチングするという各工程によ
り、電極配線部２２を形成した後、さらに、ＣＶＤ法に
よる絶縁６／−− 膜２３をパシベイション膜として重ねて形成する。

次に、第３図で述べたピンチオフ抵抗層を効果的に大き
く形成する方法を、さらに具体的に示す。

第４図（ａ）に示す様に、半導体基板３１上に酸化シリ
コン膜３２を介してポリシリコン電極３３を形成する際
、窒化シリコン膜をマスクにして化学エツチングの条件
を選ぶことにより、上記ポリシリコン電極３３が逆テー
パ状に形成される。次に第４図（ｂ）に示す様に、ウェ
ット雰囲気で低温酸化処理を実施することにより、すで
にイオン打込みを完了している基板に対して、そのソー
ス・ドレイン用の不純物の拡散深さを抑えると共に、上
記ポリシリコン電極３３０表面に酸化シリコン層３４を
形成する。ポリシリコンの酸化シリコン膜３４の形成速
度は、ポリシリコンのシ２−ト抵抗に大きく依存し、シ
ート抵抗が低い程その酸化速度は太きい。このことを利
用しソ、酸化シリコン膜の形成速度を促進することもで
きる。＼酸化シ゛リコン層３４の先端部３６は酸素の補
給が十分であるため、先端部の酸化が速く、この結果と
して、ポリシリ６／ コンの本来の実効長は短かくなる。この状態でピンチオ
フ抵抗層形成用のイオン打ち込みを行なえば、ピンチオ
フ抵抗層を実質的に長く形成できる。

そこで、この状態で上記酸化シリコン層３４を化学□的
にエッチして除去し、さらに必要な場合、このポリシリ
コン層３３を若干オーバーエッチすることにより、必要
なポリシリコン電極３３の最終的なゲート長を決めるこ
とができる。経験によると、ポリシリコン電極厚さ、そ
の不純物濃度、酸化条件を選ぶことによシ、ピンチオフ
抵抗層の長さを１μｍ（ミクロン）程度の長さまで好ま
しく制御可能である。続いて、低エネルギーのイオン打
込みを行なうことによシビンチオフ抵抗層を形成し、高
耐圧ＭＯ８７ＫＴｌ実現することができる。

かくして、上述の実施例によればゲート実効長は十分に
制御され、かつ、長いピンチオフ抵抗層をもつＭＯ８Ｆ
ＫＴが実現できる。

また、第４図（０）に示す様に、半導体基板３１上のポ
リシリコン層３６を、テーパ・エッチ液の採用によシテ
ーパエッチ形状とすることもできる。

グにより、同様に十分な長さのピンチオフ抵抗層を形成
することができる。

従来、マスクを用いて実現していたピンチオフ抵抗層は
、本発明の製造方法によると、マスクを増やすことなく
自己整合的に実現することができる。第６図に模式的に
示す様に、ピンチオフ抵抗層の長さＬＲｉある値以上に
増やすことにより、ドレイン領域破壊電圧ＢＶＤが増加
し、一定値に飽和する傾向となる。また、ピンチオフ抵
抗層の長さを大きくできない場合、基板と導電型の不純
物のイオン打込み量を少なくすることにより、等無抵抗
値を大きくすることができ、同様に破壊電圧を向上させ
ることができ高耐圧化を実現することができる。− また、本発明ではポリシリコンゲート電極部の酸化、エ
ツチングによシピンチオフ抵抗層をできるだけ長くする
ように決めるため、ソース、ドレイン領域の両方にピン
チオフ抵抗層が形成されるが、当該イオン打込み後、ド
レイン領域をフォトレジスト膜で保護した後、同種の不
純物を多量イオン打込みを行なうことにより、ソース領
域側の抵抗層を低抵抗イヒすることにより、ピンチオフ
抵抗層をドレイン側のみに設けた構造により、同様の効
果をもつＭＯＳＦＥＴを形成することもできる。また本
発明は、Ｐ型及びＮ型半導体基板のいずれに於ても製造
可能である。

【図面の簡単な説明】

第１図は従来のＭＯＳＦＥＴの要部断面図、第２図は、
第１図に示した構造の等価回路図、第３図（ＩＬ）〜（
ｅ）は本発明の一実施例による半導体装置の製造方法の
要部構造断面図、第４図（ＩＬ）〜（０）は本発明の他
の実施例工程における半導体装置の要部構造断面図、第
６図はピンチオフ抵抗層の長さに対するドレイン破壊電
圧の関係を示す概略図である。 １１．３１・・・・・・半導体基板、１２．３２・・・
・・・酸化膜、１３，３３．３６・・・・・・ゲート電
極、１７゜１８・・・・・・ソース、ドレイン領域、２
１．２３・・・・・・酸化シリコン層、２２・・・・・
・アルミニウム電極配線。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 第３図

Claims (1)

【特許請求の範囲】
1. 一導電型半導体基板上に絶縁膜を介して、ゲート電極用
   の多結晶性シリコンを形成し、続いてソース、ドレイン
   領域形成用の反対導電型の不純物を導入し、ついで、上
   記多結晶性シリコンを酸化し、さらに、この酸化膜を除
   去した後、ゲート電極とソース、ドレイン領域間表面に
   、上記半導体基板と反対導電型の不純物濃度領域を形成
   することを特徴とする半導体装置の製造方法。