JPH05243264A - トランジスタの製造方法 - Google Patents
トランジスタの製造方法Info
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- JPH05243264A JPH05243264A JP4041413A JP4141392A JPH05243264A JP H05243264 A JPH05243264 A JP H05243264A JP 4041413 A JP4041413 A JP 4041413A JP 4141392 A JP4141392 A JP 4141392A JP H05243264 A JPH05243264 A JP H05243264A
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- transistor
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Abstract
(57)【要約】
【目的】 本発明は、抵抗コンダクタンスが大きく、高
耐圧のトランジスタを形成することを目的とする。 【構成】 半導体基板表面にソース領域とドレイン領域
が形成されるトランジスタの製造方法において、フィー
ルド酸化膜１０９の下にフィールド酸化膜１０９の一端
から他端の半導体基板表面にまで延在する不純物領域１
１１を形成し、他端側の半導体基板表面に不純物領域１
１１とドレイン領域１２３を接合するように形成する。
耐圧のトランジスタを形成することを目的とする。 【構成】 半導体基板表面にソース領域とドレイン領域
が形成されるトランジスタの製造方法において、フィー
ルド酸化膜１０９の下にフィールド酸化膜１０９の一端
から他端の半導体基板表面にまで延在する不純物領域１
１１を形成し、他端側の半導体基板表面に不純物領域１
１１とドレイン領域１２３を接合するように形成する。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧動作をするトラ
ンジスタの製造方法、特にオフセット型ＭＯＳトランジ
スタの製造方法に関する。
ンジスタの製造方法、特にオフセット型ＭＯＳトランジ
スタの製造方法に関する。
【０００２】
【従来の技術】従来のこの種の半導体装置の製造工程を
図４を用いて説明する。
図４を用いて説明する。
【０００３】まず、図４（Ａ）に示すように、Ｐ型シリ
コン基板（以下、Ｓｉ基板と言う）４０１上に、酸化シ
リコン膜（以下、ＳｉＯ2 膜と言う）４０３、窒化シリ
コン膜（以下、Ｓｉ3 Ｎ4 膜と言う）４０５を順次形成
する。その後、このＳｉＯ２膜４０３及びＳｉ３ Ｎ4
膜４０５をパターニングし、パターニングされたＳｉＯ
2 膜４０３、Ｓｉ3 Ｎ4 膜４０５をマスクにして、Ｓｉ
基板４０１内にＮ型不純物層４０７を形成する。
コン基板（以下、Ｓｉ基板と言う）４０１上に、酸化シ
リコン膜（以下、ＳｉＯ2 膜と言う）４０３、窒化シリ
コン膜（以下、Ｓｉ3 Ｎ4 膜と言う）４０５を順次形成
する。その後、このＳｉＯ２膜４０３及びＳｉ３ Ｎ4
膜４０５をパターニングし、パターニングされたＳｉＯ
2 膜４０３、Ｓｉ3 Ｎ4 膜４０５をマスクにして、Ｓｉ
基板４０１内にＮ型不純物層４０７を形成する。
【０００４】次に、図４（Ｂ）に示すように、水蒸気雰
囲気中での熱酸化により、フィールド酸化膜４０９を形
成する。この時、Ｎ型不純物層４０７は活性化され、オ
フセット拡散層４１１が形成される。また、フィールド
酸化膜４０９端部（図中、Ｘで示す）には、バーズビー
クと呼ばれる酸化膜の横方向への延びが発生する。
囲気中での熱酸化により、フィールド酸化膜４０９を形
成する。この時、Ｎ型不純物層４０７は活性化され、オ
フセット拡散層４１１が形成される。また、フィールド
酸化膜４０９端部（図中、Ｘで示す）には、バーズビー
クと呼ばれる酸化膜の横方向への延びが発生する。
【０００５】次に、図４（Ｃ）に示すように、Ｓｉ3 Ｎ
4 膜４０５、ＳｉＯ2 膜４０３を順次除去した後、熱酸
化法によりゲート酸化膜４１３を形成し、その上にＣＶ
Ｄ法により、ゲート電極４１５を形成し、パターニング
する。このパターニングされたゲート酸化膜４１３とゲ
ート電極４１５をマスクにして、Ｓｉ基板４０１内にＮ
型不純物を打ち込み、ソース拡散層４１７及びドレイン
拡散層４１９を形成する。
4 膜４０５、ＳｉＯ2 膜４０３を順次除去した後、熱酸
化法によりゲート酸化膜４１３を形成し、その上にＣＶ
Ｄ法により、ゲート電極４１５を形成し、パターニング
する。このパターニングされたゲート酸化膜４１３とゲ
ート電極４１５をマスクにして、Ｓｉ基板４０１内にＮ
型不純物を打ち込み、ソース拡散層４１７及びドレイン
拡散層４１９を形成する。
【０００６】次に、図４（Ｄ）に示すように、中間絶縁
膜４２１を形成し、コンタクトホール４２３を開孔後、
配線金属４２５を蒸着し、パターニングすると、オフセ
ット型ＭＯＳトランジスタが形成される。
膜４２１を形成し、コンタクトホール４２３を開孔後、
配線金属４２５を蒸着し、パターニングすると、オフセ
ット型ＭＯＳトランジスタが形成される。
【０００７】
【発明が解決しようとする課題】以上述べた半導体装置
の製造方法により得られた半導体装置では、トランジス
タの動作時に荷電子は、ソース拡散層側からゲート電極
下のチャネル部、そしてオフセット拡散層を通りドレイ
ン拡散層側に流れる。しかし、ドレイン拡散層とオフセ
ット拡散層の接触部分（図４にＹで示す）の抵抗が大き
く、コンダクタンス（以下、ｇｍと言う）が低下する。
このｇｍの低下の解決手段として、オフセット拡散層の
濃度や深さを変えることが考えられるが、これは素子特
性が変化するばかりか、ゲート酸化膜下にまでもオフセ
ット拡散層が拡散してしまい、実効ゲート長が短くなり
素子の縮小の妨げとなる。
の製造方法により得られた半導体装置では、トランジス
タの動作時に荷電子は、ソース拡散層側からゲート電極
下のチャネル部、そしてオフセット拡散層を通りドレイ
ン拡散層側に流れる。しかし、ドレイン拡散層とオフセ
ット拡散層の接触部分（図４にＹで示す）の抵抗が大き
く、コンダクタンス（以下、ｇｍと言う）が低下する。
このｇｍの低下の解決手段として、オフセット拡散層の
濃度や深さを変えることが考えられるが、これは素子特
性が変化するばかりか、ゲート酸化膜下にまでもオフセ
ット拡散層が拡散してしまい、実効ゲート長が短くなり
素子の縮小の妨げとなる。
【０００８】
【課題を解決するための手段】本発明は、前述した課題
を解決するために、オフセット拡散層をドレイン拡散層
側に延在させ、接合部を大きく形成したものである。
を解決するために、オフセット拡散層をドレイン拡散層
側に延在させ、接合部を大きく形成したものである。
【０００９】
【作用】オフセット拡散層とドレイン拡散層の接合部を
大きく形成することにより、ｇｍが向上し、高耐圧のト
ランジスタを得ることができる。
大きく形成することにより、ｇｍが向上し、高耐圧のト
ランジスタを得ることができる。
【００１０】また、高電圧印加時には強電界が緩和され
基板電流の発生が抑制される。
基板電流の発生が抑制される。
【００１１】
【実施例】本発明の第１の実施例を図１を用いて説明す
る。
る。
【００１２】まず、図１（Ａ）に示すように、基板濃度
１×１０16ｃｍ-3のボロンを含んだＰ型Ｓｉ基板１０１
上に熱酸化により、５００Å厚のＳｉＯ2 膜１０３を形
成し、その上にＣＶＤ法によりＳｉ3 Ｎ4 膜１０５を形
成し、ホトリソエッチングでパターニングする。その
後、ＳｉＯ2 膜１０３及びＳｉ3 Ｎ4 膜１０５をマスク
にして、公知のイオン打ち込み技術によって、リンを５
×１０12ｉｏｎｓ／ｃｍ2 のドーズ量でＳｉ基板１０１
に打ち込み、Ｎ型不純物層１０７を形成する。この時、
適当な加速エネルギーを用いることにより、Ｓｉ3 Ｎ4
膜を残存させている部分にはリンは導入されない。
１×１０16ｃｍ-3のボロンを含んだＰ型Ｓｉ基板１０１
上に熱酸化により、５００Å厚のＳｉＯ2 膜１０３を形
成し、その上にＣＶＤ法によりＳｉ3 Ｎ4 膜１０５を形
成し、ホトリソエッチングでパターニングする。その
後、ＳｉＯ2 膜１０３及びＳｉ3 Ｎ4 膜１０５をマスク
にして、公知のイオン打ち込み技術によって、リンを５
×１０12ｉｏｎｓ／ｃｍ2 のドーズ量でＳｉ基板１０１
に打ち込み、Ｎ型不純物層１０７を形成する。この時、
適当な加速エネルギーを用いることにより、Ｓｉ3 Ｎ4
膜を残存させている部分にはリンは導入されない。
【００１３】次に、図１（Ｂ）に示すように、水蒸気雰
囲気中で、１０００℃、４００分の熱処理により、１０
０００Åのフィールド酸化膜１０９を形成する。この場
合、フィールド酸化膜１０９の端部のバーズビークはＳ
ｉ3 Ｎ4 膜１０５のエッヂより、約０．８μｍ延在して
いる。また、フィールド酸化膜１０９下に同時に形成さ
れるオフセット拡散層１１１は垂直方向に１．０μｍ、
横方向に０．８μｍ程度拡散されるため、バーズビーク
のエッヂ部とオフセット拡散層のエッヂ部は、ほぼ同じ
位置に形成される。
囲気中で、１０００℃、４００分の熱処理により、１０
０００Åのフィールド酸化膜１０９を形成する。この場
合、フィールド酸化膜１０９の端部のバーズビークはＳ
ｉ3 Ｎ4 膜１０５のエッヂより、約０．８μｍ延在して
いる。また、フィールド酸化膜１０９下に同時に形成さ
れるオフセット拡散層１１１は垂直方向に１．０μｍ、
横方向に０．８μｍ程度拡散されるため、バーズビーク
のエッヂ部とオフセット拡散層のエッヂ部は、ほぼ同じ
位置に形成される。
【００１４】次に、図１（Ｃ）に示すように、Ｓｉ3 Ｎ
4 膜１０５、ＳｉＯ2 膜１０３を順次除去した後、ホト
レジスト１１３を用いて、公知のホトリソエッチング
で、後にドレイン拡散層を形成する領域のバーズビーク
部１１５を０．４μｍ程度除去する。
4 膜１０５、ＳｉＯ2 膜１０３を順次除去した後、ホト
レジスト１１３を用いて、公知のホトリソエッチング
で、後にドレイン拡散層を形成する領域のバーズビーク
部１１５を０．４μｍ程度除去する。
【００１５】次に、図１（Ｄ）に示すように、熱酸化法
によりゲート酸化膜１１７を形成し、その上にＣＶＤ法
によりゲート電極１１９を形成しパターニングする。こ
のパターニングされたゲート酸化膜１１７とゲート電極
１１９をマスクにして、公知のイオン打ち込み技術によ
って、ヒ素Ａｓ+ を１．０×１０6 ｉｏｎｓ／ｃｍ2の
ドーズ量でＳｉ基板１０１に打ち込んだ後、１０００℃
で３０分のアニールを行い、深さ０．５μｍ程度のソー
ス拡散層１２１及びドレイン拡散層１２３を形成する。
この時、ドレイン拡散層１２３は横方向に０．４μｍ程
度拡散されるのでオフセット拡散層１１１とドレイン拡
散層１２３の接合部分は約０．８μｍとなる。
によりゲート酸化膜１１７を形成し、その上にＣＶＤ法
によりゲート電極１１９を形成しパターニングする。こ
のパターニングされたゲート酸化膜１１７とゲート電極
１１９をマスクにして、公知のイオン打ち込み技術によ
って、ヒ素Ａｓ+ を１．０×１０6 ｉｏｎｓ／ｃｍ2の
ドーズ量でＳｉ基板１０１に打ち込んだ後、１０００℃
で３０分のアニールを行い、深さ０．５μｍ程度のソー
ス拡散層１２１及びドレイン拡散層１２３を形成する。
この時、ドレイン拡散層１２３は横方向に０．４μｍ程
度拡散されるのでオフセット拡散層１１１とドレイン拡
散層１２３の接合部分は約０．８μｍとなる。
【００１６】次に、図１（Ｅ）に示すように、中間絶縁
膜１２５を形成し、コンタクトホール１２７を開孔後、
配線金属１２９を形成するとオフセット型ＭＯＳトラン
ジスタが完成する。
膜１２５を形成し、コンタクトホール１２７を開孔後、
配線金属１２９を形成するとオフセット型ＭＯＳトラン
ジスタが完成する。
【００１７】次に、本発明の第２の実施例を図２を用い
て説明する。
て説明する。
【００１８】まず、図２（Ａ）に示すように、基板濃度
１×１０16ｃｍ-3のボロンを含んだＰ型Ｓｉ基板２０１
上に熱酸化により、５００Å厚の第１のＳｉＯ2 膜２０
３を形成し、ホトリソエッチングでパターニングする。
１×１０16ｃｍ-3のボロンを含んだＰ型Ｓｉ基板２０１
上に熱酸化により、５００Å厚の第１のＳｉＯ2 膜２０
３を形成し、ホトリソエッチングでパターニングする。
【００１９】次に、図２（Ｂ）に示すように、熱酸化に
より３００Å厚の第２のＳｉＯ2 膜２０５を形成した
後、ＣＶＤ法により２０００Å厚のＳｉ3 Ｎ4 膜２０７
を形成し、ホトリソエッチングによりパターニングす
る。
より３００Å厚の第２のＳｉＯ2 膜２０５を形成した
後、ＣＶＤ法により２０００Å厚のＳｉ3 Ｎ4 膜２０７
を形成し、ホトリソエッチングによりパターニングす
る。
【００２０】次に、図２（Ｃ）に示すように、Ｓｉ3 Ｎ
4 膜２０７をマスクにして第１のＳｉＯ2 膜２０５及び
第２のＳｉＯ2 膜２０７を除去した後、公知のイオン打
ち込み技術によって、リンを５×１０12ｉｏｎｓ／ｃｍ
2 のドーズ量でＳｉ基板２０１に打ち込みＮ型不純物層
２０９を形成する。
4 膜２０７をマスクにして第１のＳｉＯ2 膜２０５及び
第２のＳｉＯ2 膜２０７を除去した後、公知のイオン打
ち込み技術によって、リンを５×１０12ｉｏｎｓ／ｃｍ
2 のドーズ量でＳｉ基板２０１に打ち込みＮ型不純物層
２０９を形成する。
【００２１】次に、図２（Ｄ）に示すように、水蒸気雰
囲気中で熱処理を行い、１００００Åのフィールド酸化
膜２１１を形成する。この時、後にドレイン拡散層が形
成される側のバーズビークは０．４μｍであり、後にゲ
ート電極が形成される側のバーズビークは０．８μｍで
あった。従って、フィールド酸化膜２１１下に形成され
るオフセット拡散層２１３は垂直方向に１．０μｍ、横
方向に０．８μｍ拡散するため、後にゲート電極が形成
される側ではバーズビークのエッヂまで、後にドレイン
拡散層が形成される側ではバーズビークのエッヂより
０．４μｍ程度外側まで延在して形成される。
囲気中で熱処理を行い、１００００Åのフィールド酸化
膜２１１を形成する。この時、後にドレイン拡散層が形
成される側のバーズビークは０．４μｍであり、後にゲ
ート電極が形成される側のバーズビークは０．８μｍで
あった。従って、フィールド酸化膜２１１下に形成され
るオフセット拡散層２１３は垂直方向に１．０μｍ、横
方向に０．８μｍ拡散するため、後にゲート電極が形成
される側ではバーズビークのエッヂまで、後にドレイン
拡散層が形成される側ではバーズビークのエッヂより
０．４μｍ程度外側まで延在して形成される。
【００２２】次に、第１の実施例と同様にして、図２
（Ｅ）に示すように、ゲート酸化膜２１５、ゲート電極
２１７を順次形成し、ソース拡散層２１９及びドレイン
拡散層２２１を形成した後、中間絶縁膜２２３を形成
し、コンタクトホール２２５を開孔し、配線金属２２５
を形成すると、オフセット型ＭＯＳトランジスタが完成
する。
（Ｅ）に示すように、ゲート酸化膜２１５、ゲート電極
２１７を順次形成し、ソース拡散層２１９及びドレイン
拡散層２２１を形成した後、中間絶縁膜２２３を形成
し、コンタクトホール２２５を開孔し、配線金属２２５
を形成すると、オフセット型ＭＯＳトランジスタが完成
する。
【００２３】次に、本発明の第３の実施例を図３を用い
て説明する。
て説明する。
【００２４】まず、第１の実施例と同様にして、図３
（Ａ）に示すように、１×１０16ｃｍ-3のボロンを含ん
だＰ型Ｓｉ基板３０１上に３００Å厚のＳｉＯ2 膜３０
３、２０００Å厚のＳｉ3 Ｎ4 膜３０５を順次形成し、
パターニングした後、Ｎ型不純物層３０７を形成する。
（Ａ）に示すように、１×１０16ｃｍ-3のボロンを含ん
だＰ型Ｓｉ基板３０１上に３００Å厚のＳｉＯ2 膜３０
３、２０００Å厚のＳｉ3 Ｎ4 膜３０５を順次形成し、
パターニングした後、Ｎ型不純物層３０７を形成する。
【００２５】次に、図３（Ｂ）に示すように、ホトレジ
スト３０９を用い、フッ酸（ＨＦ）でウェットエッチン
グすることにより、後にゲート電極が形成されるＳｉ3
Ｎ4膜３０５下のＳｉＯ2 膜３０３を横方向３１１に
０．４μｍ程度エッチングする。
スト３０９を用い、フッ酸（ＨＦ）でウェットエッチン
グすることにより、後にゲート電極が形成されるＳｉ3
Ｎ4膜３０５下のＳｉＯ2 膜３０３を横方向３１１に
０．４μｍ程度エッチングする。
【００２６】次に、第１の実施例と同様にして、図３
（Ｃ）に示すように、１００００Åのフィールド酸化膜
３１３を形成する。この時、フィールド酸化膜３１３に
形成されるオフセット拡散層３１５は垂直方向に１．０
μｍ、横方向に０．８μｍ拡散する。一方、バーズビー
クは後にドレイン拡散層が形成される側では０．４μ
ｍ、後にゲート電極が形成される側では、ＳｉＯ2 膜３
０３と横方向３１１に０．４μｍ程度エッチングしてい
るため０．８μｍ延在して形成される。従ってオフセッ
ト拡散層３１５は、後にゲート電極が形成される側では
バーズビークのエッヂまで、後にドレイン拡散層が形成
される側ではバーズビークのエッヂより０．４μｍ程度
外側まで延在して形成される。
（Ｃ）に示すように、１００００Åのフィールド酸化膜
３１３を形成する。この時、フィールド酸化膜３１３に
形成されるオフセット拡散層３１５は垂直方向に１．０
μｍ、横方向に０．８μｍ拡散する。一方、バーズビー
クは後にドレイン拡散層が形成される側では０．４μ
ｍ、後にゲート電極が形成される側では、ＳｉＯ2 膜３
０３と横方向３１１に０．４μｍ程度エッチングしてい
るため０．８μｍ延在して形成される。従ってオフセッ
ト拡散層３１５は、後にゲート電極が形成される側では
バーズビークのエッヂまで、後にドレイン拡散層が形成
される側ではバーズビークのエッヂより０．４μｍ程度
外側まで延在して形成される。
【００２７】次に、第１の実施例と同様にして、図３
（Ｄ）に示すように、ゲート酸化膜３１７、ゲート電極
３１９を形成した後、ソース拡散層３２１、ドレイン拡
散層３２３を形成する。その後、図３（Ｅ）に示すよう
に中間絶縁膜３２５、コンタクトホール３２７、配線金
属３２９を形成すると、オフセット型トランジスタが完
成する。
（Ｄ）に示すように、ゲート酸化膜３１７、ゲート電極
３１９を形成した後、ソース拡散層３２１、ドレイン拡
散層３２３を形成する。その後、図３（Ｅ）に示すよう
に中間絶縁膜３２５、コンタクトホール３２７、配線金
属３２９を形成すると、オフセット型トランジスタが完
成する。
【００２８】以上、本発明の実施例ではＰ型Ｓｉ基板上
に形成されるＮチャンネルトランジスタについて述べた
が、Ｎ型Ｓｉ基板上に形成されるＰチャンネルトランジ
スタ及びウェル形成を施したＣＭＯＳ型トランジスタに
も適用できる。
に形成されるＮチャンネルトランジスタについて述べた
が、Ｎ型Ｓｉ基板上に形成されるＰチャンネルトランジ
スタ及びウェル形成を施したＣＭＯＳ型トランジスタに
も適用できる。
【００２９】
【発明の効果】本発明によれば、ドレイン拡散層とフィ
ールド酸化膜下に形成されたオフセット拡散層の接合部
分が大きくできるので、トランジスタのコンダクタンス
が向上し、高耐圧のトランジスタを得ることができる。
ールド酸化膜下に形成されたオフセット拡散層の接合部
分が大きくできるので、トランジスタのコンダクタンス
が向上し、高耐圧のトランジスタを得ることができる。
【００３０】さらに、高電圧印加時の強電界が緩和さ
れ、基板電流の発生が抑制されるので、素子の信頼性も
向上する。
れ、基板電流の発生が抑制されるので、素子の信頼性も
向上する。
【図１】本発明の第１の実施例を示す工程図。
【図２】本発明の第２の実施例を示す工程図。
【図３】本発明の第３の実施例を示す工程図。
【図４】従来の製造方法を示す工程図。
１０１ Ｐ型Ｓｉ基板 １０３ ＳｉＯ2 膜 １０５ Ｓｉ3 Ｎ4 膜 １０７ Ｎ型不純物層 １０９ フィールド酸化膜 １１１ オフセット拡散層 １１７ ゲート酸化膜 １１９ ゲート電極 １２１ ソース拡散層 １２３ ドレイン拡散層
Claims (2)
- 【請求項１】 半導体基板表面にソース領域とドレイン
領域が形成されるトランジスタの製造方法において、 前記ソース領域と前記ドレイン領域との間の前記半導体
基板表面及びその近傍の所定領域に絶縁膜を形成する工
程と、 前記絶縁膜の下方であって、前記絶縁膜の前記ソース領
域側の一端から、前記ドレイン領域側の他端の前記半導
体基板表面まで延在し、前記ドレイン領域と接合する不
純物領域を形成する工程と、 前記ソース領域と前記所定領域との間の前記半導体基板
表面上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程とを有
することを特徴とするトランジスタの製造方法。 - 【請求項２】 前記不純物領域を形成する工程は、前記
絶縁膜の前記他端の一部を除去して、前記ドレイン領域
と接合させることを特徴とする請求項１記載のトランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041413A JP3058981B2 (ja) | 1992-02-27 | 1992-02-27 | トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041413A JP3058981B2 (ja) | 1992-02-27 | 1992-02-27 | トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05243264A true JPH05243264A (ja) | 1993-09-21 |
| JP3058981B2 JP3058981B2 (ja) | 2000-07-04 |
Family
ID=12607675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4041413A Expired - Fee Related JP3058981B2 (ja) | 1992-02-27 | 1992-02-27 | トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3058981B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010034302A (ja) * | 2008-07-29 | 2010-02-12 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101735293B1 (ko) * | 2014-10-31 | 2017-05-15 | 김동현 | 컬링스톤의 제작방법 |
| KR101612711B1 (ko) * | 2014-10-31 | 2016-04-15 | 대교에코필드주식회사 | 레저용 컬링 |
| KR101735426B1 (ko) * | 2015-02-11 | 2017-05-15 | 김동현 | 컬링스톤의 제작방법 |
| KR101844593B1 (ko) * | 2015-02-11 | 2018-04-02 | 김동현 | 컬링스톤의 제작방법 |
| KR101836874B1 (ko) * | 2017-04-28 | 2018-03-08 | 김동현 | 컬링스톤의 제작방법 |
-
1992
- 1992-02-27 JP JP4041413A patent/JP3058981B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010034302A (ja) * | 2008-07-29 | 2010-02-12 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3058981B2 (ja) | 2000-07-04 |
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