JPS62269352A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62269352A JPS62269352A JP61114228A JP11422886A JPS62269352A JP S62269352 A JPS62269352 A JP S62269352A JP 61114228 A JP61114228 A JP 61114228A JP 11422886 A JP11422886 A JP 11422886A JP S62269352 A JPS62269352 A JP S62269352A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 23
- 150000002500 ions Chemical class 0.000 claims abstract description 11
- 238000010438 heat treatment Methods 0.000 claims abstract description 8
- 239000012535 impurity Substances 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 claims description 2
- 238000005553 drilling Methods 0.000 claims 2
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 18
- 238000005468 ion implantation Methods 0.000 abstract description 16
- 239000000758 substrate Substances 0.000 abstract description 15
- -1 arsenic ions Chemical class 0.000 abstract description 13
- 229910052785 arsenic Inorganic materials 0.000 abstract description 12
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract description 4
- 238000011109 contamination Methods 0.000 abstract description 4
- 229910052760 oxygen Inorganic materials 0.000 abstract description 4
- 239000001301 oxygen Substances 0.000 abstract description 4
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 abstract description 3
- 238000009825 accumulation Methods 0.000 abstract description 2
- 238000000059 patterning Methods 0.000 abstract description 2
- 238000001259 photo etching Methods 0.000 abstract 1
- 108091006146 Channels Proteins 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 125000004430 oxygen atom Chemical group O* 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 229910001415 sodium ion Inorganic materials 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特に、高濃度不
純物領域の形成方法に関する。
純物領域の形成方法に関する。
半導体技術の進歩と共に集積回路の高速化および高集積
化か近年大幅に進められてきている。
化か近年大幅に進められてきている。
これら高速化および高集積化は素子の微細化によって実
現される。
現される。
例えば、MOS集積回路では素子の微細化に伴いPN接
合の深さについても浅く形成されるようになってきてい
る。そこで、ソース・ドレイン領域等の高濃度不純物領
域の形成に際しては、浅い接合を形成させるために、イ
オン注入法を用いることが一般化されてきている。
合の深さについても浅く形成されるようになってきてい
る。そこで、ソース・ドレイン領域等の高濃度不純物領
域の形成に際しては、浅い接合を形成させるために、イ
オン注入法を用いることが一般化されてきている。
例えば、第2図に示す如く、相補型MOS(CMO5)
集積回路におけるnチャネル側のソースドレイン領域1
0a、10bの形成に際しては、通常、Pチャネル側の
素子領域100の表面をフォトレジスト6で被覆した状
態で、このフォトレジストおよび多結晶シリコン層から
なるゲート電極5をマスクとしてnチャネル側の素子領
域101となるPウェル内に砒素イオンを注入する方法
が用いられている。このとき、ゲート電極5中にも砒素
イオンを含む領域5aが形成される。
集積回路におけるnチャネル側のソースドレイン領域1
0a、10bの形成に際しては、通常、Pチャネル側の
素子領域100の表面をフォトレジスト6で被覆した状
態で、このフォトレジストおよび多結晶シリコン層から
なるゲート電極5をマスクとしてnチャネル側の素子領
域101となるPウェル内に砒素イオンを注入する方法
が用いられている。このとき、ゲート電極5中にも砒素
イオンを含む領域5aが形成される。
この際砒素イオンがゲート電極−1−で蓄積されて、こ
の電極とPウェル表面との間に高電界か印加さね、極め
て薄いゲート酸化膜4の絶縁破壊強度以上に達すると、
このゲート酸化膜か絶縁破壊を引き起し、歩留り低ドの
原因となることがあった。
の電極とPウェル表面との間に高電界か印加さね、極め
て薄いゲート酸化膜4の絶縁破壊強度以上に達すると、
このゲート酸化膜か絶縁破壊を引き起し、歩留り低ドの
原因となることがあった。
また、前記第2図においてnチャネル側101のソース
・ドレイン領域形成のための砒素イオン注入時には、通
常I〕チャネル側の素子領域表面はフォトレジスト6に
よって覆われるが、このフォトレジストが基板表面に直
接被着されている部分が生じ、フォトレジスト中に含ま
れているナトリウムイオン等が基板の素子(形成)領域
に拡散して汚染し、素子特性に悪影響を及ぼす恐れがあ
る。
・ドレイン領域形成のための砒素イオン注入時には、通
常I〕チャネル側の素子領域表面はフォトレジスト6に
よって覆われるが、このフォトレジストが基板表面に直
接被着されている部分が生じ、フォトレジスト中に含ま
れているナトリウムイオン等が基板の素子(形成)領域
に拡散して汚染し、素子特性に悪影響を及ぼす恐れがあ
る。
更にまた、高濃度のイオン注入を行なうことにより、フ
ォトレジス]・の変質や硬化等が発生し、′フォトレジ
ストの剥離が困難となることもあった。
ォトレジス]・の変質や硬化等が発生し、′フォトレジ
ストの剥離が困難となることもあった。
特にゲー]・電極5のエツジ部等に残清か残り、後続の
熱処理工程において、基板のみならず熱処理装置の汚染
を招くことがある。
熱処理工程において、基板のみならず熱処理装置の汚染
を招くことがある。
また、この問題を解決すべくイオン注入に際して、第3
図に示す如く、打込領域の表面に薄い酸化膜4を残した
まま、注入する方法も提案されている。この場合、確か
に、フォトレジストが基板表面に直接被着せしめられる
という問題は回避できるか、砒素イオンか酸化膜4を通
過する際に、砒素イオンはイオン径か大であるため酸化
膜中の酸素原子がノックオンされたり、あるいは、濃度
の最も高くなる領域すなイつちプロジェクテドレンジの
ピークか酸化膜中となった場合、ソース・ドレイン領域
の不純物濃度のバラツキが生じる等、新たな問題が生じ
てきている。
図に示す如く、打込領域の表面に薄い酸化膜4を残した
まま、注入する方法も提案されている。この場合、確か
に、フォトレジストが基板表面に直接被着せしめられる
という問題は回避できるか、砒素イオンか酸化膜4を通
過する際に、砒素イオンはイオン径か大であるため酸化
膜中の酸素原子がノックオンされたり、あるいは、濃度
の最も高くなる領域すなイつちプロジェクテドレンジの
ピークか酸化膜中となった場合、ソース・ドレイン領域
の不純物濃度のバラツキが生じる等、新たな問題が生じ
てきている。
本発明は、」二連の如き問題点を解決すべきなされたも
ので、イオン注入時におけるゲート電極」二へのイオン
の蓄積によるチャージアップを防止すると共に、基板表
面の汚染や酸素原子のノックオンを回避し、高精度で信
頼性の高い半導体装置を提供することを目的とする。
ので、イオン注入時におけるゲート電極」二へのイオン
の蓄積によるチャージアップを防止すると共に、基板表
面の汚染や酸素原子のノックオンを回避し、高精度で信
頼性の高い半導体装置を提供することを目的とする。
C問題点を解決するための手段〕
そこで本発明では、イオン注入法によって高濃度の不純
物領域を形成するに先立ち、基板表面の絶縁膜を選択的
に除去し開口を形成すると共に、更に表面全体に薄い多
結晶シリコン層を形成し、この多結晶シリコン層を介し
て不純物をイオン注入した後、更に酸化性雰囲気中で熱
処理を行ない、該不純物を所定の深さまで拡散せしめる
と共に前記多結晶シリコン層を酸化膜に変換せしめるよ
うにしている。
物領域を形成するに先立ち、基板表面の絶縁膜を選択的
に除去し開口を形成すると共に、更に表面全体に薄い多
結晶シリコン層を形成し、この多結晶シリコン層を介し
て不純物をイオン注入した後、更に酸化性雰囲気中で熱
処理を行ない、該不純物を所定の深さまで拡散せしめる
と共に前記多結晶シリコン層を酸化膜に変換せしめるよ
うにしている。
本発明の方法によれば、イオン注入工程において、注入
領域およびゲート電極」−は多結晶シリコン膜で覆われ
ており、同電位にあるためゲート電極上にイオンか蓄積
し、チャージアップが生じることはない。
領域およびゲート電極」−は多結晶シリコン膜で覆われ
ており、同電位にあるためゲート電極上にイオンか蓄積
し、チャージアップが生じることはない。
また、イオン注入に際して、フォトレジストを基板表面
に直接塗布することはないため、フォトレジストによる
基板等の汚染の問題もない。
に直接塗布することはないため、フォトレジストによる
基板等の汚染の問題もない。
更に、注入領域においてはイオンは、薄い多結晶シリコ
ン膜を介して注入されるため酸素イオンによるノックオ
ン現象もなく、濃度および深さを良好に制御することか
可能となる。
ン膜を介して注入されるため酸素イオンによるノックオ
ン現象もなく、濃度および深さを良好に制御することか
可能となる。
以下、本発明の実施例について図面を参照しつつ詳細に
説明する。
説明する。
第1図(a)乃至(e)は、本発明実施例の0MO5I
Cの製造工程の1部を示す説明図である。
Cの製造工程の1部を示す説明図である。
まず、第1図(a)に示す如く、通常の方法により、n
型シリコン基板1内にPウェル2と呼ばれる深さ5〜1
0趨の比較的深い低濃度のP型拡散層、n型チャネルカ
ット領域1′、P型チャネルカット領域2′、フィール
ド酸化膜3を順次形成した後、通常の熱酸化法により膜
厚300〜500A程度の薄いゲート酸化膜4.4′を
形成する。
型シリコン基板1内にPウェル2と呼ばれる深さ5〜1
0趨の比較的深い低濃度のP型拡散層、n型チャネルカ
ット領域1′、P型チャネルカット領域2′、フィール
ド酸化膜3を順次形成した後、通常の熱酸化法により膜
厚300〜500A程度の薄いゲート酸化膜4.4′を
形成する。
この後、第1図(b)に示す如く、減圧気相成長法(L
PCVD法)により膜厚3000〜4000人程度のリ
ンドープ多結晶シリコン層を堆積した後、通常のフォト
リソ法によりパターニングを行ない、多結晶シリコンゲ
ート電極5゜5′を形成する。
PCVD法)により膜厚3000〜4000人程度のリ
ンドープ多結晶シリコン層を堆積した後、通常のフォト
リソ法によりパターニングを行ない、多結晶シリコンゲ
ート電極5゜5′を形成する。
次いで、第1図(C)に示す如く、フォトレジストを塗
布し、フォトリソ法によりPチャネル領域をフォトレジ
スト6で被覆した状態で弗酸(HF)系のウェットエツ
チングを施し、ゲート電極5直下のゲート酸化膜4以外
の薄い酸化膜を除去し、開口部7a、7bを形成する。
布し、フォトリソ法によりPチャネル領域をフォトレジ
スト6で被覆した状態で弗酸(HF)系のウェットエツ
チングを施し、ゲート電極5直下のゲート酸化膜4以外
の薄い酸化膜を除去し、開口部7a、7bを形成する。
続いて、フォトレジスト6を通常の方法で除去し、第1
図(d)に示す如く、LPCVD法によって全面に不純
物を1・−ブしない(ノンドープの)多結晶シリコン層
8を膜厚400人程度の厚さに堆積する。
図(d)に示す如く、LPCVD法によって全面に不純
物を1・−ブしない(ノンドープの)多結晶シリコン層
8を膜厚400人程度の厚さに堆積する。
そして、イオン注入法により、砒素イオンを注入する。
このときの注入条件は、加速エネルギー30に、eV、
注入量5 x 1015[cm−2部程度とする。
注入量5 x 1015[cm−2部程度とする。
この後、酸素雰囲気中で1000℃30分の熱−処理を
行なうことにより、第1図(e)に示す如く、表面の多
結晶シリコン層を全て酸化シリコン層9に変換すると共
に、注入された前記砒素イオンを拡散し開口部7a、7
bの直下に、ソース・ドレイン領域10a、10bとな
る高濃度の不純物拡散層を形成する。
行なうことにより、第1図(e)に示す如く、表面の多
結晶シリコン層を全て酸化シリコン層9に変換すると共
に、注入された前記砒素イオンを拡散し開口部7a、7
bの直下に、ソース・ドレイン領域10a、10bとな
る高濃度の不純物拡散層を形成する。
m−8=
以下、同様にして、Pチャネル領域側にも素子領域を形
成する。(図示せず) かかる方法によれば、イオン注入工程のマスクとしてフ
ォトレジストを基板表面に直接塗布するのを避けること
ができるため、前述したようなレジスト残渣による汚染
の問題が生じたりすることはない。
成する。(図示せず) かかる方法によれば、イオン注入工程のマスクとしてフ
ォトレジストを基板表面に直接塗布するのを避けること
ができるため、前述したようなレジスト残渣による汚染
の問題が生じたりすることはない。
また、イオン注入によって打込まれた砒素イオンの濃度
分布のピークは表面の多結晶シリコン層中にあり、開口
部7a、7bにおいてはこの多結晶シリコン層は基板と
直接接続されていることから、熱処理工程においては、
制御性良く、砒素イオンの拡散が行なわれる。
分布のピークは表面の多結晶シリコン層中にあり、開口
部7a、7bにおいてはこの多結晶シリコン層は基板と
直接接続されていることから、熱処理工程においては、
制御性良く、砒素イオンの拡散が行なわれる。
また、ゲート電極」−と開口部7a、?b上は多結晶シ
リコン層で接続されており、同電位にあることから、イ
オン注入時におけるチャージアップの問題もない。
リコン層で接続されており、同電位にあることから、イ
オン注入時におけるチャージアップの問題もない。
更に、イオン注入領域上の酸化膜は除去されて開口部を
形成しており、この開口部を介してイオン注入がなされ
るため、酸素原子がノックオンされることもなく、ゲー
ト電極とセルファラインの形でソース・トレイン領域が
精度長く形成され、歩留りも大幅に向ト(また。
形成しており、この開口部を介してイオン注入がなされ
るため、酸素原子がノックオンされることもなく、ゲー
ト電極とセルファラインの形でソース・トレイン領域が
精度長く形成され、歩留りも大幅に向ト(また。
なお、実施例においてはCMOSI Cのnチャネル側
のソース争トレイン領域の形成工程について説明したが
、Pチャネル側についても同様である。
のソース争トレイン領域の形成工程について説明したが
、Pチャネル側についても同様である。
また、バイポーラトランジスタにおけるエミッタ領域の
形成等、他の十導体素子の形成工程においても適用可能
であることはいうまでもない。更に、通常のMOSFE
Tの形成におけるソース・ドレイン領域の形成等、ディ
スクリート部品の形成に際しても、本発明の方法によれ
ばチャージアップの問題は回避でき歩留りの向上に有効
である。
形成等、他の十導体素子の形成工程においても適用可能
であることはいうまでもない。更に、通常のMOSFE
Tの形成におけるソース・ドレイン領域の形成等、ディ
スクリート部品の形成に際しても、本発明の方法によれ
ばチャージアップの問題は回避でき歩留りの向上に有効
である。
以上説明したように、本発明の方法によれば、イオン注
入に先1γち、イオン注入すべき領域を除く他の領域を
絶縁膜で被覆し、史にこのに層を多結晶シリコン層で被
覆1−1この多結晶シリコン層を介してイオン注入を行
なうと共に、イオン注入後酸化雰囲気中で熱処理を行な
うことにより該多結晶シリコン層を酸化すると共に、注
入された該イオンを拡散せしめるようにしているため、
高濃度の不純物拡散層が容易に歩留り良く形成可能であ
る。
入に先1γち、イオン注入すべき領域を除く他の領域を
絶縁膜で被覆し、史にこのに層を多結晶シリコン層で被
覆1−1この多結晶シリコン層を介してイオン注入を行
なうと共に、イオン注入後酸化雰囲気中で熱処理を行な
うことにより該多結晶シリコン層を酸化すると共に、注
入された該イオンを拡散せしめるようにしているため、
高濃度の不純物拡散層が容易に歩留り良く形成可能であ
る。
第1図(a)乃至(e)は、本発明実施例の6MO3F
ETの製造工程を示す図、第2図および第3図は夫々従
来のCMOSFETの製造工程の1部を示す図である。 1・・・シリコン基板、1′・・・n型チャネルカット
領域、2・・・Pウェル、2′・・・P型チャネルカッ
ト領域、3・・・フィールド酸化膜、4.4′・・・ゲ
ート酸化膜、5,5′・・・ゲート電極、6・・・フォ
トレジスト、7a、7b・・・開口部、8・・・多結晶
シリコン層、9・・・酸化シリコン層、10a・・・ソ
ース領域、10b・・・ドレイン領域。 第1図(a) 第1図(b) 第1図(C) 第1図(d) 第1図(e) 空 枳Q 第2図 第3図
ETの製造工程を示す図、第2図および第3図は夫々従
来のCMOSFETの製造工程の1部を示す図である。 1・・・シリコン基板、1′・・・n型チャネルカット
領域、2・・・Pウェル、2′・・・P型チャネルカッ
ト領域、3・・・フィールド酸化膜、4.4′・・・ゲ
ート酸化膜、5,5′・・・ゲート電極、6・・・フォ
トレジスト、7a、7b・・・開口部、8・・・多結晶
シリコン層、9・・・酸化シリコン層、10a・・・ソ
ース領域、10b・・・ドレイン領域。 第1図(a) 第1図(b) 第1図(C) 第1図(d) 第1図(e) 空 枳Q 第2図 第3図
Claims (4)
- (1)一導電型の半導体領域上の絶縁層を選択的に開口
し、不純物領域を形成するに際し、 表面の絶縁層を選択的に開口する穿孔工程と、全面に多
結晶シリコン層を形成する工程と、該多結晶シリコン層
を介して前記半導体領域内に不純物イオンを注入する工
程と、 前記多結晶シリコン層を酸化し、酸化膜に変換すると同
時に注入した不純物イオンを拡散させて不純物領域を形
成すべく、酸化雰囲気中で熱処理を行なう工程と を含むことを特徴とする半導体装置の製造方法。 - (2)ソース・ドレイン領域となる不純物領域を形成す
る方法であって、 前記穿孔工程は、一導電型の素子形成領域表面の絶縁膜
を除去し、ゲート電極下のゲート絶縁膜を選択的に残留
せしめる工程であり、 前記ゲート電極およびゲート絶縁膜がイオンを注入する
工程におけるマスクとなり、自己整合的にソース・ドレ
イン領域を形成するようにしたことを特徴とする特許請
求の範囲第(1)項記載の半導体装置の製造方法。 - (3)前記半導体装置は相補型MOS集積回路であるこ
とを特徴とする特許請求の範囲第(1)項記載の半導体
装置の製造方法。 - (4)前記半導体装置はバイポーラトランジスタである
ことを特徴とする特許請求の範囲第(1)項記載の半導
体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61114228A JPS62269352A (ja) | 1986-05-19 | 1986-05-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61114228A JPS62269352A (ja) | 1986-05-19 | 1986-05-19 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62269352A true JPS62269352A (ja) | 1987-11-21 |
Family
ID=14632445
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61114228A Pending JPS62269352A (ja) | 1986-05-19 | 1986-05-19 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62269352A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01206662A (ja) * | 1988-02-15 | 1989-08-18 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1986
- 1986-05-19 JP JP61114228A patent/JPS62269352A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01206662A (ja) * | 1988-02-15 | 1989-08-18 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
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