JPH053210A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH053210A JPH053210A JP15341891A JP15341891A JPH053210A JP H053210 A JPH053210 A JP H053210A JP 15341891 A JP15341891 A JP 15341891A JP 15341891 A JP15341891 A JP 15341891A JP H053210 A JPH053210 A JP H053210A
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- JP
- Japan
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- polysilicon layer
- film
- substrate
- gate
- oxide film
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Abstract
(57)【要約】
【目的】 ＭＯＳトランジスタの短チャネル効果及び接
合リーク電流の低減を実現できること。 【構成】 第１ポリシリコン層３を積層し、選択酸化を
行い、第１ポリシリコン膜３への不純物のドーピングと
選択酸化膜６の除去を行った後、第１ポリシリコン膜に
対して自己整合的にゲート電極８を形成する第２ポリシ
リコン層を積層し、浅いソース、ドレイン９第１ポリシ
リコン膜３中の不純物の拡散によって形成するととも
に、選択酸化膜６がソース、ドレイン９に関してこれら
の間の凹所１１にチャネル領域Ｃを形成する。 【効果】 Ｓｉ基板へ不純物を直接注入することによる
Ｓｉ基板、ゲート電極等の損傷による接合リーク電流の
問題を回避できる。
合リーク電流の低減を実現できること。 【構成】 第１ポリシリコン層３を積層し、選択酸化を
行い、第１ポリシリコン膜３への不純物のドーピングと
選択酸化膜６の除去を行った後、第１ポリシリコン膜に
対して自己整合的にゲート電極８を形成する第２ポリシ
リコン層を積層し、浅いソース、ドレイン９第１ポリシ
リコン膜３中の不純物の拡散によって形成するととも
に、選択酸化膜６がソース、ドレイン９に関してこれら
の間の凹所１１にチャネル領域Ｃを形成する。 【効果】 Ｓｉ基板へ不純物を直接注入することによる
Ｓｉ基板、ゲート電極等の損傷による接合リーク電流の
問題を回避できる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関する。
に関する。
【０００２】
【従来の技術】従来、ＭＯＳトランジスタを形成するに
は、素子分離工程が終了した後、ゲート酸化膜を形成し
たのちポリシリコンを積層し、ホトリソグラフィを用い
てゲートを形成し、そのゲートを用いて自己整合的にＳ
ｉ基板上に高濃度の不純物を注入して行われている。こ
の際、トランジスタのチャンネルは、高濃度領域、いわ
ゆるソース、ドレイン間でゲート直下に形成される。
は、素子分離工程が終了した後、ゲート酸化膜を形成し
たのちポリシリコンを積層し、ホトリソグラフィを用い
てゲートを形成し、そのゲートを用いて自己整合的にＳ
ｉ基板上に高濃度の不純物を注入して行われている。こ
の際、トランジスタのチャンネルは、高濃度領域、いわ
ゆるソース、ドレイン間でゲート直下に形成される。
【０００３】
【発明が解決しようとする課題】しかし、ソース、ドレ
イン領域の接合深さは、ＭＯＳデバイスの微細化を達成
するために縮小する必要があるものの、ソース、ドレイ
ンが通常イオン注入した後その欠陥除去のためのアニー
リングのため相対的に高い温度の熱処理で形成されるか
ら、ソース、ドレインの接合深さの縮小（ｓｃａｌｉｎ
ｇ）が難しい。その上、上記アニーリングの温度が低く
なればなるほど、イオン注入による損傷に関連する接合
リーク電流が、問題になってくる。
イン領域の接合深さは、ＭＯＳデバイスの微細化を達成
するために縮小する必要があるものの、ソース、ドレイ
ンが通常イオン注入した後その欠陥除去のためのアニー
リングのため相対的に高い温度の熱処理で形成されるか
ら、ソース、ドレインの接合深さの縮小（ｓｃａｌｉｎ
ｇ）が難しい。その上、上記アニーリングの温度が低く
なればなるほど、イオン注入による損傷に関連する接合
リーク電流が、問題になってくる。
【０００４】
【課題を解決するための手段】この発明は、（i ）フィ
ールド酸化膜を有するＳｉ基板上の全面に第１ポリシリ
コン層、ＳｉＯ2 膜及びＳｉＮ膜を順次積層し、（ii）
少なくともゲート形成領域のＳｉＮ膜を除去して第１ポ
リシリコン層を露出された後選択酸化を行って少なくと
もゲート形成領域で、Ｓｉ基板上に選択酸化膜を形成
し、（iii ）ＳｉＮ膜を除去した後上記選択酸化膜を含
むＳｉ基板上に不純物の注入を行って第１ポリシリコン
膜にその不純物を注入し、（iv）続いて、ゲート形成領
域の選択酸化膜を除去してそのゲート形成領域上に凹所
を形成し、その凹所を含むＳｉ基板上にゲート酸化膜を
形成し、（v ）しかるのち、凹所を含むＳｉ基板上の全
面に第２ポリシリコン層を形成し、その第２ポリシリコ
ン層をエッチングしてゲート形成領域のみにゲート電極
を形成するとともに、熱処理を付して第１ポリシリコン
膜直下のＳｉ基板上に高濃度不純物拡散領域を形成する
ことからなる半導体装置の製造方法である。すなわち、
この発明は、素子分離を行った後第１ポリシリコン層を
積層し、高濃度不純物拡散領域が形成される領域の上部
のみに第１ポリシリコン膜を残し、そのポリシリコン膜
にドーピングを行い、ゲート酸化を行った後、第１ポリ
シリコン膜に対して自己整合的に第２ポリシリコン層を
積層し、高濃度不純物拡散領域を第１ポリシリコン膜に
含まれる不純物を拡散させて形成したものである。この
際、第１ポリシリコン層に選択酸化を行う事によって、
チャネル領域を高濃度不純物拡散領域間で凹状形状に形
成し、高濃度不純物拡散領域の実効接合深さを軽減した
ものである。
ールド酸化膜を有するＳｉ基板上の全面に第１ポリシリ
コン層、ＳｉＯ2 膜及びＳｉＮ膜を順次積層し、（ii）
少なくともゲート形成領域のＳｉＮ膜を除去して第１ポ
リシリコン層を露出された後選択酸化を行って少なくと
もゲート形成領域で、Ｓｉ基板上に選択酸化膜を形成
し、（iii ）ＳｉＮ膜を除去した後上記選択酸化膜を含
むＳｉ基板上に不純物の注入を行って第１ポリシリコン
膜にその不純物を注入し、（iv）続いて、ゲート形成領
域の選択酸化膜を除去してそのゲート形成領域上に凹所
を形成し、その凹所を含むＳｉ基板上にゲート酸化膜を
形成し、（v ）しかるのち、凹所を含むＳｉ基板上の全
面に第２ポリシリコン層を形成し、その第２ポリシリコ
ン層をエッチングしてゲート形成領域のみにゲート電極
を形成するとともに、熱処理を付して第１ポリシリコン
膜直下のＳｉ基板上に高濃度不純物拡散領域を形成する
ことからなる半導体装置の製造方法である。すなわち、
この発明は、素子分離を行った後第１ポリシリコン層を
積層し、高濃度不純物拡散領域が形成される領域の上部
のみに第１ポリシリコン膜を残し、そのポリシリコン膜
にドーピングを行い、ゲート酸化を行った後、第１ポリ
シリコン膜に対して自己整合的に第２ポリシリコン層を
積層し、高濃度不純物拡散領域を第１ポリシリコン膜に
含まれる不純物を拡散させて形成したものである。この
際、第１ポリシリコン層に選択酸化を行う事によって、
チャネル領域を高濃度不純物拡散領域間で凹状形状に形
成し、高濃度不純物拡散領域の実効接合深さを軽減した
ものである。
【０００５】
【作用】上記方法により、高濃度不純物拡散領域の接合
深さが従来に比して浅くでき、接合リーク電流も低減で
きる。さらに、チャネル領域を高濃度不純物拡散領域間
で凹状形状に形成することで高濃度不純物拡散領域の実
効接合深さを減少できる。その結果、この発明では、微
細なＭＯＳＦＥＴにおいて、短チャネル効果及び接合リ
ーク電流の低減を実現でき、ＭＯＳデバイスの縮小を実
現できる。
深さが従来に比して浅くでき、接合リーク電流も低減で
きる。さらに、チャネル領域を高濃度不純物拡散領域間
で凹状形状に形成することで高濃度不純物拡散領域の実
効接合深さを減少できる。その結果、この発明では、微
細なＭＯＳＦＥＴにおいて、短チャネル効果及び接合リ
ーク電流の低減を実現でき、ＭＯＳデバイスの縮小を実
現できる。
【０００６】
【実施例】以下図に示す実施例に基づいてこの発明を詳
述する。なおそれによってこの発明は限定されるもので
はない。Ｎ型ＭＯＳＦＥＴを形成するには、まず、図１
に示すようにＳｉ基板１上に公知の方法でデバイスを分
離するための厚さｄ1 が４００ｎｍのフィールド酸化膜
２を形成する。次に、フィールド酸化膜２を含むＳｉ基
板上の全面に厚さｄ2 が１００ｎｍのポリシリコン層
（第１ポリシリコン層）３、厚さｄ3 が２０ｎｍのＳｉ
Ｏ2 のパッド酸化膜４及び厚さｄ4 が１００ｎｍのＳｉ
Ｎ膜５を順次積層する（図２参照）。この際、上記各層
３，４及び５はそれ自体公知の方法ので形成できる。続
いて、ＳｉＮ膜５及びＳｉＯ2 膜４をホトリソグラフィ
を用いてエッチングし、露出されたポリシリコン層３を
公知の選択酸化法で領域Ｓ1 ，Ｓ2 ，Ｓ3 に厚さｄ5 の
ＳｉＯ2 の選択酸化膜６を形成する（図３参照）。この
選択酸化膜６も公知の方法で形成できる。
述する。なおそれによってこの発明は限定されるもので
はない。Ｎ型ＭＯＳＦＥＴを形成するには、まず、図１
に示すようにＳｉ基板１上に公知の方法でデバイスを分
離するための厚さｄ1 が４００ｎｍのフィールド酸化膜
２を形成する。次に、フィールド酸化膜２を含むＳｉ基
板上の全面に厚さｄ2 が１００ｎｍのポリシリコン層
（第１ポリシリコン層）３、厚さｄ3 が２０ｎｍのＳｉ
Ｏ2 のパッド酸化膜４及び厚さｄ4 が１００ｎｍのＳｉ
Ｎ膜５を順次積層する（図２参照）。この際、上記各層
３，４及び５はそれ自体公知の方法ので形成できる。続
いて、ＳｉＮ膜５及びＳｉＯ2 膜４をホトリソグラフィ
を用いてエッチングし、露出されたポリシリコン層３を
公知の選択酸化法で領域Ｓ1 ，Ｓ2 ，Ｓ3 に厚さｄ5 の
ＳｉＯ2 の選択酸化膜６を形成する（図３参照）。この
選択酸化膜６も公知の方法で形成できる。
【０００７】次に、残存しているＳｉＮ膜５をすべて除
去した後、領域Ｓ1，Ｓ2 ，Ｓ3 に存在するＳｉＯ2 膜
６を含むＳｉ基板１上の全面にリンのイオン１０を加速
エネルギー５０〜８０ｋｅｖで１×１０16ｃｍ-2に注入
する（図４参照）。続いて、ＳｉＯ2 膜６を除去してＳ
ｉ基板１を含むポリシリコン膜５上に膜厚ｄ6 が１０ｎ
ｍのゲート酸化膜７を形成する（図５参照）。この際、
領域Ｓ1 には上記エッチングにより少なくともポリシリ
コン膜３の厚さｄ2 に相当する袱紗の凹所１１が形成さ
れる。
去した後、領域Ｓ1，Ｓ2 ，Ｓ3 に存在するＳｉＯ2 膜
６を含むＳｉ基板１上の全面にリンのイオン１０を加速
エネルギー５０〜８０ｋｅｖで１×１０16ｃｍ-2に注入
する（図４参照）。続いて、ＳｉＯ2 膜６を除去してＳ
ｉ基板１を含むポリシリコン膜５上に膜厚ｄ6 が１０ｎ
ｍのゲート酸化膜７を形成する（図５参照）。この際、
領域Ｓ1 には上記エッチングにより少なくともポリシリ
コン膜３の厚さｄ2 に相当する袱紗の凹所１１が形成さ
れる。
【０００８】しかる後、凹所１１を含むＳｉ基板１に上
の全面に膜厚ｄ7 が２５０ｎｍのポリシリコン層（第２
ポリシリコン層）を形成した後これにリンの不純物のド
ーピング（１０20〜１０21ｃｍ-3）を行い、公知のホト
リソグラフィ技術を用いて上記ポリシリコン層をパター
ン形成によって領域Ｓ1 でＳｉ基板上にゲート酸化膜７
を介してゲート電極８を形成する（図６参照）。この
際、ソース、ドレイン９はポリシリコン膜３からの不純
物の拡散によって形成され得る。その後、周知の配線工
程等を経て素子を作成する。
の全面に膜厚ｄ7 が２５０ｎｍのポリシリコン層（第２
ポリシリコン層）を形成した後これにリンの不純物のド
ーピング（１０20〜１０21ｃｍ-3）を行い、公知のホト
リソグラフィ技術を用いて上記ポリシリコン層をパター
ン形成によって領域Ｓ1 でＳｉ基板上にゲート酸化膜７
を介してゲート電極８を形成する（図６参照）。この
際、ソース、ドレイン９はポリシリコン膜３からの不純
物の拡散によって形成され得る。その後、周知の配線工
程等を経て素子を作成する。
【０００９】このように本実施例では、ＭＯＳトランジ
スタを形成するに際し、第１ポリシリコン層３をソー
ス、ドレイン９を形成するための不純物の拡散源として
利用し、一方、第２ポリシリコン膜８を選択除去した後
に形成された第１ポリシリコン膜３に対して自己整合的
にゲート電極８を形成したものである。しかも、チャネ
ル領域（図６参照）。Ｃは第１ポリシリコン層の選択酸
化によってソース、ドレイン９に対して凹状形状を有す
るものである。
スタを形成するに際し、第１ポリシリコン層３をソー
ス、ドレイン９を形成するための不純物の拡散源として
利用し、一方、第２ポリシリコン膜８を選択除去した後
に形成された第１ポリシリコン膜３に対して自己整合的
にゲート電極８を形成したものである。しかも、チャネ
ル領域（図６参照）。Ｃは第１ポリシリコン層の選択酸
化によってソース、ドレイン９に対して凹状形状を有す
るものである。
【００１０】
【発明の効果】以上のようにこの発明では、浅いソー
ス、ドレイン接合と凹状形状のチャネルを有するＭＯＳ
トランジスタが、第１、第２ポリシリコン層と、第１ポ
リシリコン層の選択酸化を用いて形成できる。しかも、
この工程では、浅いソース、ドレイン接合をＳｉ基板へ
不純物を直接注入すること無く形成できるものであり、
また、ソース、ドレイン領域において凹状形状のチャネ
ル領域を形成することによって形成できる。そのため、
Ｓｉ基板へ不純物を直接注入することによるＳｉ基板、
ゲート電極等の損傷による接合リーク電流の問題を回避
できる。
ス、ドレイン接合と凹状形状のチャネルを有するＭＯＳ
トランジスタが、第１、第２ポリシリコン層と、第１ポ
リシリコン層の選択酸化を用いて形成できる。しかも、
この工程では、浅いソース、ドレイン接合をＳｉ基板へ
不純物を直接注入すること無く形成できるものであり、
また、ソース、ドレイン領域において凹状形状のチャネ
ル領域を形成することによって形成できる。そのため、
Ｓｉ基板へ不純物を直接注入することによるＳｉ基板、
ゲート電極等の損傷による接合リーク電流の問題を回避
できる。
【図１】この発明の一実施例による製造工程の第１ステ
ップを示す構成説明図である。
ップを示す構成説明図である。
【図２】上記実施例における製造工程の第２ステップを
示す構成説明図である。
示す構成説明図である。
【図３】上記実施例における製造工程の第３ステップを
示す構成説明図である。
示す構成説明図である。
【図４】上記実施例における製造工程の第４ステップを
示す構成説明図である。
示す構成説明図である。
【図５】上記実施例における製造工程の第５ステップを
示す構成説明図である。
示す構成説明図である。
【図６】上記実施例における製造工程の第６ステップを
示す構成説明図である。
示す構成説明図である。
３ ポリシリコン層（第１ポリシリコン層） ５ ＳｉＮ膜 ６ 選択酸化によって形成されたＳｉＯ2 膜 ７ ゲート酸化膜 ８ ゲート電極（第２ポリシリコン膜） ９ ソース、ドレイン（高濃度不純物拡散領域）
Claims (1)
- 【特許請求の範囲】 【請求項１】 （ｉ）フィールド酸化膜を有するＳｉ基
板上の全面に第１ポリシリコン層、ＳｉＯ2 膜及びＳｉ
Ｎ膜を順次積層し、（ii）少なくともゲート形成領域の
ＳｉＮ膜を除去して第１ポリシリコン層を露出させた後
選択酸化を行って少なくともゲート形成領域で、Ｓｉ基
板上に選択酸化膜を形成し、（iii ）ＳｉＮ膜を除去し
た後上記選択酸化膜を含むＳｉ基板上に不純物の注入を
行って第１ポリシリコン膜にその不純物を注入し、（i
v）続いて、ゲート形成領域の選択酸化膜を除去してそ
のゲート形成領域上に凹所を形成し、その凹所を含むＳ
ｉ基板上にゲート酸化膜を形成し、（v ）しかるのた、
凹所を含むＳｉ基板上の全面に第２ポリシリコン層を形
成し、その第２ポリシリコン層をエッチングしてゲート
形成領域のみにゲート電極を形成するとともに、熱処理
を付して第１ポリシリコン膜直下のＳｉ基板上に高濃度
不純物拡散領域を形成することからなる半導体装置の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153418A JP3061892B2 (ja) | 1991-06-25 | 1991-06-25 | 半導体装置の製造方法 |
| US07/887,753 US5342796A (en) | 1991-05-28 | 1992-05-27 | Method for controlling gate size for semiconduction process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153418A JP3061892B2 (ja) | 1991-06-25 | 1991-06-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH053210A true JPH053210A (ja) | 1993-01-08 |
| JP3061892B2 JP3061892B2 (ja) | 2000-07-10 |
Family
ID=15562071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3153418A Expired - Fee Related JP3061892B2 (ja) | 1991-05-28 | 1991-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3061892B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348314B1 (ko) * | 2000-09-25 | 2002-08-10 | 주식회사 하이닉스반도체 | 반도체소자 및 그의 제조방법 |
-
1991
- 1991-06-25 JP JP3153418A patent/JP3061892B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348314B1 (ko) * | 2000-09-25 | 2002-08-10 | 주식회사 하이닉스반도체 | 반도체소자 및 그의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3061892B2 (ja) | 2000-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |