JP2968078B2 - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタの
製造方法、特に高集積・高速に優れたＭＯＳトランジス
タの製造方法に関する。
製造方法、特に高集積・高速に優れたＭＯＳトランジス
タの製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ型電界効果トランジスタ（ＭＯＳ
ＦＥＴ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓ
ｔｏｒ）を構成要素とする集積回路では、集積回路の集
積度を向上させる目的で、半導体基板上に形成するＭＯ
Ｓトランジスタの素子寸法を縮小するのが一般的であ
る。
ＦＥＴ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓ
ｔｏｒ）を構成要素とする集積回路では、集積回路の集
積度を向上させる目的で、半導体基板上に形成するＭＯ
Ｓトランジスタの素子寸法を縮小するのが一般的であ
る。
【０００３】ＭＯＳトランジスタの一般的な製造方法の
１つとして文献：「ＣＭＯＳ超ＬＳＩの設計Ｐ５９〜Ｐ
６２」に開示されるものがある。図３（ａ）〜（ｅ）を
用いて従来のＭＯＳトランジスタの製造工程を説明す
る。
１つとして文献：「ＣＭＯＳ超ＬＳＩの設計Ｐ５９〜Ｐ
６２」に開示されるものがある。図３（ａ）〜（ｅ）を
用いて従来のＭＯＳトランジスタの製造工程を説明す
る。
【０００４】Ｐ型半導体基板１０１に、厚さ５００Åの
酸化膜１０２を形成し、次に、公知のＣＶＤ法により、
厚さ２０００Åの窒化膜１０３を形成する。（図３
（ａ）参照）公知のホトリソ／エッチング技術により、
ＭＯＳ形成領域以外の窒化膜１０３を除去する。なお、
このとき残った窒化膜を１０３ａとする。次に、窒化膜
１０３ａをマスクとして、チャンネルストッパ用のボロ
ン１０４を基板１中にイオン注入する。（図３（ｂ）参
照）窒化膜１０３ａをマスクとして、厚さ５０００Åの
素子分離用の酸化膜１０５を形成する。なお、素子分離
用の酸化膜形成時に、チャンネルストッパ用のボロンが
活性化され、拡散層１０６となる。（図３（ｃ）参照）
窒化膜１０３ａおよび窒化膜１０３ａ下の酸化膜１０２
を除去した後、厚さ２００Åのゲート酸化膜１０７を形
成する。次に全面に厚さ３５００Åのポリシリコン膜を
形成後、ポリシリコン膜の抵抗を下げるため、リン拡散
を行なう。次に、公知のホトリソ／エッチング技術によ
り、ゲート領域以外のポリシリコン膜を除去し、ゲート
１０８を形成する。（図３（ｄ）参照）ソース／ドレイ
ン形成用のヒ素をＭＯＳ形成領域の基板１中にイオン注
入し、アニールを行うことにより、ソース／ドレイン層
１０９を形成する。次に全面にＣＶＤ法により、厚さ１
０００Åの酸化膜１１０および厚さ６０００ÅのＢＰＳ
Ｇ膜１１１を形成する。次に公知のホトリソ／エッチン
グ技術により、ゲートおよびソース／ドレイン領域とコ
ンタクトをとるための穴を開口し、全面にアルミを蒸着
する。次に、公知のホトリソ／エッチング技術により、
ゲートおよびソース／ドレイン領域の電極１１２を形成
する。（図３（ｅ）参照）
酸化膜１０２を形成し、次に、公知のＣＶＤ法により、
厚さ２０００Åの窒化膜１０３を形成する。（図３
（ａ）参照）公知のホトリソ／エッチング技術により、
ＭＯＳ形成領域以外の窒化膜１０３を除去する。なお、
このとき残った窒化膜を１０３ａとする。次に、窒化膜
１０３ａをマスクとして、チャンネルストッパ用のボロ
ン１０４を基板１中にイオン注入する。（図３（ｂ）参
照）窒化膜１０３ａをマスクとして、厚さ５０００Åの
素子分離用の酸化膜１０５を形成する。なお、素子分離
用の酸化膜形成時に、チャンネルストッパ用のボロンが
活性化され、拡散層１０６となる。（図３（ｃ）参照）
窒化膜１０３ａおよび窒化膜１０３ａ下の酸化膜１０２
を除去した後、厚さ２００Åのゲート酸化膜１０７を形
成する。次に全面に厚さ３５００Åのポリシリコン膜を
形成後、ポリシリコン膜の抵抗を下げるため、リン拡散
を行なう。次に、公知のホトリソ／エッチング技術によ
り、ゲート領域以外のポリシリコン膜を除去し、ゲート
１０８を形成する。（図３（ｄ）参照）ソース／ドレイ
ン形成用のヒ素をＭＯＳ形成領域の基板１中にイオン注
入し、アニールを行うことにより、ソース／ドレイン層
１０９を形成する。次に全面にＣＶＤ法により、厚さ１
０００Åの酸化膜１１０および厚さ６０００ÅのＢＰＳ
Ｇ膜１１１を形成する。次に公知のホトリソ／エッチン
グ技術により、ゲートおよびソース／ドレイン領域とコ
ンタクトをとるための穴を開口し、全面にアルミを蒸着
する。次に、公知のホトリソ／エッチング技術により、
ゲートおよびソース／ドレイン領域の電極１１２を形成
する。（図３（ｅ）参照）
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＭＯＳトランジスタの製造方法には、以下の問
題点を有する。
た従来のＭＯＳトランジスタの製造方法には、以下の問
題点を有する。
【０００６】 素子分離用の酸化膜形成時に、素子分
離幅がホトリソ時の寸法より、かなり大きくなる。
離幅がホトリソ時の寸法より、かなり大きくなる。
【０００７】即ち、図３（ｂ）及び（ｃ）において、素
子分離幅Ａを、ホトリソ最小解像寸法１．０μｍで形成
したとすると、素子分離用の酸化膜形成後の素子分離幅
Ｃは、素子分離酸化時に、酸化膜が窒化膜１０３ａ下に
もぐり込む、いわゆるバーズビーク状の酸化膜が形成さ
れるため、バーズビーク状の酸化膜幅Ｂを０．３μｍ
（素子分離用酸化膜を１０００℃ウェット条件で５００
０Å形成した場合、バーズビーク状の酸化膜幅は、０．
３μｍ程度となる。）とすると、 Ｃ＝Ａ＋２Ｂ＝１．０μｍ＋２×０．３μｍ＝１．６μｍ となる。
子分離幅Ａを、ホトリソ最小解像寸法１．０μｍで形成
したとすると、素子分離用の酸化膜形成後の素子分離幅
Ｃは、素子分離酸化時に、酸化膜が窒化膜１０３ａ下に
もぐり込む、いわゆるバーズビーク状の酸化膜が形成さ
れるため、バーズビーク状の酸化膜幅Ｂを０．３μｍ
（素子分離用酸化膜を１０００℃ウェット条件で５００
０Å形成した場合、バーズビーク状の酸化膜幅は、０．
３μｍ程度となる。）とすると、 Ｃ＝Ａ＋２Ｂ＝１．０μｍ＋２×０．３μｍ＝１．６μｍ となる。
【０００８】このように、素子分離領域が大きくなるた
め、素子の集積度の向上を妨げるという問題につながっ
ていた。
め、素子の集積度の向上を妨げるという問題につながっ
ていた。
【０００９】 素子分離用の酸化膜形成時に、チャン
ネルストッパ層がＭＯＳの活性化領域まで拡散し、ＭＯ
Ｓトランジスタのしきい値を上げたり（狭チャンネル効
果）、ＭＯＳトランジスタのソース／ドレイン層と接触
して、接合耐圧を劣化させるという問題点がある。
ネルストッパ層がＭＯＳの活性化領域まで拡散し、ＭＯ
Ｓトランジスタのしきい値を上げたり（狭チャンネル効
果）、ＭＯＳトランジスタのソース／ドレイン層と接触
して、接合耐圧を劣化させるという問題点がある。
【００１０】この問題点を解決するために、 （ａ）素子分離用酸化の熱処理時間を短くする。
【００１１】（ｂ）チャンネルストッパ層の不純物濃度
を低下させる などの方法が考えられるが、（ａ），（ｂ）の方法のい
ずれかを行なうと、素子分離用酸化膜上を走る配線部
（ゲートのポリシリコン，配線のＡＬなど）がゲート電
極の役割をして寄生ＭＯＳが形成されているがこの寄生
ＭＯＳが動作しやすくなるという問題が起こるため、安
易に（ａ），（ｂ）を行なうことはできない。
を低下させる などの方法が考えられるが、（ａ），（ｂ）の方法のい
ずれかを行なうと、素子分離用酸化膜上を走る配線部
（ゲートのポリシリコン，配線のＡＬなど）がゲート電
極の役割をして寄生ＭＯＳが形成されているがこの寄生
ＭＯＳが動作しやすくなるという問題が起こるため、安
易に（ａ），（ｂ）を行なうことはできない。
【００１２】 ソース／ドレイン領域のコンタクト形
成は、ホトリソ時の合わせ余裕を取る必要があるため、
ＭＯＳ形成領域の面積が大きくなる。
成は、ホトリソ時の合わせ余裕を取る必要があるため、
ＭＯＳ形成領域の面積が大きくなる。
【００１３】即ち、図４に示すように、ホトリソ最小解
像を１．０μｍ，合わせ余裕を０．３μｍとし、ソース
／ドレイン領域にゲートおよびコンタクトを順番に合わ
せるとすると、ソース／ドレイン領域とコンタクトとの
合わせ余裕Ｄは、０．３μｍゲートとコンタクトの合わ
せ余裕Ｅは、０．３μｍ×２＝０．６μｍとなる。
像を１．０μｍ，合わせ余裕を０．３μｍとし、ソース
／ドレイン領域にゲートおよびコンタクトを順番に合わ
せるとすると、ソース／ドレイン領域とコンタクトとの
合わせ余裕Ｄは、０．３μｍゲートとコンタクトの合わ
せ余裕Ｅは、０．３μｍ×２＝０．６μｍとなる。
【００１４】このように、ホトリソ時の合わせ余裕分、
ソース／ドレイン領域の面積が大きくなるため、素子の
集積度の向上を妨げるという問題につながっていた。
ソース／ドレイン領域の面積が大きくなるため、素子の
集積度の向上を妨げるという問題につながっていた。
【００１５】本発明は、従来のＭＯＳトランジスタ製造
方法の 素子分離幅が素子分離用の酸化により、ホト
リソ時の寸法より大きくなる。
方法の 素子分離幅が素子分離用の酸化により、ホト
リソ時の寸法より大きくなる。
【００１６】 チャンネルストッパ層が、素子分離用
の酸化膜形成時にＭＯＳの活性化領域まで拡散し、しき
い値の変動、接合耐圧の劣化が起こる。
の酸化膜形成時にＭＯＳの活性化領域まで拡散し、しき
い値の変動、接合耐圧の劣化が起こる。
【００１７】 コンタクトホトリソ時の合わせ余裕
分、ソース／ドレイン領域の面積が大きくなる。
分、ソース／ドレイン領域の面積が大きくなる。
【００１８】という問題点を除去したＭＯＳトランジス
タの製造方法を提供する。
タの製造方法を提供する。
【００１９】
【課題を解決するための手段】半導体基板上に第１ポリ
シリコン，窒化膜を形成し、素子分離領域となる部分の
窒化膜を除去し、素子分離領域となる第１ポリシリコン
を酸化し、窒化膜をマスクに素子分離領域の酸化膜をエ
ッチングし、窒化膜および素子分離領域の酸化膜をマス
クに、チャンネルストッパ用の不純物をイオン注入し、
素子分離領域の酸化膜でエッチングされた領域に酸化膜
を形成し、ＭＯＳ形成領域の第１ポリシリコンに不純物
をイオン注入し、ＭＯＳ形成領域のゲート形成部の窒化
膜，第１ポリシリコン膜を除去し、ゲート酸化膜を形成
し、ゲート電極となる第２ポリシリコン膜を形成し、ゲ
ート電極以外の第２ポリシリコンを除去し、ゲート電極
のポリシリコンを酸化し、ソース／ドレイン領域のコン
タクト形成部のみ窒化膜を除去するようにしたものであ
る。
シリコン，窒化膜を形成し、素子分離領域となる部分の
窒化膜を除去し、素子分離領域となる第１ポリシリコン
を酸化し、窒化膜をマスクに素子分離領域の酸化膜をエ
ッチングし、窒化膜および素子分離領域の酸化膜をマス
クに、チャンネルストッパ用の不純物をイオン注入し、
素子分離領域の酸化膜でエッチングされた領域に酸化膜
を形成し、ＭＯＳ形成領域の第１ポリシリコンに不純物
をイオン注入し、ＭＯＳ形成領域のゲート形成部の窒化
膜，第１ポリシリコン膜を除去し、ゲート酸化膜を形成
し、ゲート電極となる第２ポリシリコン膜を形成し、ゲ
ート電極以外の第２ポリシリコンを除去し、ゲート電極
のポリシリコンを酸化し、ソース／ドレイン領域のコン
タクト形成部のみ窒化膜を除去するようにしたものであ
る。
【００２０】
【作用】本発明のＭＯＳトランジスタの製造方法は、ポ
リシリコンを酸化するようにしたので素子分離幅がホト
リソ時の寸法と同様な幅で形成される。そして、素子分
離用酸化膜形成後、窒化膜をマスクに素子分離用酸化膜
をエッチングして、チャンネルストッパ領域を形成した
ので、チャンネルストッパ層がＭＯＳの活性化領域まで
拡散することがない。またセルフアラインによりコンタ
クトを形成するので、ソース／ドレイン領域の面積を小
さく形成される。
リシリコンを酸化するようにしたので素子分離幅がホト
リソ時の寸法と同様な幅で形成される。そして、素子分
離用酸化膜形成後、窒化膜をマスクに素子分離用酸化膜
をエッチングして、チャンネルストッパ領域を形成した
ので、チャンネルストッパ層がＭＯＳの活性化領域まで
拡散することがない。またセルフアラインによりコンタ
クトを形成するので、ソース／ドレイン領域の面積を小
さく形成される。
【００２１】
【実施例】本発明のＭＯＳトランジスタの製造方法の実
施例を図１（ａ）〜（ｅ）および図２（ｆ）〜（ｊ）を
用いて説明する。
施例を図１（ａ）〜（ｅ）および図２（ｆ）〜（ｊ）を
用いて説明する。
【００２２】Ｐ型半導体基板（１〜２Ωcm）１上に、Ｌ
ＰＣＶＤ法でポリシリコン膜２を２０００Å形成する。
次いで、９００℃３０分の酸化を行ない酸化膜３を２０
０Å形成し、ＬＰＣＶＤ法で窒化膜４を１０００Å形成
する。（図１（ａ）参照）公知のホトリソ・エッチング
技術により、ＭＯＳ形成領域となる部分の窒化膜４ａを
形成する。（図１（ｂ）参照）高圧酸化法により、圧力
７Kg／cm2 ，１０３０℃ １５分の条件で、４５００Å
の酸化膜５を形成する。なお、窒化膜４ａ下に酸化され
ずに残ったポリシリコン膜を２ａとする。（図１（ｃ）
参照）ＲＩＥ法により、窒化膜４ａをマスクにして、酸
化膜５を異方性エッチングする。なお、このとき窒化膜
４ａの下部に残った酸化膜を５ａとする。（図１（ｄ）
参照）９００℃ ３０分の酸化を行ない、酸化膜６を２
００Å形成する。次いで、基板１中に、ボロンを１０Ｋ
ｅＶで３×１０13 ions／cm2 注入し９００℃ ２０分の
アニールを行ない、チャンネルストッパ層７を形成す
る。（図１（ｅ）参照）ＣＶＤ法により、酸化膜を６０
００Å形成し、厚さ８０００Å〜１００００Åのレジス
トを全面に塗布し、公知のエッチング技術により、窒化
膜が露出する程度に、レジストおよび酸化膜をエッチバ
ックする。次いで、エッチバック後に残ったレジストを
除去する。なお、エッチバック後に残った酸化膜を８と
する。（図２（ｆ）参照）酸化膜８をマスクとして、ポ
リシリコン膜２ａ中に、ＭＯＳのソース／ドレイン形成
用のリンを１５０ＫｅＶで８×１０15 ions／cm2 注入す
る。次いで、公知のホトリソ・エッチング技術により、
ゲート形成領域となる部分の窒化膜４ａおよび酸化膜３
およびポリシリコン膜２ａをエッチングする。次いで、
８５０℃１０分の酸化を行ないゲート酸化膜９を１８０
Å形成する。（図２（ｇ）参照）全面に、ＬＰＣＶＤ法
で、ポリシリコン膜１０を３０００Å形成し、リンを９
００℃で、リン濃度６×１０20cm-3〜１×１０21cm-3に
なるように、ポリシリコン膜１０に拡散する。次いで、
公知のホトリソ・エッチング技術により、ゲートとなる
ポリシリコン膜１０を形成し、９００℃ １５分の酸化
を行ない、酸化膜１１を８００Å形成する。なお、この
酸化による熱処理で、ポリシリコン膜２ａ中のリンが基
板１中に拡散し、ソース／ドレイン層１２が形成され
る。（図２（ｈ）参照）熱リン酸により、酸化膜１１お
よび酸化膜８をマスクにして、窒化膜４ａを除去する。
なお、酸化膜１１の下部に残った窒化膜を４ｂとする。
（図２（ｉ）参照）窒化膜４ｂをマスクにして、ポリシ
リコン膜２ａ上の酸化膜３をエッチングする。次いで、
配線となるアルミを６０００Å蒸着し、公知のホトリソ
・エッチング技術により、ソースおよびドレイン電極１
３を形成する。（図２（ｊ）参照）以上、説明したよう
に、 素子分離用酸化膜を形成するにあたり、基板を
酸化するのではなく、ポリシリコン膜を酸化するように
したので、素子分離幅がホトリソ時の寸法と同様な幅で
形成できる。例えば、図１（ｂ），（ｃ）において、素
子分離幅Ｊをホトリソ最小解像寸法１．０μｍで形成し
たとすると、素子分離用酸化膜形成後の素子分離幅Ｋ
は、１．０〜１．１μｍ程度となり、ホトリソ時の寸法
とほぼ同等に形成できる。
ＰＣＶＤ法でポリシリコン膜２を２０００Å形成する。
次いで、９００℃３０分の酸化を行ない酸化膜３を２０
０Å形成し、ＬＰＣＶＤ法で窒化膜４を１０００Å形成
する。（図１（ａ）参照）公知のホトリソ・エッチング
技術により、ＭＯＳ形成領域となる部分の窒化膜４ａを
形成する。（図１（ｂ）参照）高圧酸化法により、圧力
７Kg／cm2 ，１０３０℃ １５分の条件で、４５００Å
の酸化膜５を形成する。なお、窒化膜４ａ下に酸化され
ずに残ったポリシリコン膜を２ａとする。（図１（ｃ）
参照）ＲＩＥ法により、窒化膜４ａをマスクにして、酸
化膜５を異方性エッチングする。なお、このとき窒化膜
４ａの下部に残った酸化膜を５ａとする。（図１（ｄ）
参照）９００℃ ３０分の酸化を行ない、酸化膜６を２
００Å形成する。次いで、基板１中に、ボロンを１０Ｋ
ｅＶで３×１０13 ions／cm2 注入し９００℃ ２０分の
アニールを行ない、チャンネルストッパ層７を形成す
る。（図１（ｅ）参照）ＣＶＤ法により、酸化膜を６０
００Å形成し、厚さ８０００Å〜１００００Åのレジス
トを全面に塗布し、公知のエッチング技術により、窒化
膜が露出する程度に、レジストおよび酸化膜をエッチバ
ックする。次いで、エッチバック後に残ったレジストを
除去する。なお、エッチバック後に残った酸化膜を８と
する。（図２（ｆ）参照）酸化膜８をマスクとして、ポ
リシリコン膜２ａ中に、ＭＯＳのソース／ドレイン形成
用のリンを１５０ＫｅＶで８×１０15 ions／cm2 注入す
る。次いで、公知のホトリソ・エッチング技術により、
ゲート形成領域となる部分の窒化膜４ａおよび酸化膜３
およびポリシリコン膜２ａをエッチングする。次いで、
８５０℃１０分の酸化を行ないゲート酸化膜９を１８０
Å形成する。（図２（ｇ）参照）全面に、ＬＰＣＶＤ法
で、ポリシリコン膜１０を３０００Å形成し、リンを９
００℃で、リン濃度６×１０20cm-3〜１×１０21cm-3に
なるように、ポリシリコン膜１０に拡散する。次いで、
公知のホトリソ・エッチング技術により、ゲートとなる
ポリシリコン膜１０を形成し、９００℃ １５分の酸化
を行ない、酸化膜１１を８００Å形成する。なお、この
酸化による熱処理で、ポリシリコン膜２ａ中のリンが基
板１中に拡散し、ソース／ドレイン層１２が形成され
る。（図２（ｈ）参照）熱リン酸により、酸化膜１１お
よび酸化膜８をマスクにして、窒化膜４ａを除去する。
なお、酸化膜１１の下部に残った窒化膜を４ｂとする。
（図２（ｉ）参照）窒化膜４ｂをマスクにして、ポリシ
リコン膜２ａ上の酸化膜３をエッチングする。次いで、
配線となるアルミを６０００Å蒸着し、公知のホトリソ
・エッチング技術により、ソースおよびドレイン電極１
３を形成する。（図２（ｊ）参照）以上、説明したよう
に、 素子分離用酸化膜を形成するにあたり、基板を
酸化するのではなく、ポリシリコン膜を酸化するように
したので、素子分離幅がホトリソ時の寸法と同様な幅で
形成できる。例えば、図１（ｂ），（ｃ）において、素
子分離幅Ｊをホトリソ最小解像寸法１．０μｍで形成し
たとすると、素子分離用酸化膜形成後の素子分離幅Ｋ
は、１．０〜１．１μｍ程度となり、ホトリソ時の寸法
とほぼ同等に形成できる。
【００２３】 素子分離用酸化膜形成後、窒化膜をマ
スクに、素子分離用酸化膜をＲＩＥによりエッチングし
て、チャンネルストッパ領域を形成したので、チャンネ
ルストッパ層がＭＯＳの活性化領域まで拡散することが
ない。例えば図１（ｄ）において素子分離用酸化膜を窒
化膜をマスクにＲＩＥによりエッチングした時に残る素
子分離用酸化膜幅Ｌを０．３μｍで形成したとすると、
本発明の処理条件では、ソース／ドレイン層が、０．１
μｍ、チャンネルストッパ層が０．１６μｍで形成され
るため、ソース／ドレイン層とチャンネルストッパ層と
の間隔は、０．３μｍ−（０．１μｍ＋０．１６μｍ）
＝０．０４μｍとなる。このようにソース／ドレイン層
とチャンネルストッパ層間がはなれているためチャンネ
ルストッパ層がＭＯＳの活性化領域まで拡散することな
く、また、ソース／ドレイン層ともはなれているため、
ＭＯＳのしきい値が変動することなくかつ接合耐圧も劣
化することがない。
スクに、素子分離用酸化膜をＲＩＥによりエッチングし
て、チャンネルストッパ領域を形成したので、チャンネ
ルストッパ層がＭＯＳの活性化領域まで拡散することが
ない。例えば図１（ｄ）において素子分離用酸化膜を窒
化膜をマスクにＲＩＥによりエッチングした時に残る素
子分離用酸化膜幅Ｌを０．３μｍで形成したとすると、
本発明の処理条件では、ソース／ドレイン層が、０．１
μｍ、チャンネルストッパ層が０．１６μｍで形成され
るため、ソース／ドレイン層とチャンネルストッパ層と
の間隔は、０．３μｍ−（０．１μｍ＋０．１６μｍ）
＝０．０４μｍとなる。このようにソース／ドレイン層
とチャンネルストッパ層間がはなれているためチャンネ
ルストッパ層がＭＯＳの活性化領域まで拡散することな
く、また、ソース／ドレイン層ともはなれているため、
ＭＯＳのしきい値が変動することなくかつ接合耐圧も劣
化することがない。
【００２４】 ソース／ドレイン領域へコンタクトを
形成するにあたり、ホトリソによりコンタクトを形成す
るのではなく、セルフアラインによりコンタクトを形成
したので、ソース／ドレイン領域の面積を小さく形成す
ることができる。例えば、ホトリソ最小解像寸法を１．
０μｍ、合わせ余裕を０．３μｍとし、ソース／ドレイ
ン領域にゲートおよびコンタクトを順番に合わせるとす
ると、図４に示す従来例では、素子分離領域２０内にお
いて、ゲート２１とコンタクト２２の合わせ余裕Ｅは、
０．６μｍ，ソース／ドレイン領域２３とコンタクトの
合わせ余裕Ｄは、０．３μｍ，ゲート幅を１μｍとする
とＭＯＳ形成領域の面積は、３．６μｍ×４．８μｍ＝
１７．２８μｍ2 となる。
形成するにあたり、ホトリソによりコンタクトを形成す
るのではなく、セルフアラインによりコンタクトを形成
したので、ソース／ドレイン領域の面積を小さく形成す
ることができる。例えば、ホトリソ最小解像寸法を１．
０μｍ、合わせ余裕を０．３μｍとし、ソース／ドレイ
ン領域にゲートおよびコンタクトを順番に合わせるとす
ると、図４に示す従来例では、素子分離領域２０内にお
いて、ゲート２１とコンタクト２２の合わせ余裕Ｅは、
０．６μｍ，ソース／ドレイン領域２３とコンタクトの
合わせ余裕Ｄは、０．３μｍ，ゲート幅を１μｍとする
とＭＯＳ形成領域の面積は、３．６μｍ×４．８μｍ＝
１７．２８μｍ2 となる。
【００２５】一方、図５に示す本発明では、素子分離領
域２４内においてソース／ドレイン領域２５とゲート２
６の合わせ余裕Ｈは、０．３μｍ，ゲート２６のソース
／ドレイン領域２５オーバーラップＧを０．３μｍとす
ると、ＭＯＳ形成領域の面積は、３．０μｍ×４．２μ
ｍ＝１２．６μｍ2 となる。
域２４内においてソース／ドレイン領域２５とゲート２
６の合わせ余裕Ｈは、０．３μｍ，ゲート２６のソース
／ドレイン領域２５オーバーラップＧを０．３μｍとす
ると、ＭＯＳ形成領域の面積は、３．０μｍ×４．２μ
ｍ＝１２．６μｍ2 となる。
【００２６】このように、本発明では、従来例に比べて
ＭＯＳ形成領域の面積が、約２７％減少できる。
ＭＯＳ形成領域の面積が、約２７％減少できる。
【００２７】また、で述べたように素子分離領域も含
めると、図４に示す従来例では、素子分離幅Ｆは、１．
６μｍであるから、ＭＯＳの面積は、６．８μｍ×８．
０μｍ＝５４．４μｍ2 であり、図５に示す本発明例で
は、素子分離幅Ｉは、１．０μｍであるから、ＭＯＳの
面積は、５．０μｍ×６．２μｍ＝３１μｍ2 となり、
本発明は、従来例に比べて、素子分離領域も含めたＭＯ
Ｓの面積が、約４３％減少できる。
めると、図４に示す従来例では、素子分離幅Ｆは、１．
６μｍであるから、ＭＯＳの面積は、６．８μｍ×８．
０μｍ＝５４．４μｍ2 であり、図５に示す本発明例で
は、素子分離幅Ｉは、１．０μｍであるから、ＭＯＳの
面積は、５．０μｍ×６．２μｍ＝３１μｍ2 となり、
本発明は、従来例に比べて、素子分離領域も含めたＭＯ
Ｓの面積が、約４３％減少できる。
【００２８】以上の特徴を有するので、ＭＯＳトランジ
スタのしきい値変動および接合耐圧劣化のない、素子の
集積度を向上させたＭＯＳトランジスタを形成できる。
スタのしきい値変動および接合耐圧劣化のない、素子の
集積度を向上させたＭＯＳトランジスタを形成できる。
【００２９】
【発明の効果】上述の説明から明らかなようにＭＯＳト
ランジスタの製造方法は、素子分離幅がホトリソ時の寸
法と同様な幅で形成できる。またチャンネルストッパ層
がＭＯＳの活性化領域まで拡散することがない。さら
に、ソース／ドレイン領域の面積も小さく形成すること
ができる。
ランジスタの製造方法は、素子分離幅がホトリソ時の寸
法と同様な幅で形成できる。またチャンネルストッパ層
がＭＯＳの活性化領域まで拡散することがない。さら
に、ソース／ドレイン領域の面積も小さく形成すること
ができる。
【００３０】従って高集積・高速化に優れたＭＯＳトラ
ンジスタを形成することができる。
ンジスタを形成することができる。
【図１】本発明のＭＯＳトランジスタの第１の製造工程
図。
図。
【図２】本発明のＭＯＳトランジスタの第２の製造工程
図。
図。
【図３】従来のＭＯＳトランジスタの製造工程図。
【図４】従来のＭＯＳトランジスタの主要部の平面図。
【図５】本発明のＭＯＳトランジスタの主要部の平面
図。
図。
１ Ｐ型半導体基板 ２，２ａ，１０ ポリシリコン膜 ３，５，５ａ，５ｂ，８，１１ 酸化膜 ４，４ａ，４ｂ 窒化膜 ７ チャンネルストッパ層 ９ ゲート酸化膜 １２ ソース／ドレイン層 １３ ソース及びドレイン電極
Claims (3)
- 【請求項１】 半導体基板上に、ポリシリコン膜、第１
酸化膜およひ耐酸化性膜を順次形成する工程と、 素子分離予定領域上の前記耐酸化性膜を選択的に除去
し、前記素子分離予定領域上のポリシリコン膜を第２酸
化膜にする工程と、 この第２酸化膜のうち、残存したポリシリコンの側部の
みを選択的に残す工程と、 前記素子分離予定領域を、絶縁性物質で埋め戻して、素
子分離領域とする工程と、 前記残存したポリシリコンに不純物を導入し、このポリ
シリコンの略中央部を除去する工程と、 前記ポリシリコン除去部にゲート酸化膜及びゲート電極
を形成し、除去されなかった前記ポリシリコンから不純
物を前記半導体基板に拡散させることにより、ソース、
ドレイン領域を形成する工程とを含む半導体装置の製造
方法。 - 【請求項２】 前記第２酸化膜を選択的に残した後、前
記耐酸化性膜および残された第２酸化膜を膜をマスクに
して、前記半導体基板にチャンネルストッパ層を形成す
る工程をさらに含む請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記ゲート電極形成後、このゲート電極
を絶縁性膜で覆う工程と、 前記ゲート電極を覆った絶縁性膜をマスクとして、前記
耐酸化性膜、第１酸化膜および第２酸化膜を除去するこ
とにより、ソース／ドレイン電極用コンタクトを形成す
る工程をさらに含む請求項１記載の半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3076506A JP2968078B2 (ja) | 1991-04-09 | 1991-04-09 | Ｍｏｓトランジスタの製造方法 |
| US07/865,892 US5171698A (en) | 1991-04-09 | 1992-04-08 | Method of fabrication of MOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3076506A JP2968078B2 (ja) | 1991-04-09 | 1991-04-09 | Ｍｏｓトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04311037A JPH04311037A (ja) | 1992-11-02 |
| JP2968078B2 true JP2968078B2 (ja) | 1999-10-25 |
Family
ID=13607131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3076506A Expired - Fee Related JP2968078B2 (ja) | 1991-04-09 | 1991-04-09 | Ｍｏｓトランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5171698A (ja) |
| JP (1) | JP2968078B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5238857A (en) * | 1989-05-20 | 1993-08-24 | Fujitsu Limited | Method of fabricating a metal-oxide-semiconductor device having a semiconductor on insulator (SOI) structure |
| US5530276A (en) * | 1993-01-21 | 1996-06-25 | Nippon Steel Corporation | Nonvolatile semiconductor memory device |
| JP3078720B2 (ja) * | 1994-11-02 | 2000-08-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5688704A (en) * | 1995-11-30 | 1997-11-18 | Lucent Technologies Inc. | Integrated circuit fabrication |
| US10504721B2 (en) * | 2015-04-30 | 2019-12-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Staggered-type tunneling field effect transistor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831597B2 (ja) * | 1985-06-13 | 1996-03-27 | 沖電気工業株式会社 | 絶縁ゲート電界効果形半導体装置の製造方法 |
| JPS63211765A (ja) * | 1987-02-27 | 1988-09-02 | Tdk Corp | 縦形半導体装置およびその製造方法 |
| JPH0227770A (ja) * | 1988-07-15 | 1990-01-30 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2508818B2 (ja) * | 1988-10-03 | 1996-06-19 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5108937A (en) * | 1991-02-01 | 1992-04-28 | Taiwan Semiconductor Manufacturing Company | Method of making a recessed gate MOSFET device structure |
-
1991
- 1991-04-09 JP JP3076506A patent/JP2968078B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-08 US US07/865,892 patent/US5171698A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5171698A (en) | 1992-12-15 |
| JPH04311037A (ja) | 1992-11-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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