JPH05283680A - Ｍｏｓ型半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＭＯＳ型半導体装置のゲート酸化膜破壊を防
いで信頼性を高める。 【構成】 シリコン基板２でソース領域４とドレイン領
域６の間のチャネル領域上にはゲート酸化膜８を介して
ゲート電極１０が形成されている。ゲート電極１０の下
側でゲート酸化膜８のうちドレイン６側のエッジ部のゲ
ート酸化膜８ａの膜厚がチャネル幅方向（図では紙面垂
直方向）に沿って他の部分のゲート酸化膜よりも厚くな
っている。ドレイン領域６のゲート電極エッジ部には電
界が集中するので、その部分８ａの膜厚が厚くなってい
ることにより、耐圧が高められている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭＯＳ型半導体装置とそ
の製造方法に関し、特に耐圧を向上させたＭＯＳ型半導
体装置とその製造方法に関する。

【０００２】

【従来の技術】半導体集積回路装置の高集積化にともな
い、素子サイズが縮小されてくるとゲート酸化膜の膜厚
もそれにつれて薄くなってきている。それに対し、電源
電圧は一般に使用される５Ｖのままであるので、ゲート
酸化膜に加わる電界はますます高くなり、ドレイン近傍
でのゲート酸化膜破壊が起こり、これが信頼性上問題と
なっている。この高電界によるゲート酸化膜破壊を防ぐ
対策として通常はドレイン近傍での電界を弱めることが
行なわれており、そのための構造としては二重ドレイン
構造や低濃度ドレイン（ＬＤＤ）構造が採用されてい
る。

【０００３】ＭＯＳ型半導体装置の素子分離方法として
は高集積化に適するものとしてトレンチ溝に酸化膜を埋
め込むことにより素子分離を行なう方法が行なわれてい
る。その場合、トレンチ溝のエッジ部分では素子形成領
域のエッジの角度が急峻になるためそこに電界が集中し
て低電流領域でリーク電流が増大する問題がある。その
ため、トレンチ溝を用いた素子分離において、素子形成
領域のエッジ部分を鈍角に形成するために、エッジ部の
ゲート酸化膜を酸化してバーズビークを形成し、そのバ
ーズビークにより素子形成領域のエッジ部分を鈍角にす
る方法が提案されている（特開昭６４−１１３４３号公
報参照）。このバーズビークは素子分離領域と素子形成
領域のエッジ部に形成されるものであり、ゲート電極の
下側部分でチャネル幅方向に沿って形成されるものでは
ない。

【０００４】

【発明が解決しようとする課題】本発明は電界が集中す
るドレイン近傍のゲート酸化膜の膜厚を他の部分より厚
くすることによりゲート酸化膜破壊を防いで信頼性を高
めることのできるＭＯＳ型半導体装置と、そのエッジ部
のゲート酸化膜膜厚を部分的に厚くする工程を含んだ製
造方法を提供することを目的とするものである。

【０００５】

【課題を解決するための手段】本発明のＭＯＳ型半導体
装置では、ゲート酸化膜の膜厚はゲート電極の下側部分
でチャネル幅方向に沿ったエッジ部で他の部分の膜厚よ
りも厚くなっている。その膜厚が厚くなっているエッジ
部はドレイン側のエッジ部であることが好ましい。

【０００６】本発明の製造方法では、半導体基板に素子
分離領域を形成し、ゲート酸化膜を形成し、ゲート電極
を形成した後、ゲート酸化膜の酸化の進行を防ぐための
酸化遮蔽膜でソース領域を被い、ドレイン領域のゲート
酸化膜を露出させて酸化を施し、ドレイン側のゲート電
極エッジ部のゲート酸化膜の膜厚を厚くする工程を含ん
でいる。ソース領域とドレイン領域を形成するにはゲー
ト電極のエッジ部のゲート酸化膜の膜厚を厚くした後、
ゲート電極をマスクとして基板に不純物をイオン注入す
るか、ゲート電極のエッジ部のゲート酸化膜の膜厚を厚
くする工程の前に、ゲート電極をマスクとして基板に不
純物をイオン注入する。

【０００７】本発明の製造方法では、また、半導体基板
に素子分離領域を形成し、ゲート酸化膜を形成した後、
ゲート電極用の導電膜を堆積する工程、前記導電膜上に
ゲート電極用のパターンをもつマスクパターンを形成す
る工程、前記導電膜のうちドレイン側を除去した状態で
その導電膜をマスクとしてドレイン側のゲート電極エッ
ジ部のゲート酸化膜の膜厚を厚くする酸化工程、及び前
記マスクパターンをマスクとして前記導電膜をエッチン
グによりパターン化してゲート電極を形成する工程、及
びそのゲート電極をマスクにして基板に不純物を導入し
てソース領域とドレイン領域を形成する工程を含んでい
る。

【０００８】

【作用】本発明のＭＯＳ型半導体装置では、チャネル幅
方向に沿ったエッジ部でゲート酸化膜の膜厚が厚くなっ
ているので、ゲート電極の下側のエッジ部近傍の電界集
中が緩和される。

【０００９】

【実施例】図１（Ａ）と（Ｂ）はそれぞれ本発明の実施
例を表わしたものである。図１（Ａ）では、シリコン基
板又はシリコン基板に形成されたウエル（以下ではこれ
らを総称してシリコン基板という）２にソース領域４と
ドレイン領域６がシリコン基板２と反対導電型の不純物
拡散領域として形成されている。ソース領域４とドレイ
ン領域６の間はチャネル領域となり、チャネル領域上に
はゲート酸化膜８を介してポリシリコンなどの導電膜に
よるゲート電極１０が形成されている。１２はＰＳＧ膜
やＢＰＳＧ膜などの層間絶縁膜であり、層間絶縁膜１２
のコンタクトホールを経てメタル配線１４，１６がソー
ス領域４、ドレイン領域６と接続されている。図には現
われていないが、ゲート電極１０にも層間絶縁膜１２の
コンタクトホールを介してメタル配線が接続されてい
る。

【００１０】ゲート電極１０の下側でゲート酸化膜８の
うちドレイン６側のエッジ部のゲート酸化膜８ａの膜厚
がチャネル幅方向（図では紙面垂直方向）に沿って他の
部分のゲート酸化膜よりも厚くなっている。ドレイン領
域６のゲート電極エッジ部には電界が集中するので、そ
の部分８ａの膜厚が厚くなっていることにより、耐圧が
高められている。

【００１１】図１（Ｂ）は図１（Ａ）とは異なるプロセ
スにより製造されることにより、ソース領域４、ドレイ
ン領域６上に酸化膜８ｂ，８ｃが残った状態で不純物拡
散によるソース領域４とドレイン領域６が形成されてい
る。酸化膜８ｂと８ｃは層間絶縁膜１２を堆積する前に
除去してもよく、また除去しなくてもよい。除去しない
場合でもコンタクトホールを形成する際にコンタクトホ
ール部分の酸化膜８ｂと８ｃは除去されるので差し支え
はない。

【００１２】図１（Ａ）の実施例を製造する方法を図２
により説明する。 （Ａ）シリコン基板２を酸化してゲート酸化膜用の酸化
膜８を形成し、酸化膜８上にゲート電極となるポリシリ
コン膜などの導電膜を堆積し、写真製版とエッチングに
よりパターン化を施してゲート電極１０とする。 （Ｂ）ソース領域の酸化膜８が更に酸化されるのを防ぐ
ために、ソース領域を被う酸化遮蔽膜２０を形成する。
酸化遮蔽膜２０は例えばシリコン窒化膜であり、全面に
堆積した後、写真製版とエッチングによりソース領域を
被い、ドレイン領域を露出させるようにパターン化を施
す。

【００１３】（Ｃ）基板を酸化すると、ドレイン側の酸
化膜の膜厚が増加する。ゲート電極１０の下側ではチャ
ネル幅方向に沿ったエッジ部のゲート酸化膜８ａの膜厚
が厚くなる。基板上で露出している部分の酸化膜も８ｃ
で示されるように厚くなる。 （Ｄ）酸化遮蔽膜２０を除去する。 （Ｅ）ゲート電極１０をマスクとして酸化膜８，８ｃを
エッチングする。 （Ｆ）Ｐ型又はＮ型の不純物をイオン注入し、ソース領
域４及びドレイン領域６を形成する。 その後、注入された不純物を活性化させ、拡散させるた
めの熱処理を施し、層間絶縁膜、コンタクトホール形
成、メタル配線形成、パッシベーション膜形成を経てＭ
ＯＳ半導体装置が完成する。

【００１４】図３により図１（Ｂ）の実施例の製造方法
を図３により説明する。 （Ａ）図２（Ａ）と同じ工程により、シリコン基板２上
に酸化膜８を形成し、酸化膜８上にゲート電極１０を形
成する。 （Ｂ）ゲート電極１０をマスクにして基板にＰ型又はＮ
型の不純物４ａ，６ａを注入する。 （Ｃ）酸化遮蔽膜２０としてシリコン窒化膜などを堆積
し、パターン化してソース領域を被い、ドレイン領域を
露出させる。

【００１５】（Ｄ）酸化を施すことにより、ゲート電極
１０の下側ではチャネル幅方向に沿ったエッジ部のゲー
ト酸化膜８ａの膜厚が厚くなり、基板上で露出している
部分の酸化膜８ｃも厚くなる。 （Ｅ）酸化遮蔽膜２０を除去する。 （Ｆ）熱処理を施すことにより、注入不純物を拡散させ
てソース領域４とドレイン領域６を形成する。

【００１６】図４は酸化遮蔽膜としてゲート電極用のポ
リシリコン膜などの導電膜を利用する製造方法の例を示
したものである。 （Ａ）基板２を酸化してゲート酸化膜の酸化膜８を形成
し、酸化膜８上にゲート電極用のポリシリコン膜１０を
堆積し、その上にマスク用のシリコン窒化膜２２を堆積
する。 （Ｂ）写真製版とエッチングによりシリコン窒化膜２２
をゲート電極用のパターンにパターン化する。

【００１７】（Ｃ）レジスト膜２４を形成し、写真製版
によりパターン化してソース領域をを被い、ドレイン領
域を露出させる。 （Ｄ）レジストパターン２４及びシリコン窒化膜パター
ン２２をマスクとしてポリシリコン膜１０をエッチング
し、ドレイン側の酸化膜８を露出させる。 （Ｅ）レジスト２４を除去する。 （Ｆ）酸化を施すことによりドレイン側の酸化膜８の膜
厚を増加させる。ゲート電極１０の下側のエッジ部のゲ
ート酸化膜８ａの膜厚とドレイン領域上の酸化膜８ｃの
膜厚が増加する。

【００１８】（Ｇ）シリコン窒化膜２２をマスクとして
ポリシリコン膜１０をエッチングし、ゲート電極を形成
する。 （Ｈ）ゲート電極１０をマスクとしてゲート電極１０か
ら露出している酸化膜を除去する。 （Ｉ）ゲート電極１０をマスクとして基板にＰ型又はＮ
型の不純物を注入し、ソース領域４とドレイン領域６を
形成し、その後の熱処理により活性化と拡散を行なわせ
る。 本発明は実施例のＭＯＳトランジスタ及びその製造方法
に限定されず、特許請求の範囲の主旨に従って種々に変
更することができる。

【００１９】

【発明の効果】請求項１の本発明ではゲート電極の下側
でエッジ部のゲート酸化膜の膜厚が厚くなっているの
で、ゲートエッジ近傍の電界集中が緩和され、ゲート酸
化膜破壊が防がれる。その膜厚が厚くなっているエッジ
部がドレイン領域に限定されているときには、ソース側
とドレイン側の両側のエッジ部のゲート酸化膜の膜厚を
厚くすることによって生じるしきい値電圧の変化を防ぐ
ことができる。請求項３の本発明方法によれば、ソース
領域を酸化遮蔽膜で被うことによりドレイン側のエッジ
部のゲート酸化膜のみを選択的に厚くすることができ
る。

【００２０】請求項４による本発明方法では、ゲート酸
化膜を部分的に厚くする酸化工程の後でソース・ドレイ
ンのための不純物注入を行なうので、酸化工程による不
純物の再拡散が発生しない利点がある。請求項５の本発
明方法では、ゲート酸化膜の膜厚を部分的に厚くする酸
化工程の前にソース・ドレインのための不純物を注入し
ているので、不純物の再拡散は発生するが、酸化膜形成
と同時に不純物のドライブが可能となり、工程数の削減
を図ることができる。

【００２１】請求項６の本発明方法では、ソース側のゲ
ート酸化膜の酸化を防ぐ酸化遮蔽膜としてゲート電極用
の導電膜を用いることにより、シリコン基板に応力を与
えるなどの悪影響を避けることができる。その際、ゲー
ト電極のパターン化のためのマスクパターンをゲート電
極用導電膜用に予め形成しておくので、このマスクパタ
ーンがないときに必要となる二度のリソグラフィーによ
るアライメントずれや、ゲート長さやゲート幅の変化、
不均一などを未然に防ぐことができる。

【図面の簡単な説明】

【図１】（Ａ）と（Ｂ）はそれぞれ本発明の実施例を示
す断面図である。

【図２】図１（Ａ）の実施例を製造する方法を示す工程
断面図である。

【図３】図１（Ｂ）の実施例を製造する方法を示す工程
断面図である。

【図４】酸化遮蔽膜としてゲート電極用のポリシリコン
膜を利用する製造方法示す工程断面図である。

【符号の説明】

２ シリコン基板 ４ ソース領域 ６ ドレイン領域 ８ ゲート電極 ８ａ 膜厚の厚くなったゲート酸化膜 １０ ゲート電極 ２０ 酸化遮蔽膜 ２２ ゲート電極用マスクパターン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 吉輝 東京都大田区中馬込１丁目３番６号 株式 会社リコー内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板に不純物が拡散して形成され
   たソース領域とドレイン領域の間のチャネル領域上には
   ゲート酸化膜を介してゲート電極が形成され、前記ゲー
   ト酸化膜の膜厚はゲート電極の下側部分でチャネル幅方
   向に沿ったエッジ部の膜厚が他の部分の膜厚よりも厚く
   なっているＭＯＳ型半導体装置。
2. 【請求項２】 ゲート酸化膜の膜厚が厚くなっているエ
   ッジ部はドレイン側のエッジ部である請求項１に記載の
   ＭＯＳ型半導体装置。
3. 【請求項３】 半導体基板に素子分離領域を形成し、ゲ
   ート酸化膜を形成し、ゲート電極を形成した後、ゲート
   酸化膜の酸化の進行を防ぐための酸化遮蔽膜でソース領
   域を被い、ドレイン領域のゲート酸化膜を露出させて酸
   化を施し、ドレイン側のゲート電極エッジ部のゲート酸
   化膜の膜厚を厚くする工程を含む半導体装置の製造方
   法。
4. 【請求項４】 ゲート電極のエッジ部のゲート酸化膜の
   膜厚を厚くした後、ゲート電極をマスクとして基板に不
   純物をイオン注入してソース領域とドレイン領域を形成
   する請求項３に記載の製造方法。
5. 【請求項５】 ゲート電極のエッジ部のゲート酸化膜の
   膜厚を厚くする工程の前に、ゲート電極をマスクとして
   基板に不純物をイオン注入してソース領域とドレイン領
   域を形成する請求項３に記載の製造方法。
6. 【請求項６】 半導体基板に素子分離領域を形成し、ゲ
   ート酸化膜を形成した後、ゲート電極用の導電膜を堆積
   する工程、前記導電膜上にゲート電極用のパターンをも
   つマスクパターンを形成する工程、前記導電膜のうちド
   レイン側を除去した状態でその導電膜をマスクとしてド
   レイン側のゲート電極エッジ部のゲート酸化膜の膜厚を
   厚くする酸化工程、及び前記マスクパターンをマスクと
   して前記導電膜をエッチングによりパターン化してゲー
   ト電極を形成する工程、及びそのゲート電極をマスクに
   して基板に不純物を導入してソース領域とドレイン領域
   を形成する工程を含む半導体装置の製造方法。