JP2934445B2 - 薄膜トランジスタの形成方法 - Google Patents
薄膜トランジスタの形成方法Info
- Publication number
- JP2934445B2 JP2934445B2 JP63315654A JP31565488A JP2934445B2 JP 2934445 B2 JP2934445 B2 JP 2934445B2 JP 63315654 A JP63315654 A JP 63315654A JP 31565488 A JP31565488 A JP 31565488A JP 2934445 B2 JP2934445 B2 JP 2934445B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate electrode
- mask
- impurity region
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000010409 thin film Substances 0.000 title claims description 21
- 238000000034 method Methods 0.000 title description 11
- 239000010408 film Substances 0.000 claims description 56
- 239000010410 layer Substances 0.000 claims description 55
- 239000012535 impurity Substances 0.000 claims description 52
- 239000004065 semiconductor Substances 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 239000011229 interlayer Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910001415 sodium ion Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタの製造方法に関し、特にソ
ース・ドレイン領域が高濃度不純物領域のチャネル側に
低濃度不純物領域が形成された構造とされるいわゆるLD
D（ライトリィ・ドープト・ドレイン）構造の薄膜トラ
ンジスタの製造方法に関する。
ース・ドレイン領域が高濃度不純物領域のチャネル側に
低濃度不純物領域が形成された構造とされるいわゆるLD
D（ライトリィ・ドープト・ドレイン）構造の薄膜トラ
ンジスタの製造方法に関する。
本発明は、薄膜トランジスタの製造方法において、低
濃度不純物領域を形成した後、ゲート電極の側壁に残し
たサイドウォールスペーサをマスクに用いてイオン注入
することによって高濃度の不純物領域であるソース・ド
レイン領域を形成するものである。
濃度不純物領域を形成した後、ゲート電極の側壁に残し
たサイドウォールスペーサをマスクに用いてイオン注入
することによって高濃度の不純物領域であるソース・ド
レイン領域を形成するものである。
薄膜トランジスタのリークを小さくし、その耐圧を高
くするためには、ソース・ドレイン領域が高濃度不純物
領域にチャネル側に低濃度不純物領域が形成された構造
とされるいわゆるLDD構造とすることが最適である。
くするためには、ソース・ドレイン領域が高濃度不純物
領域にチャネル側に低濃度不純物領域が形成された構造
とされるいわゆるLDD構造とすることが最適である。
第２図ａ及び第２図ｂは、このような薄膜トランジス
タの製造方法を示す断面図である。
タの製造方法を示す断面図である。
薄膜トランジスタを製造するには、まず、絶縁基板21
上に所要のサイズで半導体層22が形成され、その上部の
ゲート絶縁膜23を介してゲート電極層24が形成される。
ゲート電極層24とゲート絶縁膜23は、セルフアラインで
パターニングされ、そのゲート電極層24に隣接した領域
をマスクするようにレジスト層25が形成される。このレ
ジスト層25をマスクとしながら、高濃度不純物領域を形
成するためのイオン注入が行われる（第２図ａ参照）。
上に所要のサイズで半導体層22が形成され、その上部の
ゲート絶縁膜23を介してゲート電極層24が形成される。
ゲート電極層24とゲート絶縁膜23は、セルフアラインで
パターニングされ、そのゲート電極層24に隣接した領域
をマスクするようにレジスト層25が形成される。このレ
ジスト層25をマスクとしながら、高濃度不純物領域を形
成するためのイオン注入が行われる（第２図ａ参照）。
次に、マスクとされたレジスト層25を除去し、全面に
低濃度不純物領域27を形成する濃度でイオン注入を行な
う。イオン注入後、層間絶縁膜として応力が小さくNaイ
オンストッパーになるPSG膜26を全面に形成し、アニー
ルを行って、薄膜トランジスタを完成する（第２図ｂ参
照）。
低濃度不純物領域27を形成する濃度でイオン注入を行な
う。イオン注入後、層間絶縁膜として応力が小さくNaイ
オンストッパーになるPSG膜26を全面に形成し、アニー
ルを行って、薄膜トランジスタを完成する（第２図ｂ参
照）。
LDD構造の薄膜トランジスタにおいては、ソース・ド
レイン領域の低濃度不純物領域27の不純物の濃度が低い
方が特性に優れることが確かめられている。
レイン領域の低濃度不純物領域27の不純物の濃度が低い
方が特性に優れることが確かめられている。
ところが、層間絶縁膜をPSG膜26で構成した場合に
は、その低濃度不純物領域27にリンが拡散してしまい、
その不純物濃度が高くなる。
は、その低濃度不純物領域27にリンが拡散してしまい、
その不純物濃度が高くなる。
また、層間絶縁膜をCVDSiO2膜とPSG膜からなるように
同一CVD装置をもって構成すると、CVDSiO2膜に少量のリ
ンが含まれてしまい、同様に低濃度不純物領域27の不純
物濃度が高くなる。
同一CVD装置をもって構成すると、CVDSiO2膜に少量のリ
ンが含まれてしまい、同様に低濃度不純物領域27の不純
物濃度が高くなる。
そこで、本発明は上述のような技術的な課題に鑑み、
層間絶縁膜から低濃度不純物領域への不純物の拡散を防
止するような薄膜トランジスタの製造方法を提供するこ
とを目的とする。
層間絶縁膜から低濃度不純物領域への不純物の拡散を防
止するような薄膜トランジスタの製造方法を提供するこ
とを目的とする。
上述の目的を達成するために、本発明に係る薄膜トラ
ンジスタの製造方法は、絶縁基板上に半導体層を形成す
る工程と、この半導体層の上に前記半導体層に接するゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲ
ート電極を形成する工程と、前記ゲート電極をマスクに
して不純物を導入し、前記半導体層に不純物領域を形成
する工程と、前記ゲート絶縁膜を加工してゲート電極の
幅より幅広になるように残されたゲート絶縁膜の一部
と、この残されたゲート絶縁膜の上であって前記ゲート
電極の側壁部及び前記ゲート電極の上方を覆うマスク層
からなるマスクを形成する工程と、前記不純物領域が形
成された半導体層に前記マスクを用いて不純物を導入
し、前記半導体層に高濃度不純物領域を形成する工程
と、前記マスクを除去して層間絶縁膜となるPSG膜を形
成する工程とを有するようにしたものである。
ンジスタの製造方法は、絶縁基板上に半導体層を形成す
る工程と、この半導体層の上に前記半導体層に接するゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲ
ート電極を形成する工程と、前記ゲート電極をマスクに
して不純物を導入し、前記半導体層に不純物領域を形成
する工程と、前記ゲート絶縁膜を加工してゲート電極の
幅より幅広になるように残されたゲート絶縁膜の一部
と、この残されたゲート絶縁膜の上であって前記ゲート
電極の側壁部及び前記ゲート電極の上方を覆うマスク層
からなるマスクを形成する工程と、前記不純物領域が形
成された半導体層に前記マスクを用いて不純物を導入
し、前記半導体層に高濃度不純物領域を形成する工程
と、前記マスクを除去して層間絶縁膜となるPSG膜を形
成する工程とを有するようにしたものである。
本発明に係る薄膜トランジスタの製造方法では、ゲー
ト絶縁膜を加工してゲート電極の幅より幅広になるよう
に残されたゲート絶縁膜の一部と、この残されたゲート
絶縁膜の上であってゲート電極の側壁部及びゲート電極
の上方を覆うマスク層からなるマスクを用いて、不純物
領域が形成された半導体層に不純物を導入して高濃度不
純物領域が形成されることにより、深さ方向にそれぞれ
略々同一濃度を有するLDD領域及び高濃度不純物領域の
ソース・ドレイン領域が形成される。
ト絶縁膜を加工してゲート電極の幅より幅広になるよう
に残されたゲート絶縁膜の一部と、この残されたゲート
絶縁膜の上であってゲート電極の側壁部及びゲート電極
の上方を覆うマスク層からなるマスクを用いて、不純物
領域が形成された半導体層に不純物を導入して高濃度不
純物領域が形成されることにより、深さ方向にそれぞれ
略々同一濃度を有するLDD領域及び高濃度不純物領域の
ソース・ドレイン領域が形成される。
本発明に係る薄膜トランジスタの製造法の具体的な実
施例を図面を参照しながら説明する。
施例を図面を参照しながら説明する。
本実施例は、LDD（ライトリィ・ドープト・ドレイ
ン）構造のｎチャンネル薄膜トランジスタに適用した例
である。
ン）構造のｎチャンネル薄膜トランジスタに適用した例
である。
以下、本実施例をその工程に従って第１図ａ〜第１図
ｅを参照しながら説明する。
ｅを参照しながら説明する。
まず、絶縁基板１上に薄膜のポリシリコン層２を形成
し、これを所定のサイズにパターニングして素子領域と
する。次に、そのポリシリコン層２を被覆するように、
ゲート絶縁膜３を形成する。ここで、ポリシリコン層２
の膜厚はおよそ400Åであり、ゲート絶縁膜３の膜厚は
およそ500Å程度である。
し、これを所定のサイズにパターニングして素子領域と
する。次に、そのポリシリコン層２を被覆するように、
ゲート絶縁膜３を形成する。ここで、ポリシリコン層２
の膜厚はおよそ400Åであり、ゲート絶縁膜３の膜厚は
およそ500Å程度である。
次に、第１図ａに示すように、全面にポリシリコン層
からなるゲート電極層４を形成し、所要のゲート長、ゲ
ート幅となるサイズにパターニングする。すなわち、ゲ
ート電極を形成する。このパターニングには、絶縁膜と
シリコンとで選択性の有る異方性エッチングが用いられ
る。したがって、ゲート電極層４の下部のゲート絶縁膜
３はパターニングされない。
からなるゲート電極層４を形成し、所要のゲート長、ゲ
ート幅となるサイズにパターニングする。すなわち、ゲ
ート電極を形成する。このパターニングには、絶縁膜と
シリコンとで選択性の有る異方性エッチングが用いられ
る。したがって、ゲート電極層４の下部のゲート絶縁膜
３はパターニングされない。
このようなゲート電極層４のパターニングの後、パタ
ーニングされたゲート電極層４をマスクとして、全面に
低濃度不純物領域５を形成するためのイオン注入を行
う。このイオン注入で、パターニングされたゲート電極
層４の下部以外のポリシリコン層２の領域に、低濃度に
不純物が打ち込まれる。このイオン注入の条件は、70ke
V、１×1013cm-2程度のものとされ、最終的に低濃度不
純物領域５の不純物濃度は１×1016〜１×1017cm-3程度
に設定される。
ーニングされたゲート電極層４をマスクとして、全面に
低濃度不純物領域５を形成するためのイオン注入を行
う。このイオン注入で、パターニングされたゲート電極
層４の下部以外のポリシリコン層２の領域に、低濃度に
不純物が打ち込まれる。このイオン注入の条件は、70ke
V、１×1013cm-2程度のものとされ、最終的に低濃度不
純物領域５の不純物濃度は１×1016〜１×1017cm-3程度
に設定される。
次に、第１図ｂに示すように、ゲート電極層４の隣接
領域７を覆うマスク層６を形成する。マスク層６は例え
ばフォトレジストを材料とする。ここで隣接領域とは、
ソース・ドレイン領域の高濃度不純物領域がチャネル形
成領域からオフセットされる領域であり、ポリシリコン
層２が低濃度不純物領域５のままにされる領域である。
領域７を覆うマスク層６を形成する。マスク層６は例え
ばフォトレジストを材料とする。ここで隣接領域とは、
ソース・ドレイン領域の高濃度不純物領域がチャネル形
成領域からオフセットされる領域であり、ポリシリコン
層２が低濃度不純物領域５のままにされる領域である。
次に、第１図ｃに示すように、そのマスク層５を用い
てゲート絶縁膜３を異方性エッチングによりエッチング
する。すると、ゲート絶縁膜３はゲート電極層４の直下
及びマスク層６の下部の隣接領域７以外で除去され、ポ
リシリコン層２が露出する。このように高濃度不純物領
域となる領域のゲート絶縁膜３を除去した方が、高濃度
にイオン注入する場合には好ましい。
てゲート絶縁膜３を異方性エッチングによりエッチング
する。すると、ゲート絶縁膜３はゲート電極層４の直下
及びマスク層６の下部の隣接領域７以外で除去され、ポ
リシリコン層２が露出する。このように高濃度不純物領
域となる領域のゲート絶縁膜３を除去した方が、高濃度
にイオン注入する場合には好ましい。
次に、第１図ｄを示すように、マスク層６をマスクと
して高濃度不純物領域８を形成するためのイオン注入を
行う。このイオン注入の条件は、例えば40keV、２×10
15cm-2とされる。このイオン注入により、ゲート電極層
４の直下及び隣接領域７以外のポリシリコン層２に、ソ
ース・ドレイン領域となる高濃度不純物領域８が形成さ
れる。
して高濃度不純物領域８を形成するためのイオン注入を
行う。このイオン注入の条件は、例えば40keV、２×10
15cm-2とされる。このイオン注入により、ゲート電極層
４の直下及び隣接領域７以外のポリシリコン層２に、ソ
ース・ドレイン領域となる高濃度不純物領域８が形成さ
れる。
次に、第１図ｅに示すように、マスク層６が除去さ
れ、全面に層間絶縁膜であるPSG膜９が形成される。隣
接領域７の低濃度不純物領域５上にはゲート絶縁膜３が
形成されているため、そのPSG膜９は低濃度不純物領域
５には直接に接続しない。したがって、リン等の拡散は
防止されることになる。以下、ソース・ドレイン領域の
アニールや、コンタクトホールの形成、配線層の形成等
を行って薄膜トランジスタを形成する。
れ、全面に層間絶縁膜であるPSG膜９が形成される。隣
接領域７の低濃度不純物領域５上にはゲート絶縁膜３が
形成されているため、そのPSG膜９は低濃度不純物領域
５には直接に接続しない。したがって、リン等の拡散は
防止されることになる。以下、ソース・ドレイン領域の
アニールや、コンタクトホールの形成、配線層の形成等
を行って薄膜トランジスタを形成する。
このように本実施例の薄膜トランジスタの製造方法
は、ゲート電極層とセルフアラインでゲート絶縁膜をパ
ターニングするのではなく、マスク層６によりゲート電
極層の隣接領域７まで、ゲート絶縁膜３を延在させてい
る。このため、層間絶縁膜（PSG膜９）から低濃度不純
物領域５へのリン等の不純物の拡散を防止することがで
き、素子の特性の変動を未然に防止することができる。
また、低濃度不純物領域５の表面は、ゲート絶縁膜３に
覆われるため、その界面特性は良好となる。また、層間
絶縁膜をCVDSiO2膜とPSG膜の組合せとする場合でも、ゲ
ート絶縁膜３が低濃度不純物領域５まで延在されている
ため、多少リンがCVDSiO2膜に含まれていても良くな
り、同一のCVD装置での処理が可能となる。
は、ゲート電極層とセルフアラインでゲート絶縁膜をパ
ターニングするのではなく、マスク層６によりゲート電
極層の隣接領域７まで、ゲート絶縁膜３を延在させてい
る。このため、層間絶縁膜（PSG膜９）から低濃度不純
物領域５へのリン等の不純物の拡散を防止することがで
き、素子の特性の変動を未然に防止することができる。
また、低濃度不純物領域５の表面は、ゲート絶縁膜３に
覆われるため、その界面特性は良好となる。また、層間
絶縁膜をCVDSiO2膜とPSG膜の組合せとする場合でも、ゲ
ート絶縁膜３が低濃度不純物領域５まで延在されている
ため、多少リンがCVDSiO2膜に含まれていても良くな
り、同一のCVD装置での処理が可能となる。
〔発明の効果 上述したように、本発明に係る薄膜トランジスタの製
造方法では、ゲート絶縁膜を加工してゲート電極の幅よ
り幅広になるように残されたゲート絶縁膜の一部と、こ
の残されたゲート絶縁膜の上であってゲート電極の側壁
部及びゲート電極の上方を覆うマスク層からなるマスク
を用いて、不純物領域が形成された半導体層に不純物を
導入して高濃度不純物領域を形成するようにしているの
で、深さ方向にそれぞれ略々同一濃度を有するLDD領域
及び高濃度不純物領域のソース・ドレイン領域を容易に
形成することができ、しかも、層間絶縁膜として用いら
れるPSG膜からソース・ドレインの低濃度不純物領域へ
のリンの拡散を防止することができる。
造方法では、ゲート絶縁膜を加工してゲート電極の幅よ
り幅広になるように残されたゲート絶縁膜の一部と、こ
の残されたゲート絶縁膜の上であってゲート電極の側壁
部及びゲート電極の上方を覆うマスク層からなるマスク
を用いて、不純物領域が形成された半導体層に不純物を
導入して高濃度不純物領域を形成するようにしているの
で、深さ方向にそれぞれ略々同一濃度を有するLDD領域
及び高濃度不純物領域のソース・ドレイン領域を容易に
形成することができ、しかも、層間絶縁膜として用いら
れるPSG膜からソース・ドレインの低濃度不純物領域へ
のリンの拡散を防止することができる。
第１図ａ〜第１図ｅは本発明に係る薄膜トランジスタの
製造方法の一例を工程順に示す断面図である。 第２図ａ及び第２図ｂは従来の薄膜トランジスタの製造
方法の一例を工程順に示す断面図である。 １……絶縁基板 ２……ポリシリコン層 ３……ゲート絶縁膜 ４……ゲート電極層 ５……低濃度不純物領域 ６……マスク層 ７……隣接領域 ８……高濃度不純物領域 ９……PSG膜
製造方法の一例を工程順に示す断面図である。 第２図ａ及び第２図ｂは従来の薄膜トランジスタの製造
方法の一例を工程順に示す断面図である。 １……絶縁基板 ２……ポリシリコン層 ３……ゲート絶縁膜 ４……ゲート電極層 ５……低濃度不純物領域 ６……マスク層 ７……隣接領域 ８……高濃度不純物領域 ９……PSG膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋本 芳浩 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (72)発明者 吉田 和好 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 平２−98143（ＪＰ，Ａ)
Claims (1)
- 【請求項１】絶縁基板上に半導体層を形成する工程と、 この半導体層の上に前記半導体層に接するゲート絶縁膜
を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極をマスクにして不純物を導入し、前記半
導体層に不純物領域を形成する工程と、 前記ゲート絶縁膜を加工してゲート電極の幅より幅広に
なるように残されたゲート絶縁膜の一部と、この残され
たゲート絶縁膜の上であって前記ゲート電極の側壁部及
び前記ゲート電極の上方を覆うマスク層からなるマスク
を形成する工程と、 前記不純物領域が形成された半導体層に前記マスクを用
いて不純物を導入し、前記半導体層に高濃度不純物領域
を形成する工程と、 前記マスクを除去して層間絶縁膜となるPSG膜を形成す
る工程とを有することを特徴とする薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63315654A JP2934445B2 (ja) | 1988-12-14 | 1988-12-14 | 薄膜トランジスタの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63315654A JP2934445B2 (ja) | 1988-12-14 | 1988-12-14 | 薄膜トランジスタの形成方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9280685A Division JPH1084118A (ja) | 1997-10-14 | 1997-10-14 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02159730A JPH02159730A (ja) | 1990-06-19 |
| JP2934445B2 true JP2934445B2 (ja) | 1999-08-16 |
Family
ID=18067973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63315654A Expired - Lifetime JP2934445B2 (ja) | 1988-12-14 | 1988-12-14 | 薄膜トランジスタの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2934445B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2719252B2 (ja) * | 1991-08-26 | 1998-02-25 | シャープ株式会社 | 薄膜トランジスタ |
| JP2794678B2 (ja) | 1991-08-26 | 1998-09-10 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| US5468987A (en) * | 1991-03-06 | 1995-11-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| JP2868168B2 (ja) * | 1991-08-23 | 1999-03-10 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2564725B2 (ja) | 1991-12-24 | 1996-12-18 | 株式会社半導体エネルギー研究所 | Ｍｏｓ型トランジスタの作製方法 |
| US5485019A (en) * | 1992-02-05 | 1996-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| TW223178B (en) * | 1992-03-27 | 1994-05-01 | Semiconductor Energy Res Co Ltd | Semiconductor device and its production method |
| JP3437863B2 (ja) | 1993-01-18 | 2003-08-18 | 株式会社半導体エネルギー研究所 | Ｍｉｓ型半導体装置の作製方法 |
| US6090646A (en) | 1993-05-26 | 2000-07-18 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device |
| JP2805590B2 (ja) * | 1993-09-20 | 1998-09-30 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2000150907A (ja) * | 1993-09-20 | 2000-05-30 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| TW297142B (ja) * | 1993-09-20 | 1997-02-01 | Handotai Energy Kenkyusho Kk | |
| JP3212060B2 (ja) * | 1993-09-20 | 2001-09-25 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| JP3030368B2 (ja) * | 1993-10-01 | 2000-04-10 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| US5719065A (en) | 1993-10-01 | 1998-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device with removable spacers |
| US6777763B1 (en) | 1993-10-01 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP3141979B2 (ja) * | 1993-10-01 | 2001-03-07 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| TW299897U (en) * | 1993-11-05 | 1997-03-01 | Semiconductor Energy Lab | A semiconductor integrated circuit |
| JP2873660B2 (ja) * | 1994-01-08 | 1999-03-24 | 株式会社半導体エネルギー研究所 | 半導体集積回路の作製方法 |
| US5616935A (en) | 1994-02-08 | 1997-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit having N-channel and P-channel transistors |
| TW529773U (en) | 1995-06-01 | 2003-04-21 | Semiconductor Energy L B | Semiconductor device |
| JP3989761B2 (ja) | 2002-04-09 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
| US7038239B2 (en) | 2002-04-09 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US7256421B2 (en) | 2002-05-17 | 2007-08-14 | Semiconductor Energy Laboratory, Co., Ltd. | Display device having a structure for preventing the deterioration of a light emitting device |
| JP2005093874A (ja) * | 2003-09-19 | 2005-04-07 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| CN110223990B (zh) * | 2019-06-18 | 2022-03-08 | 京东方科技集团股份有限公司 | 顶栅结构及其制备方法、阵列基板、显示设备 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0298143A (ja) * | 1988-10-04 | 1990-04-10 | Fuji Xerox Co Ltd | Ｌｄｄ構造ポリシリコン薄膜トランジスタの製造方法 |
-
1988
- 1988-12-14 JP JP63315654A patent/JP2934445B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02159730A (ja) | 1990-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2934445B2 (ja) | 薄膜トランジスタの形成方法 | |
| US6818536B2 (en) | Semiconductor device and method of manufacturing the same | |
| JPH0799313A (ja) | 半導体デバイスを分離する方法およびメモリー集積回路アレイ | |
| JPH10326891A (ja) | 半導体装置およびその製造方法 | |
| JP2951893B2 (ja) | 半導体素子のトランジスター製造方法 | |
| KR19990065450A (ko) | 플래쉬 메모리 셀의 제조방법 | |
| JP3019494B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP3239911B2 (ja) | 固体撮像素子の製造方法 | |
| JP3921484B2 (ja) | モス電界効果トランジスタの製造方法 | |
| JPH0831928A (ja) | 半導体装置の製造方法 | |
| JPH08181223A (ja) | 半導体装置の製造方法 | |
| JPH0521811A (ja) | 半導体装置及びその製造方法 | |
| JP2754202B2 (ja) | 半導体素子の製造方法 | |
| KR100486120B1 (ko) | Ｍｏｓ 트랜지스터의 형성 방법 | |
| JPH1084118A (ja) | 薄膜トランジスタ | |
| JPH098308A (ja) | 半導体素子のトランジスター及びその製造方法 | |
| JPH05259446A (ja) | 半導体装置の製造方法 | |
| KR100271661B1 (ko) | 반도체 소자 제조방법 | |
| JP3148227B2 (ja) | 半導体装置の製造方法 | |
| JP2002076137A (ja) | 半導体装置及びその製造方法 | |
| JP3850933B2 (ja) | 半導体装置の製造方法 | |
| JPH06232394A (ja) | 半導体装置の製造方法 | |
| JPH05283680A (ja) | Ｍｏｓ型半導体装置とその製造方法 | |
| KR100309645B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP2727557B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 10 |