JP2003060194A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JP2003060194A JP2003060194A JP2001243725A JP2001243725A JP2003060194A JP 2003060194 A JP2003060194 A JP 2003060194A JP 2001243725 A JP2001243725 A JP 2001243725A JP 2001243725 A JP2001243725 A JP 2001243725A JP 2003060194 A JP2003060194 A JP 2003060194A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate insulating
- film
- semiconductor device
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 230000003647 oxidation Effects 0.000 claims abstract description 22
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 239000000758 substrate Substances 0.000 abstract description 11
- 239000010408 film Substances 0.000 description 171
- 239000010410 layer Substances 0.000 description 20
- 230000015556 catabolic process Effects 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 11
- 238000002513 implantation Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000005684 electric field Effects 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- -1 boron ions Chemical class 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- 229910018594 Si-Cu Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910008465 Si—Cu Inorganic materials 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 トランジスタの駆動能力向上を図る。
【解決手段】 半導体基板上に選択酸化法により形成さ
れた第１のゲート絶縁膜と熱酸化法により形成された第
２のゲート絶縁膜とから成るゲート絶縁膜とを有し、当
該第１のゲート絶縁膜と第２のゲート絶縁膜に跨るよう
にゲート電極が形成されて成る半導体装置において、前
記第２のゲート絶縁膜が、膜厚の厚いゲート絶縁膜１０
Ａと、膜厚の薄いゲート絶縁膜１２とで構成されている
ことを特徴とする。
れた第１のゲート絶縁膜と熱酸化法により形成された第
２のゲート絶縁膜とから成るゲート絶縁膜とを有し、当
該第１のゲート絶縁膜と第２のゲート絶縁膜に跨るよう
にゲート電極が形成されて成る半導体装置において、前
記第２のゲート絶縁膜が、膜厚の厚いゲート絶縁膜１０
Ａと、膜厚の薄いゲート絶縁膜１２とで構成されている
ことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関するものであり、更に詳しく言えば、ＬＣ
ＤドライバやＥＬドライバ等に用いられるレベルシフタ
用の高耐圧ＭＯＳトランジスタのトランジスタ能力向上
を図る技術に関する。
製造方法に関するものであり、更に詳しく言えば、ＬＣ
ＤドライバやＥＬドライバ等に用いられるレベルシフタ
用の高耐圧ＭＯＳトランジスタのトランジスタ能力向上
を図る技術に関する。
【０００２】
【従来の技術】以下で、従来例に係わる半導体装置につ
いて図９に示すＬＯＣＯＳオフセット型高耐圧ＭＯＳト
ランジスタの断面図を参照しながら説明する。
いて図９に示すＬＯＣＯＳオフセット型高耐圧ＭＯＳト
ランジスタの断面図を参照しながら説明する。
【０００３】図９において、一導電型の半導体層（例え
ばＰ型の半導体基板やＰ型の半導体層で、本実施形態で
はＰ型ウエル領域５１）上に第１，第２のゲート絶縁膜
５２Ａ，５２Ｂを介してゲート電極５３が形成されてい
る。そして、前記ゲート電極５３の一端に隣接するよう
にＮ＋型ソース領域５４が形成されており、チャネル領
域５５を介して前記ソース領域５４と対向してＮ−型ド
レイン領域５６が形成され、更にゲート電極５３の他端
から離間され、かつＮ−型ドレイン領域５６に含まれる
ようにＮ＋型ドレイン領域５７が形成されている。尚、
５８は素子分離膜である。
ばＰ型の半導体基板やＰ型の半導体層で、本実施形態で
はＰ型ウエル領域５１）上に第１，第２のゲート絶縁膜
５２Ａ，５２Ｂを介してゲート電極５３が形成されてい
る。そして、前記ゲート電極５３の一端に隣接するよう
にＮ＋型ソース領域５４が形成されており、チャネル領
域５５を介して前記ソース領域５４と対向してＮ−型ド
レイン領域５６が形成され、更にゲート電極５３の他端
から離間され、かつＮ−型ドレイン領域５６に含まれる
ようにＮ＋型ドレイン領域５７が形成されている。尚、
５８は素子分離膜である。
【０００４】
【発明が解決しようとする課題】上記高耐圧ＭＯＳトラ
ンジスタは、通常耐圧（例えば、１０Ｖ程度）のＭＯＳ
トランジスタに比して厚いゲート絶縁膜（第１のゲート
絶縁膜５２Ａ）を形成している。即ち、例えば通常耐圧
のＭＯＳトランジスタのゲート絶縁膜が１５ｎｍとすれ
ば、高耐圧ＭＯＳトランジスタのゲート絶縁膜を１２０
ｎｍとしていた。
ンジスタは、通常耐圧（例えば、１０Ｖ程度）のＭＯＳ
トランジスタに比して厚いゲート絶縁膜（第１のゲート
絶縁膜５２Ａ）を形成している。即ち、例えば通常耐圧
のＭＯＳトランジスタのゲート絶縁膜が１５ｎｍとすれ
ば、高耐圧ＭＯＳトランジスタのゲート絶縁膜を１２０
ｎｍとしていた。
【０００５】また、Ｎ−型ドレイン領域５６に、ＬＯＣ
ＯＳ絶縁膜（第２のゲート絶縁膜５２Ｂ）を形成するこ
とで、この領域での電界集中の発生を緩和し、耐圧を向
上させていた。
ＯＳ絶縁膜（第２のゲート絶縁膜５２Ｂ）を形成するこ
とで、この領域での電界集中の発生を緩和し、耐圧を向
上させていた。
【０００６】ここで、ゲート絶縁膜の膜厚が厚くなると
弱反転リークが大きくなり、このリーク電流の発生を抑
えるために、チャネル領域に対してしきい値電圧調整用
のイオン注入層を形成し、しきい値電圧を高くする必要
があった。
弱反転リークが大きくなり、このリーク電流の発生を抑
えるために、チャネル領域に対してしきい値電圧調整用
のイオン注入層を形成し、しきい値電圧を高くする必要
があった。
【０００７】そのため、しきい値電圧が高くなること
で、トランジスタの駆動能力が低下してしまうという問
題があった。
で、トランジスタの駆動能力が低下してしまうという問
題があった。
【０００８】従って、本発明ではトランジスタの駆動能
力向上を可能とする半導体装置とその製造方法を提供す
ることを目的とする。
力向上を可能とする半導体装置とその製造方法を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】そこで、本発明の半導体
装置は、半導体層上にゲート絶縁膜を介してゲート電極
が形成され、当該ゲート電極に隣接するようにソース・
ドレイン領域が形成されて成るものにおいて、前記ゲー
ト絶縁膜が２種類以上の膜厚を有するように構成されて
いることを特徴とする。
装置は、半導体層上にゲート絶縁膜を介してゲート電極
が形成され、当該ゲート電極に隣接するようにソース・
ドレイン領域が形成されて成るものにおいて、前記ゲー
ト絶縁膜が２種類以上の膜厚を有するように構成されて
いることを特徴とする。
【００１０】また、本発明の半導体装置は、半導体層上
に選択酸化法により形成された第１のゲート絶縁膜と熱
酸化法により形成された第２のゲート絶縁膜とから成る
ゲート絶縁膜とを有し、当該第１，第２のゲート絶縁膜
に跨るようにゲート電極が形成されて成るものにおい
て、前記第２のゲート絶縁膜が、膜厚の異なる複数のゲ
ート絶縁膜から構成されていることを特徴とする。
に選択酸化法により形成された第１のゲート絶縁膜と熱
酸化法により形成された第２のゲート絶縁膜とから成る
ゲート絶縁膜とを有し、当該第１，第２のゲート絶縁膜
に跨るようにゲート電極が形成されて成るものにおい
て、前記第２のゲート絶縁膜が、膜厚の異なる複数のゲ
ート絶縁膜から構成されていることを特徴とする。
【００１１】そして、前記第２のゲート絶縁膜が、膜厚
の厚いゲート絶縁膜と膜厚の薄いゲート絶縁膜とで構成
され、前記第１のゲート絶縁膜が、前記膜厚の厚いゲー
ト絶縁膜よりも膜厚が厚く構成されていることを特徴と
する。
の厚いゲート絶縁膜と膜厚の薄いゲート絶縁膜とで構成
され、前記第１のゲート絶縁膜が、前記膜厚の厚いゲー
ト絶縁膜よりも膜厚が厚く構成されていることを特徴と
する。
【００１２】また、本発明の半導体装置の製造方法は、
半導体層上に選択酸化法により形成された第１のゲート
絶縁膜と熱酸化法により形成された第２のゲート絶縁膜
とから成るゲート絶縁膜を有し、当該第１，第２のゲー
ト絶縁膜に跨るようにゲート電極が形成されて成るもの
において、前記第２のゲート絶縁膜を形成する工程が、
前記半導体層上に膜厚の厚いゲート絶縁膜を形成し、当
該半導体層上の所定領域に形成された当該膜厚の厚いゲ
ート絶縁膜を除去した後に、前記膜厚の厚いゲート絶縁
膜に連なるように膜厚の薄いゲート絶縁膜を形成する工
程から成ることを特徴とする。
半導体層上に選択酸化法により形成された第１のゲート
絶縁膜と熱酸化法により形成された第２のゲート絶縁膜
とから成るゲート絶縁膜を有し、当該第１，第２のゲー
ト絶縁膜に跨るようにゲート電極が形成されて成るもの
において、前記第２のゲート絶縁膜を形成する工程が、
前記半導体層上に膜厚の厚いゲート絶縁膜を形成し、当
該半導体層上の所定領域に形成された当該膜厚の厚いゲ
ート絶縁膜を除去した後に、前記膜厚の厚いゲート絶縁
膜に連なるように膜厚の薄いゲート絶縁膜を形成する工
程から成ることを特徴とする。
【００１３】そして、前記第１のゲート絶縁膜を形成す
る工程の後に、前記第２のゲート絶縁膜を形成する工程
を有することを特徴とする。
る工程の後に、前記第２のゲート絶縁膜を形成する工程
を有することを特徴とする。
【００１４】更に、前記第１のゲート絶縁膜を形成する
工程の前に、前記第２のゲート絶縁膜を形成する工程を
有することを特徴とする。
工程の前に、前記第２のゲート絶縁膜を形成する工程を
有することを特徴とする。
【００１５】また、本発明の半導体装置の製造方法は、
半導体層上の所定領域に形成した耐酸化性膜をマスクに
当該半導体層を選択酸化してＬＯＣＯＳ絶縁膜を形成す
る工程と、前記耐酸化性膜を除去した後に半導体層上を
熱酸化して前記ＬＯＣＯＳ絶縁膜に連なるように膜厚の
厚いゲート絶縁膜を形成する工程と、前記半導体層上の
所定領域に形成した前記膜厚の厚いゲート絶縁膜の一部
を除去した後に前記半導体層上を熱酸化して当該膜厚の
厚いゲート絶縁膜に連なるように膜厚の薄いゲート絶縁
膜を形成する工程と、前記膜厚の薄いゲート絶縁膜、前
記膜厚の厚いゲート絶縁膜及び前記ＬＯＣＯＳ絶縁膜に
跨るようにゲート電極を形成する工程と、前記ゲート電
極に隣接するようにソース・ドレイン領域を形成する工
程とを具備したことを特徴とする。
半導体層上の所定領域に形成した耐酸化性膜をマスクに
当該半導体層を選択酸化してＬＯＣＯＳ絶縁膜を形成す
る工程と、前記耐酸化性膜を除去した後に半導体層上を
熱酸化して前記ＬＯＣＯＳ絶縁膜に連なるように膜厚の
厚いゲート絶縁膜を形成する工程と、前記半導体層上の
所定領域に形成した前記膜厚の厚いゲート絶縁膜の一部
を除去した後に前記半導体層上を熱酸化して当該膜厚の
厚いゲート絶縁膜に連なるように膜厚の薄いゲート絶縁
膜を形成する工程と、前記膜厚の薄いゲート絶縁膜、前
記膜厚の厚いゲート絶縁膜及び前記ＬＯＣＯＳ絶縁膜に
跨るようにゲート電極を形成する工程と、前記ゲート電
極に隣接するようにソース・ドレイン領域を形成する工
程とを具備したことを特徴とする。
【００１６】そして、前記ＬＯＣＯＳ絶縁膜を形成する
工程が、前記半導体層上に絶縁膜を形成した状態もしく
は前記半導体層上に絶縁膜とポリシリコン膜を形成した
状態で前記耐酸化性膜をマスクに当該半導体層を選択酸
化することを特徴とするものである。
工程が、前記半導体層上に絶縁膜を形成した状態もしく
は前記半導体層上に絶縁膜とポリシリコン膜を形成した
状態で前記耐酸化性膜をマスクに当該半導体層を選択酸
化することを特徴とするものである。
【００１７】
【発明の実施形態】以下、本発明の半導体装置とその製
造方法の一実施形態について図面を参照しながら説明す
る。尚、本実施形態の説明では、例えばレベルシフタ用
のＮチャネル型ＭＯＳトランジスタに本発明を適用した
一例を紹介する。
造方法の一実施形態について図面を参照しながら説明す
る。尚、本実施形態の説明では、例えばレベルシフタ用
のＮチャネル型ＭＯＳトランジスタに本発明を適用した
一例を紹介する。
【００１８】本発明の特徴は、図８に示すようにドレイ
ン耐圧のみ必要とされる高耐圧ＭＯＳトランジスタにお
いて、ソース側のゲート絶縁膜を膜厚の薄いゲート絶縁
膜１２で構成し、ドレイン側のゲート絶縁膜を膜厚の厚
いゲート絶縁膜１０Ａで構成することで、当該膜厚の厚
いゲート絶縁膜１０Ａの領域でドレイン耐圧を確保する
と共に、前記膜厚の薄いゲート絶縁膜１２の領域でしき
い値電圧を低くコントロールするようにしたことであ
る。
ン耐圧のみ必要とされる高耐圧ＭＯＳトランジスタにお
いて、ソース側のゲート絶縁膜を膜厚の薄いゲート絶縁
膜１２で構成し、ドレイン側のゲート絶縁膜を膜厚の厚
いゲート絶縁膜１０Ａで構成することで、当該膜厚の厚
いゲート絶縁膜１０Ａの領域でドレイン耐圧を確保する
と共に、前記膜厚の薄いゲート絶縁膜１２の領域でしき
い値電圧を低くコントロールするようにしたことであ
る。
【００１９】更に、ゲート絶縁膜の膜厚をＬＯＣＯＳオ
フセット構造を構成するＬＯＣＯＳ絶縁膜８Ｂをも含め
た３段構造とすることで、従来構造に比して電界集中を
より緩和させるようにしたことである。
フセット構造を構成するＬＯＣＯＳ絶縁膜８Ｂをも含め
た３段構造とすることで、従来構造に比して電界集中を
より緩和させるようにしたことである。
【００２０】以下、上記半導体装置の製造方法について
説明する。
説明する。
【００２１】先ず、図１において、１は一導電型、例え
ばＰ型の半導体（Ｓｉ）基板で、当該基板内に当該基板
内にＰ型ウエル領域２が形成されている。尚、前記Ｐ型
ウエル領域２を形成する工程は、Ｐ型不純物、例えばボ
ロンイオンを加速電圧８０ＫｅＶ、注入量１×１０13／
ｃｍ2の注入条件でイオン注入し、この不純物を拡散
（およそ１２００℃のＮ２雰囲気中で、８時間）処理す
ることで、Ｐ型ウエル領域５を形成している。
ばＰ型の半導体（Ｓｉ）基板で、当該基板内に当該基板
内にＰ型ウエル領域２が形成されている。尚、前記Ｐ型
ウエル領域２を形成する工程は、Ｐ型不純物、例えばボ
ロンイオンを加速電圧８０ＫｅＶ、注入量１×１０13／
ｃｍ2の注入条件でイオン注入し、この不純物を拡散
（およそ１２００℃のＮ２雰囲気中で、８時間）処理す
ることで、Ｐ型ウエル領域５を形成している。
【００２２】続いて、図２において、基板全面におよそ
１５ｎｍの膜厚の絶縁膜３とおよそ５０ｎｍの膜厚のポ
リシリコン膜４を形成した後に、当該ポリシリコン膜４
上に形成したフォトレジスト膜５をマスクにして、Ｎ型
不純物、例えばリンイオンを加速電圧１４０ＫｅＶで、
注入量７×１０12／ｃｍ2の注入条件でイオン注入す
る。これにより、レベルシフタ用のＮチャネル型ＭＯＳ
トランジスタのドレイン形成領域にイオン注入層６を形
成する。尚、前記絶縁膜３及びポリシリコン膜４は、後
述するＬＯＣＯＳ絶縁膜形成用の、いわゆるパッド酸化
膜及びパッドポリシリコン膜である。
１５ｎｍの膜厚の絶縁膜３とおよそ５０ｎｍの膜厚のポ
リシリコン膜４を形成した後に、当該ポリシリコン膜４
上に形成したフォトレジスト膜５をマスクにして、Ｎ型
不純物、例えばリンイオンを加速電圧１４０ＫｅＶで、
注入量７×１０12／ｃｍ2の注入条件でイオン注入す
る。これにより、レベルシフタ用のＮチャネル型ＭＯＳ
トランジスタのドレイン形成領域にイオン注入層６を形
成する。尚、前記絶縁膜３及びポリシリコン膜４は、後
述するＬＯＣＯＳ絶縁膜形成用の、いわゆるパッド酸化
膜及びパッドポリシリコン膜である。
【００２３】次に、図３において、前記ポリシリコン膜
４上に形成したシリコン窒化膜７をマスクに基板上を選
択酸化して、ＬＯＣＯＳ絶縁膜から成る素子分離膜８Ａ
及びＬＯＣＯＳ絶縁膜から成る第１のゲート絶縁膜８Ｂ
を形成する。この選択酸化により、前記イオン注入層６
が拡散されて低濃度のドレイン領域（Ｎ−層）９が形成
される。尚、本工程では、パッドポリシリコン膜を用い
ず、パッド酸化膜のみを介してＬＯＣＯＳ絶縁膜を形成
するものであっても良い。
４上に形成したシリコン窒化膜７をマスクに基板上を選
択酸化して、ＬＯＣＯＳ絶縁膜から成る素子分離膜８Ａ
及びＬＯＣＯＳ絶縁膜から成る第１のゲート絶縁膜８Ｂ
を形成する。この選択酸化により、前記イオン注入層６
が拡散されて低濃度のドレイン領域（Ｎ−層）９が形成
される。尚、本工程では、パッドポリシリコン膜を用い
ず、パッド酸化膜のみを介してＬＯＣＯＳ絶縁膜を形成
するものであっても良い。
【００２４】続いて、図４において、基板全面をおよそ
８７５℃でパイロ酸化して、およそ１２０ｎｍの膜厚の
厚いゲート絶縁膜１０（第２のゲート絶縁膜の一部）を
形成する。
８７５℃でパイロ酸化して、およそ１２０ｎｍの膜厚の
厚いゲート絶縁膜１０（第２のゲート絶縁膜の一部）を
形成する。
【００２５】更に、図５において、前記第１のゲート絶
縁膜８Ｂ及び厚いゲート絶縁膜１０の一部上にフォトレ
ジスト膜１１を形成し、当該フォトレジスト膜１１で覆
われていない領域の絶縁膜１０を除去して、前記第１の
ゲート絶縁膜８Ｂに連なるように厚いゲート絶縁膜１０
Ａを残膜させる。
縁膜８Ｂ及び厚いゲート絶縁膜１０の一部上にフォトレ
ジスト膜１１を形成し、当該フォトレジスト膜１１で覆
われていない領域の絶縁膜１０を除去して、前記第１の
ゲート絶縁膜８Ｂに連なるように厚いゲート絶縁膜１０
Ａを残膜させる。
【００２６】また、図６において、前記フォトレジスト
膜１１を除去した後に、基板全面をおよそ８５０℃でパ
イロ酸化し、更に９００℃の窒素雰囲気中で１０分間の
熱処理を加えることで、前記厚いゲート絶縁膜１０Ａに
連なるようにおよそ１５ｎｍの膜厚の薄いゲート絶縁膜
１２（第２のゲート絶縁膜の一部）を形成する。尚、本
工程により、前記ゲート絶縁膜１０Ａの下部の基板表層
が酸化されて当該ゲート絶縁膜１０Ａの膜厚も多少増加
する。
膜１１を除去した後に、基板全面をおよそ８５０℃でパ
イロ酸化し、更に９００℃の窒素雰囲気中で１０分間の
熱処理を加えることで、前記厚いゲート絶縁膜１０Ａに
連なるようにおよそ１５ｎｍの膜厚の薄いゲート絶縁膜
１２（第２のゲート絶縁膜の一部）を形成する。尚、本
工程により、前記ゲート絶縁膜１０Ａの下部の基板表層
が酸化されて当該ゲート絶縁膜１０Ａの膜厚も多少増加
する。
【００２７】そして、フォトレジスト膜（図示省略）を
マスクにゲート電極形成領域（薄いゲート絶縁膜１２）
の下部にしきい値電圧調整用のＰ型不純物、例えばボロ
ンイオンを加速電圧３５ＫｅＶで、注入量１×１０12／
ｃｍ2の注入条件でイオン注入する。
マスクにゲート電極形成領域（薄いゲート絶縁膜１２）
の下部にしきい値電圧調整用のＰ型不純物、例えばボロ
ンイオンを加速電圧３５ＫｅＶで、注入量１×１０12／
ｃｍ2の注入条件でイオン注入する。
【００２８】このように本発明では、薄いゲート絶縁膜
１２の下部にのみしきい値電圧調整用のイオン注入を行
い、厚いゲート絶縁膜１０Ａの下部にはしきい値電圧調
整用のイオン注入を行わないため、厚いゲート絶縁膜下
部のＰ型ウエル領域２の不純物濃度は、薄い濃度のまま
となり、従来構造に比してドレイン耐圧が向上する。
１２の下部にのみしきい値電圧調整用のイオン注入を行
い、厚いゲート絶縁膜１０Ａの下部にはしきい値電圧調
整用のイオン注入を行わないため、厚いゲート絶縁膜下
部のＰ型ウエル領域２の不純物濃度は、薄い濃度のまま
となり、従来構造に比してドレイン耐圧が向上する。
【００２９】尚、しきい値電圧調整用のイオン注入工程
において、前記ゲート絶縁膜１０Ａ，１２との膜厚差を
利用することで、フォトレジスト膜を用いないセルフア
ライン法によりしきい値電圧調整用のイオン注入を行う
ようにしても良い。更には、ゲート絶縁膜１０Ａ，１２
の下部全体にしきい値電圧調整用のイオン注入を行うよ
うにしても良く、この場合には、前記ゲート絶縁膜１０
Ａ，１２の膜厚の差からイオン注入される不純物の濃度
プロファイルが異なり、その結果、膜厚の厚いゲート絶
縁膜１０Ａの領域ではドレイン耐圧を確保することがで
きると共に、膜厚の薄いゲート絶縁膜１２の領域ではし
きい値電圧を低くコントロールすることができる。
において、前記ゲート絶縁膜１０Ａ，１２との膜厚差を
利用することで、フォトレジスト膜を用いないセルフア
ライン法によりしきい値電圧調整用のイオン注入を行う
ようにしても良い。更には、ゲート絶縁膜１０Ａ，１２
の下部全体にしきい値電圧調整用のイオン注入を行うよ
うにしても良く、この場合には、前記ゲート絶縁膜１０
Ａ，１２の膜厚の差からイオン注入される不純物の濃度
プロファイルが異なり、その結果、膜厚の厚いゲート絶
縁膜１０Ａの領域ではドレイン耐圧を確保することがで
きると共に、膜厚の薄いゲート絶縁膜１２の領域ではし
きい値電圧を低くコントロールすることができる。
【００３０】続いて、図７において、基板全面にリンド
ープ処理されたおよそ１００ｎｍの膜厚のポリシリコン
膜を形成し、その上におよそ１５０ｎｍの膜厚のシリサ
イド膜（本実施形態では、タングステンシリサイド（Ｗ
Ｓｉｘ）膜）を形成した後に、フォトレジスト膜（図示
省略）をマスクに当該タングステンシリサイド膜及びポ
リシリコン膜をパターニングしてポリシリコン膜１３の
上にタングステンシリサイド膜１４が積層されたゲート
電極１５を形成する。
ープ処理されたおよそ１００ｎｍの膜厚のポリシリコン
膜を形成し、その上におよそ１５０ｎｍの膜厚のシリサ
イド膜（本実施形態では、タングステンシリサイド（Ｗ
Ｓｉｘ）膜）を形成した後に、フォトレジスト膜（図示
省略）をマスクに当該タングステンシリサイド膜及びポ
リシリコン膜をパターニングしてポリシリコン膜１３の
上にタングステンシリサイド膜１４が積層されたゲート
電極１５を形成する。
【００３１】次に、図８において、前記素子分離膜８
Ａ、ゲート絶縁膜８Ｂ及びゲート電極１５をマスクにし
てＮ型不純物、例えばヒ素イオンを加速電圧７０ＫｅＶ
で、注入量５×１０15／ｃｍ2の注入条件でイオン注入
することで、前記ゲート電極１５の一端部に隣接するよ
うに高濃度のソース領域（Ｎ＋層）１６を形成し、前記
ゲート絶縁膜８Ｂを介して前記ゲート電極１５から離間
した領域に高濃度のドレイン領域（Ｎ＋層）１６を形成
する。
Ａ、ゲート絶縁膜８Ｂ及びゲート電極１５をマスクにし
てＮ型不純物、例えばヒ素イオンを加速電圧７０ＫｅＶ
で、注入量５×１０15／ｃｍ2の注入条件でイオン注入
することで、前記ゲート電極１５の一端部に隣接するよ
うに高濃度のソース領域（Ｎ＋層）１６を形成し、前記
ゲート絶縁膜８Ｂを介して前記ゲート電極１５から離間
した領域に高濃度のドレイン領域（Ｎ＋層）１６を形成
する。
【００３２】更に、全面に層間絶縁膜（本実施形態で
は、ＮＳＧ膜とＢＰＳＧ膜との積層膜）１７を形成し、
当該層間絶縁膜１７に形成したコンタクト孔を介してソ
ース・ドレイン領域１６にコンタクトする金属配線（例
えば、Ａｌ膜、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜等）
１８を形成する。
は、ＮＳＧ膜とＢＰＳＧ膜との積層膜）１７を形成し、
当該層間絶縁膜１７に形成したコンタクト孔を介してソ
ース・ドレイン領域１６にコンタクトする金属配線（例
えば、Ａｌ膜、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜等）
１８を形成する。
【００３３】そして、図示した説明は省略するが、全面
にパッシベーション膜を形成して本発明の半導体装置が
完成する。
にパッシベーション膜を形成して本発明の半導体装置が
完成する。
【００３４】以上説明したように本発明では、ＬＯＣＯ
Ｓオフセット型構造のレベルシフタ用のＮチャネル型Ｍ
ＯＳトランジスタにおいて、熱酸化法により形成した厚
いゲート絶縁膜の内、ソース側のゲート絶縁膜を選択的
にエッチングした後に、その領域に薄いゲート絶縁膜を
形成することで、当該膜厚の厚いゲート絶縁膜の領域で
ドレイン耐圧を確保することができ、しかも、前記膜厚
の薄いゲート絶縁膜の領域でしきい値電圧を低くコント
ロールすることができる。
Ｓオフセット型構造のレベルシフタ用のＮチャネル型Ｍ
ＯＳトランジスタにおいて、熱酸化法により形成した厚
いゲート絶縁膜の内、ソース側のゲート絶縁膜を選択的
にエッチングした後に、その領域に薄いゲート絶縁膜を
形成することで、当該膜厚の厚いゲート絶縁膜の領域で
ドレイン耐圧を確保することができ、しかも、前記膜厚
の薄いゲート絶縁膜の領域でしきい値電圧を低くコント
ロールすることができる。
【００３５】また、前記ゲート絶縁膜の膜厚を、膜厚の
厚いゲート絶縁膜１０Ａ、膜厚の薄いゲート絶縁膜１
２、そしてＬＯＣＯＳオフセット構造を構成するＬＯＣ
ＯＳ絶縁膜８Ｂを含めた３段構造とすることで、従来の
ＬＯＣＯＳオフセット構造の半導体装置に比して電界集
中をより緩和させることができる。
厚いゲート絶縁膜１０Ａ、膜厚の薄いゲート絶縁膜１
２、そしてＬＯＣＯＳオフセット構造を構成するＬＯＣ
ＯＳ絶縁膜８Ｂを含めた３段構造とすることで、従来の
ＬＯＣＯＳオフセット構造の半導体装置に比して電界集
中をより緩和させることができる。
【００３６】尚、本実施形態では、前述したようにＬＯ
ＣＯＳ絶縁膜から成る第１のゲート絶縁膜８Ｂを形成
し、第１のゲート絶縁膜８Ｂに連なるように厚いゲート
絶縁膜１０Ａ（第２のゲート絶縁膜の一部）を形成し、
当該厚いゲート絶縁膜１０Ａの一部を除去した後に、当
該厚いゲート絶縁膜１０Ａに連なるように薄いゲート絶
縁膜１２（第２のゲート絶縁膜の一部）を形成している
が、各絶縁膜８Ｂ，１０Ａ，１２の形成順序はこれに限
定されるものではなく、各種変更可能なものである。
ＣＯＳ絶縁膜から成る第１のゲート絶縁膜８Ｂを形成
し、第１のゲート絶縁膜８Ｂに連なるように厚いゲート
絶縁膜１０Ａ（第２のゲート絶縁膜の一部）を形成し、
当該厚いゲート絶縁膜１０Ａの一部を除去した後に、当
該厚いゲート絶縁膜１０Ａに連なるように薄いゲート絶
縁膜１２（第２のゲート絶縁膜の一部）を形成している
が、各絶縁膜８Ｂ，１０Ａ，１２の形成順序はこれに限
定されるものではなく、各種変更可能なものである。
【００３７】即ち、前記第１のゲート絶縁膜と前記第２
のゲート絶縁膜の形成順序が逆のもの、または前記第２
のゲート絶縁膜を構成する２種類の絶縁膜１０Ａ，１２
の形成順序が逆のもの、あるいは前記第２のゲート絶縁
膜を構成する２種類の絶縁膜の形成工程間に前記第１の
ゲート絶縁膜８Ｂの形成工程が介在するもの等である。
のゲート絶縁膜の形成順序が逆のもの、または前記第２
のゲート絶縁膜を構成する２種類の絶縁膜１０Ａ，１２
の形成順序が逆のもの、あるいは前記第２のゲート絶縁
膜を構成する２種類の絶縁膜の形成工程間に前記第１の
ゲート絶縁膜８Ｂの形成工程が介在するもの等である。
【００３８】また、本実施形態では、Ｎチャネル型ＭＯ
Ｓトランジスタから成るレベルシフタに本発明を適用し
た一例を紹介したが、Ｐチャネル型ＭＯＳトランジスタ
から成るレベルシフタに本発明を適用するものであって
も良い。
Ｓトランジスタから成るレベルシフタに本発明を適用し
た一例を紹介したが、Ｐチャネル型ＭＯＳトランジスタ
から成るレベルシフタに本発明を適用するものであって
も良い。
【００３９】更に、本実施形態では、本発明をレベルシ
フタ用のＮチャネル型ＭＯＳトランジスタに適用した一
例を紹介しているが、本発明はこれに限定されるもので
はなく、ドレイン耐圧のみ必要とする高耐圧ＭＯＳトラ
ンジスタにおいても適用可能なものである。
フタ用のＮチャネル型ＭＯＳトランジスタに適用した一
例を紹介しているが、本発明はこれに限定されるもので
はなく、ドレイン耐圧のみ必要とする高耐圧ＭＯＳトラ
ンジスタにおいても適用可能なものである。
【００４０】更に言えば、本発明が適用される半導体装
置は、ＬＯＣＯＳオフセット型に限定されるものではな
く、熱酸化法により形成されるゲート絶縁膜に膜厚の厚
い領域と膜厚の薄い領域とを持つように構成すること
で、膜厚差を利用してドレイン耐圧を確保すると共に、
トランジスタの駆動能力向上を図るものであっても良
い。
置は、ＬＯＣＯＳオフセット型に限定されるものではな
く、熱酸化法により形成されるゲート絶縁膜に膜厚の厚
い領域と膜厚の薄い領域とを持つように構成すること
で、膜厚差を利用してドレイン耐圧を確保すると共に、
トランジスタの駆動能力向上を図るものであっても良
い。
【００４１】
【発明の効果】本発明によれば、ゲート絶縁膜を２種類
以上の膜厚を有するように構成したことで、従来構成に
比して電界集中を緩和することができる。
以上の膜厚を有するように構成したことで、従来構成に
比して電界集中を緩和することができる。
【００４２】また、熱酸化法により形成されるゲート絶
縁膜を膜厚の厚い領域と膜厚の薄い領域とを持つように
構成することで、当該膜厚の厚い領域でドレイン耐圧を
確保すると共に、膜厚の薄い領域でしきい値電圧を低く
コントロールすることが可能になる。従って、トランジ
スタの駆動能力を向上させることができる。
縁膜を膜厚の厚い領域と膜厚の薄い領域とを持つように
構成することで、当該膜厚の厚い領域でドレイン耐圧を
確保すると共に、膜厚の薄い領域でしきい値電圧を低く
コントロールすることが可能になる。従って、トランジ
スタの駆動能力を向上させることができる。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図８】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図９】従来の半導体装置を示す断面図である。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F140 AA00 AA25 AA29 BA01 BC06
BD18 BD19 BE07 BF04 BF11
BF18 BH30 BK13 CA03 CB08
CC01 CC03 CC07
Claims (8)
- 【請求項１】 半導体層上にゲート絶縁膜を介してゲー
ト電極が形成され、当該ゲート電極に隣接するようにソ
ース・ドレイン領域が形成されて成る半導体装置におい
て、 前記ゲート絶縁膜が２種類以上の膜厚を有するように構
成されていることを特徴とする半導体装置。 - 【請求項２】 半導体層上に選択酸化法により形成され
た第１のゲート絶縁膜と熱酸化法により形成された第２
のゲート絶縁膜とから成るゲート絶縁膜とを有し、当該
第１，第２のゲート絶縁膜に跨るようにゲート電極が形
成されて成る半導体装置において、 前記第２のゲート絶縁膜が、膜厚の異なる複数のゲート
絶縁膜から構成されていることを特徴とする半導体装
置。 - 【請求項３】 前記第２のゲート絶縁膜が、膜厚の厚い
ゲート絶縁膜と膜厚の薄いゲート絶縁膜とで構成され、 前記第１のゲート絶縁膜が、前記膜厚の厚いゲート絶縁
膜よりも膜厚が厚く構成されていることを特徴とする請
求項２に記載の半導体装置。 - 【請求項４】 半導体層上に選択酸化法により形成され
た第１のゲート絶縁膜と熱酸化法により形成された第２
のゲート絶縁膜とから成るゲート絶縁膜を有し、当該第
１，第２のゲート絶縁膜に跨るようにゲート電極が形成
されて成る半導体装置の製造方法において、 前記第２のゲート絶縁膜を形成する工程が、前記半導体
層上に膜厚の厚いゲート絶縁膜を形成し、当該半導体層
上の所定領域に形成された当該膜厚の厚いゲート絶縁膜
を除去した後に、前記膜厚の厚いゲート絶縁膜に連なる
ように膜厚の薄いゲート絶縁膜を形成する工程から成る
ことを特徴とする半導体装置の製造方法。 - 【請求項５】 前記第１のゲート絶縁膜を形成する工程
の後に、前記第２のゲート絶縁膜を形成する工程を有す
ることを特徴とする請求項４に記載の半導体装置の製造
方法。 - 【請求項６】 前記第１のゲート絶縁膜を形成する工程
の前に、前記第２のゲート絶縁膜を形成する工程を有す
ることを特徴とする請求項４に記載の半導体装置の製造
方法。 - 【請求項７】 半導体層上の所定領域に形成した耐酸化
性膜をマスクに当該半導体層を選択酸化してＬＯＣＯＳ
絶縁膜を形成する工程と、 前記耐酸化性膜を除去した後に半導体層上を熱酸化して
前記ＬＯＣＯＳ絶縁膜に連なるように膜厚の厚いゲート
絶縁膜を形成する工程と、 前記半導体層上の所定領域に形成した前記膜厚の厚いゲ
ート絶縁膜の一部を除去した後に前記半導体層上を熱酸
化して当該膜厚の厚いゲート絶縁膜に連なるように膜厚
の薄いゲート絶縁膜を形成する工程と、 前記膜厚の薄いゲート絶縁膜、前記膜厚の厚いゲート絶
縁膜及び前記ＬＯＣＯＳ絶縁膜に跨るようにゲート電極
を形成する工程と、 前記ゲート電極に隣接するようにソース・ドレイン領域
を形成する工程とを具備したことを特徴とする半導体装
置の製造方法。 - 【請求項８】 前記ＬＯＣＯＳ絶縁膜を形成する工程
が、前記半導体層上に絶縁膜を形成した状態もしくは前
記半導体層上に絶縁膜とポリシリコン膜を形成した状態
で前記耐酸化性膜をマスクに当該半導体層を選択酸化す
ることを特徴とする請求項７に記載の半導体装置の製造
方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001243725A JP4804666B2 (ja) | 2001-08-10 | 2001-08-10 | 半導体装置の製造方法 |
| TW091116965A TW552714B (en) | 2001-08-10 | 2002-07-30 | Semiconductor device and process |
| CNB021276692A CN1259729C (zh) | 2001-08-10 | 2002-08-07 | 半导体器件及其制造方法 |
| US10/215,188 US6737707B2 (en) | 2001-08-10 | 2002-08-09 | Semiconductor device and manufacturing method thereof |
| KR10-2002-0047051A KR100508359B1 (ko) | 2001-08-10 | 2002-08-09 | 반도체 장치와 그 제조 방법 |
| US10/816,856 US6897117B2 (en) | 2001-08-10 | 2004-04-05 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001243725A JP4804666B2 (ja) | 2001-08-10 | 2001-08-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003060194A true JP2003060194A (ja) | 2003-02-28 |
| JP4804666B2 JP4804666B2 (ja) | 2011-11-02 |
Family
ID=19073774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001243725A Expired - Fee Related JP4804666B2 (ja) | 2001-08-10 | 2001-08-10 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6737707B2 (ja) |
| JP (1) | JP4804666B2 (ja) |
| KR (1) | KR100508359B1 (ja) |
| CN (1) | CN1259729C (ja) |
| TW (1) | TW552714B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007335548A (ja) * | 2006-06-14 | 2007-12-27 | Seiko Instruments Inc | Ｍｏｓ型電界効果トランジスタ |
| KR100851216B1 (ko) | 2007-06-12 | 2008-08-07 | 주식회사 동부하이텍 | 파워소자의 게이트 옥사이드 형성구조 |
| JP2009117670A (ja) * | 2007-11-07 | 2009-05-28 | Oki Semiconductor Co Ltd | 半導体素子およびその製造方法 |
| JP2009277741A (ja) * | 2008-05-13 | 2009-11-26 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4717283B2 (ja) * | 2001-08-10 | 2011-07-06 | 三洋電機株式会社 | ゲート絶縁膜の形成方法 |
| JP4804666B2 (ja) * | 2001-08-10 | 2011-11-02 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置の製造方法 |
| KR100614806B1 (ko) * | 2004-10-27 | 2006-08-22 | 삼성전자주식회사 | 고내압 트랜지스터 및 이의 제조 방법 |
| JP5437602B2 (ja) * | 2008-07-29 | 2014-03-12 | セイコーインスツル株式会社 | 半導体装置およびその製造方法 |
| US9343538B2 (en) * | 2011-05-13 | 2016-05-17 | Richtek Technology Corporation | High voltage device with additional isolation region under gate and manufacturing method thereof |
| CN104617144A (zh) * | 2015-01-15 | 2015-05-13 | 东南大学 | 一种高可靠性n型碳化硅纵向金属氧化物半导体管 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5889865A (ja) * | 1981-11-24 | 1983-05-28 | Hitachi Ltd | 絶縁ゲ−ト型半導体装置及びその製造法 |
| JPS59161871A (ja) * | 1983-02-16 | 1984-09-12 | ノ−ザン・テレコム・リミテツド | 高電圧金属オキサイド半導体トランジスタ |
| JPS6480073A (en) * | 1987-09-19 | 1989-03-24 | Fuji Electric Co Ltd | Semiconductor device |
| JPH04139759A (ja) * | 1990-09-29 | 1992-05-13 | Nec Corp | Ｍｏｓ型半導体装置の製造方法 |
| JPH04154171A (ja) * | 1990-10-17 | 1992-05-27 | Toshiba Corp | 半導体装置 |
| JPH0563193A (ja) * | 1991-09-05 | 1993-03-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH06177376A (ja) * | 1992-12-04 | 1994-06-24 | Toyota Motor Corp | Ｍｏｓ電界効果半導体装置の製造方法 |
| JPH10135448A (ja) * | 1996-10-28 | 1998-05-22 | Sharp Corp | Ｍｏｓトランジスタ及び半導体装置の製造方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5134085A (en) * | 1991-11-21 | 1992-07-28 | Micron Technology, Inc. | Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories |
| US5543343A (en) * | 1993-12-22 | 1996-08-06 | Sgs-Thomson Microelectronics, Inc. | Method fabricating an integrated circuit |
| JP2981717B2 (ja) * | 1994-09-02 | 1999-11-22 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置 |
| JP2929944B2 (ja) * | 1994-09-09 | 1999-08-03 | 株式会社デンソー | 半導体装置の製造方法 |
| JP3681794B2 (ja) * | 1995-08-30 | 2005-08-10 | 富士通株式会社 | 半導体装置の製造方法 |
| US5894059A (en) * | 1997-05-30 | 1999-04-13 | Chartered Semiconductor Manufacturing Company Ltd. | Dislocation free local oxidation of silicon with suppression of narrow space field oxide thinning effect |
| US6054374A (en) * | 1997-11-26 | 2000-04-25 | Advanced Micro Devices | Method of scaling dielectric thickness in a semiconductor process with ion implantation |
| KR100289056B1 (ko) * | 1997-12-19 | 2001-10-24 | 정선종 | 절연막경사식각을이용한전력소자제조방법 |
| JP2000106429A (ja) * | 1998-09-28 | 2000-04-11 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| TW408472B (en) * | 1999-05-06 | 2000-10-11 | United Microelectronics Corp | The manufacture method for increasing CMOS breakdown voltage |
| JP3589102B2 (ja) * | 1999-07-27 | 2004-11-17 | セイコーエプソン株式会社 | Ｓｏｉ構造のｍｏｓ電界効果トランジスタ及びその製造方法 |
| US6221737B1 (en) * | 1999-09-30 | 2001-04-24 | Philips Electronics North America Corporation | Method of making semiconductor devices with graded top oxide and graded drift region |
| US6399448B1 (en) * | 1999-11-19 | 2002-06-04 | Chartered Semiconductor Manufacturing Ltd. | Method for forming dual gate oxide |
| US6552395B1 (en) * | 2000-01-03 | 2003-04-22 | Advanced Micro Devices, Inc. | Higher thermal conductivity glass for SOI heat removal |
| US6538282B1 (en) * | 2000-03-14 | 2003-03-25 | Oki Electric Industry Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US6476448B2 (en) * | 2001-01-12 | 2002-11-05 | United Microelectronics Corp. | Front stage process of a fully depleted silicon-on-insulator device and a structure thereof |
| JP4717283B2 (ja) * | 2001-08-10 | 2011-07-06 | 三洋電機株式会社 | ゲート絶縁膜の形成方法 |
| JP4804666B2 (ja) * | 2001-08-10 | 2011-11-02 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置の製造方法 |
| US6495391B1 (en) * | 2002-02-05 | 2002-12-17 | Taiwan Semiconductor Manufacturing Company | Invention for reducing dark current of CMOS image sensor with new structure |
-
2001
- 2001-08-10 JP JP2001243725A patent/JP4804666B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-30 TW TW091116965A patent/TW552714B/zh not_active IP Right Cessation
- 2002-08-07 CN CNB021276692A patent/CN1259729C/zh not_active Expired - Fee Related
- 2002-08-09 KR KR10-2002-0047051A patent/KR100508359B1/ko not_active IP Right Cessation
- 2002-08-09 US US10/215,188 patent/US6737707B2/en not_active Expired - Lifetime
-
2004
- 2004-04-05 US US10/816,856 patent/US6897117B2/en not_active Expired - Lifetime
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5889865A (ja) * | 1981-11-24 | 1983-05-28 | Hitachi Ltd | 絶縁ゲ−ト型半導体装置及びその製造法 |
| JPS59161871A (ja) * | 1983-02-16 | 1984-09-12 | ノ−ザン・テレコム・リミテツド | 高電圧金属オキサイド半導体トランジスタ |
| JPS6480073A (en) * | 1987-09-19 | 1989-03-24 | Fuji Electric Co Ltd | Semiconductor device |
| JPH04139759A (ja) * | 1990-09-29 | 1992-05-13 | Nec Corp | Ｍｏｓ型半導体装置の製造方法 |
| JPH04154171A (ja) * | 1990-10-17 | 1992-05-27 | Toshiba Corp | 半導体装置 |
| JPH0563193A (ja) * | 1991-09-05 | 1993-03-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH06177376A (ja) * | 1992-12-04 | 1994-06-24 | Toyota Motor Corp | Ｍｏｓ電界効果半導体装置の製造方法 |
| JPH10135448A (ja) * | 1996-10-28 | 1998-05-22 | Sharp Corp | Ｍｏｓトランジスタ及び半導体装置の製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007335548A (ja) * | 2006-06-14 | 2007-12-27 | Seiko Instruments Inc | Ｍｏｓ型電界効果トランジスタ |
| KR100851216B1 (ko) | 2007-06-12 | 2008-08-07 | 주식회사 동부하이텍 | 파워소자의 게이트 옥사이드 형성구조 |
| JP2009117670A (ja) * | 2007-11-07 | 2009-05-28 | Oki Semiconductor Co Ltd | 半導体素子およびその製造方法 |
| JP4700043B2 (ja) * | 2007-11-07 | 2011-06-15 | Ｏｋｉセミコンダクタ株式会社 | 半導体素子の製造方法 |
| KR101494461B1 (ko) | 2007-11-07 | 2015-02-17 | 라피스 세미컨덕터 가부시키가이샤 | 반도체 소자 및 그 제조 방법 |
| JP2009277741A (ja) * | 2008-05-13 | 2009-11-26 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030014155A (ko) | 2003-02-15 |
| US6737707B2 (en) | 2004-05-18 |
| TW552714B (en) | 2003-09-11 |
| KR100508359B1 (ko) | 2005-08-17 |
| CN1405895A (zh) | 2003-03-26 |
| US20040183145A1 (en) | 2004-09-23 |
| JP4804666B2 (ja) | 2011-11-02 |
| US6897117B2 (en) | 2005-05-24 |
| CN1259729C (zh) | 2006-06-14 |
| US20030032223A1 (en) | 2003-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001298184A (ja) | 半導体装置とその製造方法 | |
| JP2000260987A (ja) | 半導体装置とその製造方法 | |
| US6815284B2 (en) | Manufacturing method of semiconductor device | |
| JP3448546B2 (ja) | 半導体装置とその製造方法 | |
| JP4712207B2 (ja) | 半導体装置の製造方法 | |
| JP4804666B2 (ja) | 半導体装置の製造方法 | |
| JP3355083B2 (ja) | 半導体装置の製造方法 | |
| JP4141095B2 (ja) | 半導体装置とその製造方法 | |
| US20040169224A1 (en) | Semiconductor device and manufacturing method therefor | |
| JPH06177376A (ja) | Ｍｏｓ電界効果半導体装置の製造方法 | |
| JP2917301B2 (ja) | 半導体装置及びその製造方法 | |
| JP2001068561A (ja) | Ｌｄｍｏｓ型半導体装置の製造方法 | |
| JP2001068560A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP3403117B2 (ja) | 半導体装置の製造方法 | |
| JP2003092401A (ja) | 半導体装置の製造方法 | |
| JP3279827B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP2001196578A (ja) | 半導体装置とその製造方法 | |
| JPH0453234A (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JPH06252397A (ja) | 高耐圧用トランジスタを有する半導体装置 | |
| JPH1131814A (ja) | 半導体装置の製造方法 | |
| JP2001118933A (ja) | 半導体装置の製造方法 | |
| JPH0563193A (ja) | 半導体装置の製造方法 | |
| JP2000307105A (ja) | 半導体装置とその製造方法 | |
| JP2001257354A (ja) | 半導体装置及びその製造方法 | |
| JP2001196583A (ja) | 半導体装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080729 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100420 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100422 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100618 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110428 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20110526 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20110526 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110711 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110725 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110809 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110810 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140819 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140819 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140819 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |