JP2001118933A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001118933A JP2001118933A JP29864299A JP29864299A JP2001118933A JP 2001118933 A JP2001118933 A JP 2001118933A JP 29864299 A JP29864299 A JP 29864299A JP 29864299 A JP29864299 A JP 29864299A JP 2001118933 A JP2001118933 A JP 2001118933A
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Abstract
(57)【要約】
【課題】 製造工程数の削減化を可能にした半導体装置
の製造方法を提供する。 【解決手段】 ＤＭＯＳトランジスタと、ロジック系の
ＭＯＳトランジスタとを１つの半導体基板上に構成する
半導体装置の製造方法において、前記ＤＭＯＳトランジ
スタ及びロジック系のＭＯＳトランジスタを構成する各
ゲート電極をおよそ１０５０℃以上の高温熱処理に耐え
得る同一膜（例えば、ポリシリコン膜１８）で形成し、
当該ポリシリコン膜１８上に自己整合的にチタンシリサ
イド膜３６を形成する工程を有することを特徴とする。
の製造方法を提供する。 【解決手段】 ＤＭＯＳトランジスタと、ロジック系の
ＭＯＳトランジスタとを１つの半導体基板上に構成する
半導体装置の製造方法において、前記ＤＭＯＳトランジ
スタ及びロジック系のＭＯＳトランジスタを構成する各
ゲート電極をおよそ１０５０℃以上の高温熱処理に耐え
得る同一膜（例えば、ポリシリコン膜１８）で形成し、
当該ポリシリコン膜１８上に自己整合的にチタンシリサ
イド膜３６を形成する工程を有することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に言えば、例えば液晶駆動用ドライバを
構成する各種ＭＯＳトランジスタを１つの半導体基板上
に構成する際の製造工程数の削減技術に関する。
方法に関し、更に言えば、例えば液晶駆動用ドライバを
構成する各種ＭＯＳトランジスタを１つの半導体基板上
に構成する際の製造工程数の削減技術に関する。
【０００２】
【従来の技術】以下、従来の半導体装置の製造方法につ
いて図面を参照しながら説明する。ここで、液晶駆動用
ドライバは、ロジック系の（例えば、３Ｖ）Ｎチャネル
型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジ
スタ、高耐圧系の（例えば、３０Ｖ）Ｎチャネル型ＭＯ
Ｓトランジスタ，Ｐチャネル型ＭＯＳトランジスタ，Ｎ
チャネル型Ｄ（Double dif fused）ＭＯＳトランジスタ
及びＰチャネル型ＤＭＯＳトランジスタ、レベルシフタ
用の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジス
タ等から成る。
いて図面を参照しながら説明する。ここで、液晶駆動用
ドライバは、ロジック系の（例えば、３Ｖ）Ｎチャネル
型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジ
スタ、高耐圧系の（例えば、３０Ｖ）Ｎチャネル型ＭＯ
Ｓトランジスタ，Ｐチャネル型ＭＯＳトランジスタ，Ｎ
チャネル型Ｄ（Double dif fused）ＭＯＳトランジスタ
及びＰチャネル型ＤＭＯＳトランジスタ、レベルシフタ
用の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジス
タ等から成る。
【０００３】このように各種ＭＯＳトランジスタを有す
る半導体装置において、例えば前記高耐圧系のＮチャネ
ル型ＭＯＳトランジスタ，Ｐチャネル型ＭＯＳトランジ
スタ，Ｎチャネル型ＤＭＯＳトランジスタ及びＰチャネ
ル型ＤＭＯＳトランジスタ、レベルシフタ用のＮチャネ
ル型ＭＯＳトランジスタ等の各種素子のゲート電極に
は、ポリシリコン膜が用いられ、他のロジック系のＮチ
ャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳト
ランジスタのようなスピードが要求される素子のゲート
電極には、ポリシリコン膜上にタングステンシリサイド
（ＷＳｉｘ）膜を積層することで低抵抗化が図られてい
る。
る半導体装置において、例えば前記高耐圧系のＮチャネ
ル型ＭＯＳトランジスタ，Ｐチャネル型ＭＯＳトランジ
スタ，Ｎチャネル型ＤＭＯＳトランジスタ及びＰチャネ
ル型ＤＭＯＳトランジスタ、レベルシフタ用のＮチャネ
ル型ＭＯＳトランジスタ等の各種素子のゲート電極に
は、ポリシリコン膜が用いられ、他のロジック系のＮチ
ャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳト
ランジスタのようなスピードが要求される素子のゲート
電極には、ポリシリコン膜上にタングステンシリサイド
（ＷＳｉｘ）膜を積層することで低抵抗化が図られてい
る。
【０００４】このような半導体装置の製造方法について
図面を参照しながら説明すると、図１１（ａ）に示すよ
うに半導体基板５１上のＬＯＣＯＳ法により形成された
素子分離膜５２以外の領域に高耐圧用に厚いゲート酸化
膜５３を介してゲート電極５４が形成され、このゲート
電極５４を被覆するようにＴＥＯＳ膜５５が形成されて
いる。
図面を参照しながら説明すると、図１１（ａ）に示すよ
うに半導体基板５１上のＬＯＣＯＳ法により形成された
素子分離膜５２以外の領域に高耐圧用に厚いゲート酸化
膜５３を介してゲート電極５４が形成され、このゲート
電極５４を被覆するようにＴＥＯＳ膜５５が形成されて
いる。
【０００５】この状態から、図１１（ｂ）に示すように
前記ゲート電極５４上を被覆するようにレジスト膜５６
を形成し、このレジスト膜５６をマスクにしてロジック
系のＭＯＳトランジスタ形成領域上の前記ゲート酸化膜
５３を除去する。
前記ゲート電極５４上を被覆するようにレジスト膜５６
を形成し、このレジスト膜５６をマスクにしてロジック
系のＭＯＳトランジスタ形成領域上の前記ゲート酸化膜
５３を除去する。
【０００６】次に、図１２（ａ）に示すように全面にポ
リシリコン膜５７、タングステンシリサイド（ＷＳｉ
ｘ）膜５８及びＴＥＯＳ膜５９を形成する。そして、ロ
ジック系のＭＯＳトランジスタ形成領域上にレジスト膜
６０を形成した状態で、このレジスト膜６０をマスクに
して図１２（ｂ）に示すように前記ＴＥＯＳ膜５９を全
面（異方性）エッチングして除去する。ここで、５９Ａ
は後工程でのロジック系のＭＯＳトランジスタのゲート
電極形成時のハードマスクとなる。また、５９Ｂは本来
不要なＴＥＯＳ膜５９の残膜層である。
リシリコン膜５７、タングステンシリサイド（ＷＳｉ
ｘ）膜５８及びＴＥＯＳ膜５９を形成する。そして、ロ
ジック系のＭＯＳトランジスタ形成領域上にレジスト膜
６０を形成した状態で、このレジスト膜６０をマスクに
して図１２（ｂ）に示すように前記ＴＥＯＳ膜５９を全
面（異方性）エッチングして除去する。ここで、５９Ａ
は後工程でのロジック系のＭＯＳトランジスタのゲート
電極形成時のハードマスクとなる。また、５９Ｂは本来
不要なＴＥＯＳ膜５９の残膜層である。
【０００７】更に、前記レジスト膜６０及びハードマス
ク５９Ａをマスクにして前記ポリシリコン膜５７、タン
グステンシリサイド（ＷＳｉｘ）膜５８をパターニング
して前記ロジック系のＭＯＳトランジスタのゲート電極
を形成する。
ク５９Ａをマスクにして前記ポリシリコン膜５７、タン
グステンシリサイド（ＷＳｉｘ）膜５８をパターニング
して前記ロジック系のＭＯＳトランジスタのゲート電極
を形成する。
【０００８】この際、図１３に示すように前記残膜層５
９Ｂがマスクとなって下層のタングステンシリサイド
（ＷＳｉｘ）膜５８Ａ及びポリシリコン膜５７Ａが残膜
してしまい、その上の層間絶縁膜上に金属膜が配線され
る場合、メタル間でのショート不良の発生原因となって
いた。
９Ｂがマスクとなって下層のタングステンシリサイド
（ＷＳｉｘ）膜５８Ａ及びポリシリコン膜５７Ａが残膜
してしまい、その上の層間絶縁膜上に金属膜が配線され
る場合、メタル間でのショート不良の発生原因となって
いた。
【０００９】
【発明が解決しようとする課題】上述したように従来の
液晶駆動用ドライバを構成する各種ＭＯＳトランジスタ
の中には、異なる材質からなるゲート電極を有するた
め、例えばポリシリコン膜単層から成る前記ＤＭＯＳト
ランジスタや高耐圧ＭＯＳトランジスタのゲート電極の
側壁部に上記タングステンシリサイド（ＷＳｉｘ）膜の
一部がサイドウォールスペーサ膜状に残膜することがあ
り、これを除去する工程が別に必要であった。
液晶駆動用ドライバを構成する各種ＭＯＳトランジスタ
の中には、異なる材質からなるゲート電極を有するた
め、例えばポリシリコン膜単層から成る前記ＤＭＯＳト
ランジスタや高耐圧ＭＯＳトランジスタのゲート電極の
側壁部に上記タングステンシリサイド（ＷＳｉｘ）膜の
一部がサイドウォールスペーサ膜状に残膜することがあ
り、これを除去する工程が別に必要であった。
【００１０】また、高耐圧系のＭＯＳトランジスタとロ
ジック系の微細化ＭＯＳトランジスタとではゲート酸化
膜厚が異なるため、前記ＤＭＯＳトランジスタや高耐圧
ＭＯＳトランジスタのソース・ドレイン層形成用と微細
化ＭＯＳトランジスタのソース・ドレイン層形成用と
で、別々のイオン注入工程が必要であった。
ジック系の微細化ＭＯＳトランジスタとではゲート酸化
膜厚が異なるため、前記ＤＭＯＳトランジスタや高耐圧
ＭＯＳトランジスタのソース・ドレイン層形成用と微細
化ＭＯＳトランジスタのソース・ドレイン層形成用と
で、別々のイオン注入工程が必要であった。
【００１１】また、上記構成において、全てのゲート電
極をポリサイド構造で形成できれば上記問題は発生しな
いと考えられるが、下記の問題で現時点ではＤＭＯＳト
ランジスタにおいてポリサイド構造の採用は困難であっ
た。
極をポリサイド構造で形成できれば上記問題は発生しな
いと考えられるが、下記の問題で現時点ではＤＭＯＳト
ランジスタにおいてポリサイド構造の採用は困難であっ
た。
【００１２】即ち、図６を準用して説明すると、当該Ｄ
ＭＯＳプロセスにおいて、Ｐ型ボディ層（ＰＢ２０）並
びにＮ型ボディ層（ＮＢ２１）はゲート電極１８Ｆ，１
８ＧをマスクにしてＰ型ボディ層用並びにＮ型ボディ層
用にイオン注入することで自己整合的に形成するもので
あり、このイオン注入後にＰ型ボディ層並びにＮ型ボデ
ィ層用の拡散工程を有していた。ここで、耐圧が３０Ｖ
以上となるように高耐圧トランジスタ及びＤＭＯＳトラ
ンジスタのソース・ドレイン層の拡散深さを１μｍ程度
にする必要があり、この拡散工程ではおよそ１０５０℃
以上の高温熱処理が加えられる。このとき、前記ゲート
電極をポリサイド構造で形成した場合には、タングステ
ンシリサイド（ＷＳｉｘ）膜に熱によるストレスが加わ
り、デバイス特性が劣化することがあり、上記したよう
なＤＭＯＳトランジスタにおいてポリサイド構造は採用
できなかった。尚、タングステンシリサイド（ＷＳｉ
ｘ）膜の熱によるストレス（膨張率）は、およそ６．３
×１０-6／℃であり、ポリシリコン膜の熱によるストレ
ス（膨張率）は、およそ２×１０-6／℃であり、タング
ステンシリサイド（ＷＳｉｘ）膜の熱膨張率はポリシリ
コン膜のおよそ３倍もあるため、その影響が大きかっ
た。
ＭＯＳプロセスにおいて、Ｐ型ボディ層（ＰＢ２０）並
びにＮ型ボディ層（ＮＢ２１）はゲート電極１８Ｆ，１
８ＧをマスクにしてＰ型ボディ層用並びにＮ型ボディ層
用にイオン注入することで自己整合的に形成するもので
あり、このイオン注入後にＰ型ボディ層並びにＮ型ボデ
ィ層用の拡散工程を有していた。ここで、耐圧が３０Ｖ
以上となるように高耐圧トランジスタ及びＤＭＯＳトラ
ンジスタのソース・ドレイン層の拡散深さを１μｍ程度
にする必要があり、この拡散工程ではおよそ１０５０℃
以上の高温熱処理が加えられる。このとき、前記ゲート
電極をポリサイド構造で形成した場合には、タングステ
ンシリサイド（ＷＳｉｘ）膜に熱によるストレスが加わ
り、デバイス特性が劣化することがあり、上記したよう
なＤＭＯＳトランジスタにおいてポリサイド構造は採用
できなかった。尚、タングステンシリサイド（ＷＳｉ
ｘ）膜の熱によるストレス（膨張率）は、およそ６．３
×１０-6／℃であり、ポリシリコン膜の熱によるストレ
ス（膨張率）は、およそ２×１０-6／℃であり、タング
ステンシリサイド（ＷＳｉｘ）膜の熱膨張率はポリシリ
コン膜のおよそ３倍もあるため、その影響が大きかっ
た。
【００１３】
【課題を解決するための手段】そこで、本発明の半導体
装置の製造方法は上記課題に鑑み為され、図１０に示す
ようにＤＭＯＳトランジスタと、ロジック系のＭＯＳト
ランジスタとを１つの半導体基板上に構成するものにお
いて、前記ＤＭＯＳトランジスタ及びロジック系のＭＯ
Ｓトランジスタを構成する各ゲート電極をおよそ１０５
０℃以上の高温熱処理に耐え得る同一膜（例えば、ポリ
シリコン膜１８）で形成し、当該ポリシリコン膜１８か
ら成る各ゲート電極１８Ａ，１８Ｂ，１８Ｃ，１８Ｄ，
１８Ｅ，１８Ｆ，１８Ｇ上に自己整合的にチタンシリサ
イド膜３６を形成する工程を有することを特徴とするも
のである。
装置の製造方法は上記課題に鑑み為され、図１０に示す
ようにＤＭＯＳトランジスタと、ロジック系のＭＯＳト
ランジスタとを１つの半導体基板上に構成するものにお
いて、前記ＤＭＯＳトランジスタ及びロジック系のＭＯ
Ｓトランジスタを構成する各ゲート電極をおよそ１０５
０℃以上の高温熱処理に耐え得る同一膜（例えば、ポリ
シリコン膜１８）で形成し、当該ポリシリコン膜１８か
ら成る各ゲート電極１８Ａ，１８Ｂ，１８Ｃ，１８Ｄ，
１８Ｅ，１８Ｆ，１８Ｇ上に自己整合的にチタンシリサ
イド膜３６を形成する工程を有することを特徴とするも
のである。
【００１４】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法に係る一実施形態について図面を参照しながら説明
する。
方法に係る一実施形態について図面を参照しながら説明
する。
【００１５】ここで、図１０は本発明の半導体装置、即
ち液晶駆動用ドライバは、図面（ａ）の左側からロジッ
ク系の（例えば、３Ｖ）Ｎチャネル型ＭＯＳトランジス
タ及びＰチャネル型ＭＯＳトランジスタ、レベルシフタ
用の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジス
タ、高耐圧系の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳ
トランジスタ，図面（ｂ）の左側から同じくＰチャネル
型ＭＯＳトランジスタ，Ｎチャネル型ＤＭＯＳトランジ
スタ及びＰチャネル型ＤＭＯＳトランジスタで構成され
る。
ち液晶駆動用ドライバは、図面（ａ）の左側からロジッ
ク系の（例えば、３Ｖ）Ｎチャネル型ＭＯＳトランジス
タ及びＰチャネル型ＭＯＳトランジスタ、レベルシフタ
用の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジス
タ、高耐圧系の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳ
トランジスタ，図面（ｂ）の左側から同じくＰチャネル
型ＭＯＳトランジスタ，Ｎチャネル型ＤＭＯＳトランジ
スタ及びＰチャネル型ＤＭＯＳトランジスタで構成され
る。
【００１６】以下、上記液晶駆動用ドライバを構成する
各種ＭＯＳトランジスタの製造方法について説明する。
各種ＭＯＳトランジスタの製造方法について説明する。
【００１７】先ず、図１において、各種ＭＯＳトランジ
スタを構成するための領域を画定するために、例えばＰ
型の半導体基板１内にＰ型ウエル３及びＮ型ウエル５を
形成する。
スタを構成するための領域を画定するために、例えばＰ
型の半導体基板１内にＰ型ウエル３及びＮ型ウエル５を
形成する。
【００１８】即ち、前記基板１のＮ型ウエル形成領域上
をおよそ５００Å程度のパッド酸化膜２を介して不図示
のレジスト膜で被覆した状態で、例えばボロンイオンを
およそ６０ＫｅＶの加速電圧で、４×１０12／ｃｍ2の
注入条件でイオン注入する。その後、図１に示すように
前記Ｐ型ウエル３上をレジスト膜４で被覆した状態で、
例えばリンイオンをおよそ１６０ＫｅＶの加速電圧で、
６×１０12／ｃｍ2の注入条件でイオン注入する。尚、
実際には前述したようにイオン注入された各イオン種
を、例えば１１５０℃のＮ2雰囲気で、４時間熱拡散す
ることで、Ｐ型ウエル３及びＮ型ウエル５となる。
をおよそ５００Å程度のパッド酸化膜２を介して不図示
のレジスト膜で被覆した状態で、例えばボロンイオンを
およそ６０ＫｅＶの加速電圧で、４×１０12／ｃｍ2の
注入条件でイオン注入する。その後、図１に示すように
前記Ｐ型ウエル３上をレジスト膜４で被覆した状態で、
例えばリンイオンをおよそ１６０ＫｅＶの加速電圧で、
６×１０12／ｃｍ2の注入条件でイオン注入する。尚、
実際には前述したようにイオン注入された各イオン種
を、例えば１１５０℃のＮ2雰囲気で、４時間熱拡散す
ることで、Ｐ型ウエル３及びＮ型ウエル５となる。
【００１９】次に、図２において、低濃度のＰ型及びＮ
型のソース・ドレイン層（以下、ＬＰ層８、ＬＮ層９と
称す。）を形成する。
型のソース・ドレイン層（以下、ＬＰ層８、ＬＮ層９と
称す。）を形成する。
【００２０】即ち、基板上に前記パッド酸化膜２上を、
先ず、不図示のレジスト膜でＬＮ層形成領域上を被覆し
た状態で基板表層に、例えばボロンイオンをおよそ８０
ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注入条件で
イオン注入してＬＰ層８を形成する。その後、不図示の
レジスト膜でＬＰ層８上を被覆した状態で基板表層に、
例えばリンイオンをおよそ５０ＫｅＶの加速電圧で、４
×１０12／ｃｍ2の注入条件でイオン注入してＬＮ層９
を形成する。尚、実際には前述したようにイオン注入さ
れた各イオン種を、例えば１１００℃のＮ2雰囲気で、
２時間熱拡散することで、ＬＰ層８及びＬＮ層９とな
る。
先ず、不図示のレジスト膜でＬＮ層形成領域上を被覆し
た状態で基板表層に、例えばボロンイオンをおよそ８０
ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注入条件で
イオン注入してＬＰ層８を形成する。その後、不図示の
レジスト膜でＬＰ層８上を被覆した状態で基板表層に、
例えばリンイオンをおよそ５０ＫｅＶの加速電圧で、４
×１０12／ｃｍ2の注入条件でイオン注入してＬＮ層９
を形成する。尚、実際には前述したようにイオン注入さ
れた各イオン種を、例えば１１００℃のＮ2雰囲気で、
２時間熱拡散することで、ＬＰ層８及びＬＮ層９とな
る。
【００２１】続いて、図３において、各ＭＯＳトランジ
スタ毎に素子分離するため、およそ６０００Å程度の素
子分離膜１１及び選択酸化膜１１Ａ（第１ゲート酸化膜
に相当し、後述する第２ゲート酸化膜１２と一体となっ
てＮチャネル型及びＰチャネル型ＤＭＯＳトランジスタ
用のゲート酸化膜を構成する。）をＬＯＣＯＳ法により
形成し、この素子分離膜１１及び選択酸化膜１１Ａ以外
の活性領域上におよそ８００Å程度の高耐圧用の厚いゲ
ート酸化膜１２（第２ゲート酸化膜に相当する。）を熱
酸化により形成する。
スタ毎に素子分離するため、およそ６０００Å程度の素
子分離膜１１及び選択酸化膜１１Ａ（第１ゲート酸化膜
に相当し、後述する第２ゲート酸化膜１２と一体となっ
てＮチャネル型及びＰチャネル型ＤＭＯＳトランジスタ
用のゲート酸化膜を構成する。）をＬＯＣＯＳ法により
形成し、この素子分離膜１１及び選択酸化膜１１Ａ以外
の活性領域上におよそ８００Å程度の高耐圧用の厚いゲ
ート酸化膜１２（第２ゲート酸化膜に相当する。）を熱
酸化により形成する。
【００２２】更に、図４において、レジスト膜をマスク
にして前記Ｎチャンネル型及びＰチャンネル型ＤＭＯＳ
トランジスタのソース領域側のＬＰ層８及びＬＮ層９の
拡散深さを調整するために、それぞれ逆側の導電型不純
物をイオン注入する。ここで、拡散深さを浅くするの
は、ドレインに高電圧を印加したときのパンチスルー防
止のためと、ＳＬＰ層８Ａ及びＳＬＮ層９Ａの濃度を高
めて寄生抵抗を低くするためである。尚、図４ではレジ
スト膜１４を用いて、ＬＮ層９に例えばボロンイオンを
およそ２４０ＫｅＶの加速電圧で、２×１０12／ｃｍ2
の注入条件でイオン注入している状態を例示している。
にして前記Ｎチャンネル型及びＰチャンネル型ＤＭＯＳ
トランジスタのソース領域側のＬＰ層８及びＬＮ層９の
拡散深さを調整するために、それぞれ逆側の導電型不純
物をイオン注入する。ここで、拡散深さを浅くするの
は、ドレインに高電圧を印加したときのパンチスルー防
止のためと、ＳＬＰ層８Ａ及びＳＬＮ層９Ａの濃度を高
めて寄生抵抗を低くするためである。尚、図４ではレジ
スト膜１４を用いて、ＬＮ層９に例えばボロンイオンを
およそ２４０ＫｅＶの加速電圧で、２×１０12／ｃｍ2
の注入条件でイオン注入している状態を例示している。
【００２３】次に、図５において、通常耐圧用のＮチャ
ネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上
とレベルシフタ用のＮチャネル型ＭＯＳトランジスタ形
成領域上の前記ゲート酸化膜１２を除去した後に、この
領域上に新たに所望の膜厚のゲート酸化膜を形成する。
ネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上
とレベルシフタ用のＮチャネル型ＭＯＳトランジスタ形
成領域上の前記ゲート酸化膜１２を除去した後に、この
領域上に新たに所望の膜厚のゲート酸化膜を形成する。
【００２４】即ち、先ず、全面にレベルシフタ用のＮチ
ャネル型ＭＯＳトランジスタ用におよそ１４０Å程度
（この段階では、およそ１００Å程度であるが、後述す
る通常耐圧用のゲート酸化膜形成時に膜厚が、１４０Å
程度まで増大する。）のゲート酸化膜１６を熱酸化によ
り形成する。続いて、通常耐圧用のＮチャネル型及びＰ
チャネル型ＭＯＳトランジスタ形成領域上に形成された
前記レベルシフタ用のＮチャネル型ＭＯＳトランジスタ
のゲート酸化膜１６を除去した後に、この領域に通常耐
圧用の薄いゲート酸化膜１７（およそ７０Å程度）を熱
酸化により形成する。
ャネル型ＭＯＳトランジスタ用におよそ１４０Å程度
（この段階では、およそ１００Å程度であるが、後述す
る通常耐圧用のゲート酸化膜形成時に膜厚が、１４０Å
程度まで増大する。）のゲート酸化膜１６を熱酸化によ
り形成する。続いて、通常耐圧用のＮチャネル型及びＰ
チャネル型ＭＯＳトランジスタ形成領域上に形成された
前記レベルシフタ用のＮチャネル型ＭＯＳトランジスタ
のゲート酸化膜１６を除去した後に、この領域に通常耐
圧用の薄いゲート酸化膜１７（およそ７０Å程度）を熱
酸化により形成する。
【００２５】続いて、図６において、全面におよそ１０
００Å程度のポリシリコン膜１８を形成し、このポリシ
リコン膜１８にＰＯＣｌ3を熱拡散源として熱拡散し導
電化した後に、このポリシリコン膜１８をパターニング
して高耐圧用のＮチャネル型及びＰチャネル型ＭＯＳト
ランジスタ、Ｎチャネル型及びＰチャネル型ＤＭＯＳト
ランジスタ用の各ゲート電極１８Ｄ，１８Ｅ，１８Ｆ，
１８Ｇ（後述するＤＭＯＳトランジスタのボディ層を形
成する際の、イオン注入用のマスクとなる。）を形成す
ると共に、通常耐圧用のＮチャネル型及びＰチャネル型
ＭＯＳトランジスタ形成領域上及びレベルシフタ用のＮ
チャネル型ＭＯＳトランジスタ形成領域上には、前記ポ
リシリコン膜１８が残膜する。
００Å程度のポリシリコン膜１８を形成し、このポリシ
リコン膜１８にＰＯＣｌ3を熱拡散源として熱拡散し導
電化した後に、このポリシリコン膜１８をパターニング
して高耐圧用のＮチャネル型及びＰチャネル型ＭＯＳト
ランジスタ、Ｎチャネル型及びＰチャネル型ＤＭＯＳト
ランジスタ用の各ゲート電極１８Ｄ，１８Ｅ，１８Ｆ，
１８Ｇ（後述するＤＭＯＳトランジスタのボディ層を形
成する際の、イオン注入用のマスクとなる。）を形成す
ると共に、通常耐圧用のＮチャネル型及びＰチャネル型
ＭＯＳトランジスタ形成領域上及びレベルシフタ用のＮ
チャネル型ＭＯＳトランジスタ形成領域上には、前記ポ
リシリコン膜１８が残膜する。
【００２６】このとき、オーバーエッチングがかかり、
各ゲート電極１８Ｄ，１８Ｅ，１８Ｆ，１８Ｇ下以外の
ゲート酸化膜１２はエッチング除去されるように設定さ
れている。
各ゲート電極１８Ｄ，１８Ｅ，１８Ｆ，１８Ｇ下以外の
ゲート酸化膜１２はエッチング除去されるように設定さ
れている。
【００２７】そして、図示しないが全面に薄く（およそ
２００Å程度）ＴＥＯＳ膜を形成し、レジスト膜を用い
て前記Ｎチャネル型及びＰチャネル型ＤＭＯＳトランジ
スタのソース層形成領域に、それぞれ逆側の導電型不純
物をイオン注入して、図６に示すようにこの部分に逆導
電型の不純物層（Ｐ型ボディ層２０、Ｎ型ボディ層２
１）を形成する。尚、上記ＴＥＯＳ膜はイオン注入工程
における基板表面へのダメージを抑止するためのもので
あり、例えば上記各ゲート電極１８Ｄ，１８Ｅ，１８
Ｆ，１８Ｇのパターニング時に、当該ゲート電極１８
Ｄ，１８Ｅ，１８Ｆ，１８Ｇ下以外のゲート酸化膜１２
を完全にはエッチング除去しないように設定しておけ
ば、あらためてＴＥＯＳ膜を形成する必要はない。
２００Å程度）ＴＥＯＳ膜を形成し、レジスト膜を用い
て前記Ｎチャネル型及びＰチャネル型ＤＭＯＳトランジ
スタのソース層形成領域に、それぞれ逆側の導電型不純
物をイオン注入して、図６に示すようにこの部分に逆導
電型の不純物層（Ｐ型ボディ層２０、Ｎ型ボディ層２
１）を形成する。尚、上記ＴＥＯＳ膜はイオン注入工程
における基板表面へのダメージを抑止するためのもので
あり、例えば上記各ゲート電極１８Ｄ，１８Ｅ，１８
Ｆ，１８Ｇのパターニング時に、当該ゲート電極１８
Ｄ，１８Ｅ，１８Ｆ，１８Ｇ下以外のゲート酸化膜１２
を完全にはエッチング除去しないように設定しておけ
ば、あらためてＴＥＯＳ膜を形成する必要はない。
【００２８】即ち、先ず、前記Ｎチャネル型ＤＭＯＳト
ランジスタのソース層形成領域上に開口を有する第１の
レジスト膜を用いて、前記ＬＮ層９Ａに例えばボロンイ
オンをおよそ４０ＫｅＶの加速電圧で、５×１０13／ｃ
ｍ2の注入条件でイオン注入して、Ｐ型ボディ層２０を
形成する。また、前記Ｐチャネル型ＤＭＯＳトランジス
タのソース層形成領域上に開口を有する第２のレジスト
膜を用いて、前記ＬＰ層８Ａに例えばリンイオンをおよ
そ１００ＫｅＶの加速電圧で、８×１０13／ｃｍ2の注
入条件でイオン注入して、Ｎ型ボディ層２１を形成す
る。尚、実際には前述したようにイオン注入された各イ
オン種が熱拡散されることで、Ｐ型ボディ層２０及びＮ
型ボディ層２１となる。
ランジスタのソース層形成領域上に開口を有する第１の
レジスト膜を用いて、前記ＬＮ層９Ａに例えばボロンイ
オンをおよそ４０ＫｅＶの加速電圧で、５×１０13／ｃ
ｍ2の注入条件でイオン注入して、Ｐ型ボディ層２０を
形成する。また、前記Ｐチャネル型ＤＭＯＳトランジス
タのソース層形成領域上に開口を有する第２のレジスト
膜を用いて、前記ＬＰ層８Ａに例えばリンイオンをおよ
そ１００ＫｅＶの加速電圧で、８×１０13／ｃｍ2の注
入条件でイオン注入して、Ｎ型ボディ層２１を形成す
る。尚、実際には前述したようにイオン注入された各イ
オン種が熱拡散されることで、Ｐ型ボディ層２０及びＮ
型ボディ層２１となる。
【００２９】ここで、この拡散工程ではおよそ１０５０
℃以上の高温熱処理が加えられるが、前記ゲート電極は
ポリシリコン膜で形成されているため、熱によるストレ
ス（膨張率、およそ２×１０-6／℃）の影響が小さいの
で、デバイス特性が劣化することはない。
℃以上の高温熱処理が加えられるが、前記ゲート電極は
ポリシリコン膜で形成されているため、熱によるストレ
ス（膨張率、およそ２×１０-6／℃）の影響が小さいの
で、デバイス特性が劣化することはない。
【００３０】更に、前記通常耐圧のＮチャネル型及びＰ
チャネル型ＭＯＳトランジスタ形成領域の基板（Ｐ型ウ
エル３）内に第２のＰ型ウエル２３及び第２のＮ型ウエ
ル２４を形成する。
チャネル型ＭＯＳトランジスタ形成領域の基板（Ｐ型ウ
エル３）内に第２のＰ型ウエル２３及び第２のＮ型ウエ
ル２４を形成する。
【００３１】即ち、前記通常耐圧のＮチャネル型ＭＯＳ
トランジスタ形成領域上に開口を有する不図示のレジス
ト膜をマスクにして前記Ｐ型ウエル３内に例えばボロン
イオンをおよそ２４０ＫｅＶの加速電圧で、２×１０13
／ｃｍ2の注入条件で前記ポリシリコン膜１８を貫通す
るようにイオン注入して、第２のＰ型ウエル２３を形成
する。また、前記通常耐圧用のＰチャネル型ＭＯＳトラ
ンジスタ形成領域上に開口を有する不図示のレジスト膜
をマスクにして前記Ｐ型ウエル３内に例えばリンイオン
をおよそ５５０ＫｅＶの加速電圧で、２×１０13／ｃｍ
2の注入条件で前記ポリシリコン膜１８を貫通するよう
にイオン注入して、第２のＮ型ウエル２４を形成する。
ここで、このイオン注入領域上にはポリシリコン膜１８
を成膜した時の状態のまま、ゲート電極用のパターニン
グを施すことなく残存させておくことで、前記第２のＰ
型ウエル２３及び第２のＮ型ウエル２４のそれぞれが均
一の深さで形成できる。
トランジスタ形成領域上に開口を有する不図示のレジス
ト膜をマスクにして前記Ｐ型ウエル３内に例えばボロン
イオンをおよそ２４０ＫｅＶの加速電圧で、２×１０13
／ｃｍ2の注入条件で前記ポリシリコン膜１８を貫通す
るようにイオン注入して、第２のＰ型ウエル２３を形成
する。また、前記通常耐圧用のＰチャネル型ＭＯＳトラ
ンジスタ形成領域上に開口を有する不図示のレジスト膜
をマスクにして前記Ｐ型ウエル３内に例えばリンイオン
をおよそ５５０ＫｅＶの加速電圧で、２×１０13／ｃｍ
2の注入条件で前記ポリシリコン膜１８を貫通するよう
にイオン注入して、第２のＮ型ウエル２４を形成する。
ここで、このイオン注入領域上にはポリシリコン膜１８
を成膜した時の状態のまま、ゲート電極用のパターニン
グを施すことなく残存させておくことで、前記第２のＰ
型ウエル２３及び第２のＮ型ウエル２４のそれぞれが均
一の深さで形成できる。
【００３２】続いて、図７において、前記ポリシリコン
膜１８をパターニングして前記通常耐圧用のＮチャネル
型及びＰチャネル型ＭＯＳトランジスタとレベルシフタ
用のＮチャネル型ＭＯＳトランジスタ用の各ゲート電極
１８Ａ，１８Ｂ，１８Ｃを形成する。ここで、図示しな
いが前述のゲート電極１８Ｄ，１８Ｅ，１８Ｆ，１８Ｇ
及び選択酸化膜１１Ａ上は、レジスト膜で被覆しておく
必要がある。この場合にも前記ゲート電極１８Ａ，１８
Ｂ，１８Ｃ下以外のゲート酸化膜１６，１７はオーバー
エッチングがかかりエッチング除去されるように設定さ
れている。
膜１８をパターニングして前記通常耐圧用のＮチャネル
型及びＰチャネル型ＭＯＳトランジスタとレベルシフタ
用のＮチャネル型ＭＯＳトランジスタ用の各ゲート電極
１８Ａ，１８Ｂ，１８Ｃを形成する。ここで、図示しな
いが前述のゲート電極１８Ｄ，１８Ｅ，１８Ｆ，１８Ｇ
及び選択酸化膜１１Ａ上は、レジスト膜で被覆しておく
必要がある。この場合にも前記ゲート電極１８Ａ，１８
Ｂ，１８Ｃ下以外のゲート酸化膜１６，１７はオーバー
エッチングがかかりエッチング除去されるように設定さ
れている。
【００３３】更に、図８において、前記ゲート電極１８
Ａ，１８Ｂ，１８Ｃ，１８Ｄ，１８Ｅ，１８Ｆ，１８Ｇ
及び基板上におよそ２００ÅのＴＥＯＳ膜２７を形成し
た後に、前記ゲート電極１８Ａ，１８Ｂ，１８Ｃ，１８
Ｄ，１８Ｅ，１８Ｆ，１８Ｇ及び不図示のレジスト膜を
マスクにして各種導電型の不純物をイオン注入して、各
ＭＯＳトランジスタ用の低濃度のソース・ドレイン層を
形成する。
Ａ，１８Ｂ，１８Ｃ，１８Ｄ，１８Ｅ，１８Ｆ，１８Ｇ
及び基板上におよそ２００ÅのＴＥＯＳ膜２７を形成し
た後に、前記ゲート電極１８Ａ，１８Ｂ，１８Ｃ，１８
Ｄ，１８Ｅ，１８Ｆ，１８Ｇ及び不図示のレジスト膜を
マスクにして各種導電型の不純物をイオン注入して、各
ＭＯＳトランジスタ用の低濃度のソース・ドレイン層を
形成する。
【００３４】即ち、通常耐圧用のＮチャネル型ＭＯＳト
ランジスタ，レベルシフタ用のＮチャネル型ＭＯＳトラ
ンジスタ，高耐圧用のＮチャネル型ＭＯＳトランジスタ
及びＮチャネル型ＤＭＯＳトランジスタの各低濃度ソー
ス・ドレイン層形成領域上に開口を有する不図示のレジ
スト膜をマスクにして、例えばリンイオンをおよそ２０
ＫｅＶの加速電圧で、５×１０13／ｃｍ2の注入条件で
イオン注入して、低濃度のＮ−型ソース・ドレイン層２
５を形成する。また、通常耐圧用のＰチャネル型ＭＯＳ
トランジスタ，高耐圧用のＰチャネル型ＭＯＳトランジ
スタ及びＰチャネル型ＤＭＯＳトランジスタの各低濃度
ソース・ドレイン層形成領域上に開口を有する不図示の
レジスト膜をマスクにして、例えばニフッ化ボロンイオ
ンをおよそ２０ＫｅＶの加速電圧で、３×１０13／ｃｍ
2の注入条件でイオン注入して、低濃度のＰ＋型ソース・
ドレイン層２６を形成する。このイオン注入の活性化は
およそ９００℃のＮ2雰囲気で１０秒のランプアニール
で行う。
ランジスタ，レベルシフタ用のＮチャネル型ＭＯＳトラ
ンジスタ，高耐圧用のＮチャネル型ＭＯＳトランジスタ
及びＮチャネル型ＤＭＯＳトランジスタの各低濃度ソー
ス・ドレイン層形成領域上に開口を有する不図示のレジ
スト膜をマスクにして、例えばリンイオンをおよそ２０
ＫｅＶの加速電圧で、５×１０13／ｃｍ2の注入条件で
イオン注入して、低濃度のＮ−型ソース・ドレイン層２
５を形成する。また、通常耐圧用のＰチャネル型ＭＯＳ
トランジスタ，高耐圧用のＰチャネル型ＭＯＳトランジ
スタ及びＰチャネル型ＤＭＯＳトランジスタの各低濃度
ソース・ドレイン層形成領域上に開口を有する不図示の
レジスト膜をマスクにして、例えばニフッ化ボロンイオ
ンをおよそ２０ＫｅＶの加速電圧で、３×１０13／ｃｍ
2の注入条件でイオン注入して、低濃度のＰ＋型ソース・
ドレイン層２６を形成する。このイオン注入の活性化は
およそ９００℃のＮ2雰囲気で１０秒のランプアニール
で行う。
【００３５】更に、図８において、全面に前記ゲート電
極１８Ａ，１８Ｂ，１８Ｃ，１８Ｄ，１８Ｅ，１８Ｆ，
１８Ｇを被覆するようにおよそ２５００Å程度のＴＥＯ
Ｓ膜２８をＬＰＣＶＤ法により形成する。そして、前記
ゲート電極１８Ａ，１８Ｂ以外の前記ゲート電極１８
Ｃ，１８Ｄ，１８Ｅ，１８Ｆ，１８Ｇ上にその一部ある
いは全部を被覆するようにレジスト膜２９を形成した後
に、このレジスト膜２９をマスクにして前記ＴＥＯＳ膜
２８を異方性エッチングする。これにより、図９に示す
ように前記ゲート電極１８Ａ，１８Ｂの両側壁部、ゲー
ト電極１８Ｃ，１８Ｆ，１８Ｇの片側（ソース層側）の
側壁部にサイドウォールスペーサ膜２８Ａが形成され、
前記レジスト膜２９で被覆された領域にはＴＥＯＳ膜２
８がそのまま残膜する。このとき、高耐圧部の低濃度イ
オン注入層では、ＴＥＯＳ膜が残るため、エッチングダ
メージの影響を受けない。また、後述のサリサイド膜形
成領域となるポリシリコン膜の表面が露出する。
極１８Ａ，１８Ｂ，１８Ｃ，１８Ｄ，１８Ｅ，１８Ｆ，
１８Ｇを被覆するようにおよそ２５００Å程度のＴＥＯ
Ｓ膜２８をＬＰＣＶＤ法により形成する。そして、前記
ゲート電極１８Ａ，１８Ｂ以外の前記ゲート電極１８
Ｃ，１８Ｄ，１８Ｅ，１８Ｆ，１８Ｇ上にその一部ある
いは全部を被覆するようにレジスト膜２９を形成した後
に、このレジスト膜２９をマスクにして前記ＴＥＯＳ膜
２８を異方性エッチングする。これにより、図９に示す
ように前記ゲート電極１８Ａ，１８Ｂの両側壁部、ゲー
ト電極１８Ｃ，１８Ｆ，１８Ｇの片側（ソース層側）の
側壁部にサイドウォールスペーサ膜２８Ａが形成され、
前記レジスト膜２９で被覆された領域にはＴＥＯＳ膜２
８がそのまま残膜する。このとき、高耐圧部の低濃度イ
オン注入層では、ＴＥＯＳ膜が残るため、エッチングダ
メージの影響を受けない。また、後述のサリサイド膜形
成領域となるポリシリコン膜の表面が露出する。
【００３６】そして、図９において、前記サイドウォー
ルスペーサ膜２８Ａ及びＴＥＯＳ膜２８をマスクに各Ｍ
ＯＳトランジスタ形成領域に各種導電型の不純物をイオ
ン注入して、各ＭＯＳトランジスタ用の高濃度のソース
・ドレイン層を形成する。
ルスペーサ膜２８Ａ及びＴＥＯＳ膜２８をマスクに各Ｍ
ＯＳトランジスタ形成領域に各種導電型の不純物をイオ
ン注入して、各ＭＯＳトランジスタ用の高濃度のソース
・ドレイン層を形成する。
【００３７】即ち、通常耐圧用のＮチャネル型ＭＯＳト
ランジスタ，レベルシフタ用のＮチャネル型ＭＯＳトラ
ンジスタ，高耐圧用のＮチャネル型ＭＯＳトランジスタ
及びＮチャネル型ＤＭＯＳトランジスタの各高濃度ソー
ス・ドレイン層形成領域上に開口を有する不図示のレジ
スト膜をマスクにして、例えばヒ素イオンをおよそ７０
ＫｅＶの加速電圧で、５×１０15／ｃｍ2の注入条件で
イオン注入して、高濃度のＮ＋型ソース・ドレイン層３
０を形成する。また、通常耐圧用のＰチャネル型ＭＯＳ
トランジスタ，高耐圧用のＰチャネル型ＭＯＳトランジ
スタ及びＰチャネル型ＤＭＯＳトランジスタの各高濃度
ソース・ドレイン層形成領域上に開口を有する不図示の
レジスト膜をマスクにして、例えばニフッ化ボロンイオ
ンをおよそ４０ＫｅＶの加速電圧で、４×１０15／ｃｍ
2の注入条件でイオン注入して、高濃度のＰ＋型ソース・
ドレイン層３１を形成する。このイオン注入の活性化
は、前述した工程と同様に、およそ９００℃のＮ2雰囲
気で１０秒のランプアニールで行われる。
ランジスタ，レベルシフタ用のＮチャネル型ＭＯＳトラ
ンジスタ，高耐圧用のＮチャネル型ＭＯＳトランジスタ
及びＮチャネル型ＤＭＯＳトランジスタの各高濃度ソー
ス・ドレイン層形成領域上に開口を有する不図示のレジ
スト膜をマスクにして、例えばヒ素イオンをおよそ７０
ＫｅＶの加速電圧で、５×１０15／ｃｍ2の注入条件で
イオン注入して、高濃度のＮ＋型ソース・ドレイン層３
０を形成する。また、通常耐圧用のＰチャネル型ＭＯＳ
トランジスタ，高耐圧用のＰチャネル型ＭＯＳトランジ
スタ及びＰチャネル型ＤＭＯＳトランジスタの各高濃度
ソース・ドレイン層形成領域上に開口を有する不図示の
レジスト膜をマスクにして、例えばニフッ化ボロンイオ
ンをおよそ４０ＫｅＶの加速電圧で、４×１０15／ｃｍ
2の注入条件でイオン注入して、高濃度のＰ＋型ソース・
ドレイン層３１を形成する。このイオン注入の活性化
は、前述した工程と同様に、およそ９００℃のＮ2雰囲
気で１０秒のランプアニールで行われる。
【００３８】ここで、前記ソース・ドレイン層２５，２
６，３０，３１は前記ＴＥＯＳ膜２７を介してイオン注
入されるため、同一工程で形成することができるため、
製造工数の削減化が図れる。
６，３０，３１は前記ＴＥＯＳ膜２７を介してイオン注
入されるため、同一工程で形成することができるため、
製造工数の削減化が図れる。
【００３９】また、３３，３４はＰ型ボディ層２０、Ｎ
型ボディ層２１の各電位を取るためのＰ型拡散層及びＮ
型拡散層である。尚、このＰ型拡散層３３及びＮ型拡散
層３４は、前述した高濃度のＰ＋型及びＮ＋型ソース・
ドレイン層３０，３１を形成する工程と同一工程で形成
してもよく、別工程としても構わない。
型ボディ層２１の各電位を取るためのＰ型拡散層及びＮ
型拡散層である。尚、このＰ型拡散層３３及びＮ型拡散
層３４は、前述した高濃度のＰ＋型及びＮ＋型ソース・
ドレイン層３０，３１を形成する工程と同一工程で形成
してもよく、別工程としても構わない。
【００４０】更に、図１０において、前記ＴＥＯＳ膜２
８，２８Ａを保護膜として用いて、前記高濃度のＰ＋型
及びＮ＋型ソース・ドレイン層３０，３１上面及びゲー
ト電極１８Ａ，１８Ｂ，１８Ｃ，１８Ｄ，１８Ｅ，１８
Ｆ，１８Ｇ上面にシリサイド膜を形成する。
８，２８Ａを保護膜として用いて、前記高濃度のＰ＋型
及びＮ＋型ソース・ドレイン層３０，３１上面及びゲー
ト電極１８Ａ，１８Ｂ，１８Ｃ，１８Ｄ，１８Ｅ，１８
Ｆ，１８Ｇ上面にシリサイド膜を形成する。
【００４１】即ち、前記ＴＥＯＳ膜２７を全面エッチン
グにより除去し、例えば、およそ３００Å程度のチタン
膜を形成した後に、このチタン膜をランプアニール処理
することで、前記高濃度のＰ＋型及びＮ＋型ソース・ド
レイン層３０，３１上及びゲート電極１８Ａ，１８Ｂ，
１８Ｃ，１８Ｄ，１８Ｅ，１８Ｆ，１８Ｇ上にチタンシ
リサイド（ＴｉＳｉ2）膜３６を形成する。そして、未
反応のチタン膜を除去する。尚、本実施形態では、例え
ば水酸化アンモニウムと過酸化水素と水との混合液を用
いて、前記未反応のチタン膜を除去している。
グにより除去し、例えば、およそ３００Å程度のチタン
膜を形成した後に、このチタン膜をランプアニール処理
することで、前記高濃度のＰ＋型及びＮ＋型ソース・ド
レイン層３０，３１上及びゲート電極１８Ａ，１８Ｂ，
１８Ｃ，１８Ｄ，１８Ｅ，１８Ｆ，１８Ｇ上にチタンシ
リサイド（ＴｉＳｉ2）膜３６を形成する。そして、未
反応のチタン膜を除去する。尚、本実施形態では、例え
ば水酸化アンモニウムと過酸化水素と水との混合液を用
いて、前記未反応のチタン膜を除去している。
【００４２】以下、図示した説明は省略するが、全面に
ＴＥＯＳ膜及びＢＰＳＧ膜等からなるおよそ６０００Å
程度の層間絶縁膜を形成した後に、前記各高濃度のソー
ス・ドレイン層３０，３１にコンタクトする金属配線層
を形成することで、前記液晶駆動用ドライバを構成する
通常耐圧用のＮチャネル型ＭＯＳトランジスタ，Ｐチャ
ネル型ＭＯＳトランジスタ、レベルシフタ用のＮチャネ
ル型ＭＯＳトランジスタ、高耐圧用のＮチャネル型ＭＯ
Ｓトランジスタ，Ｐチャネル型ＭＯＳトランジスタ，Ｎ
チャネル型ＤＭＯＳトランジスタ及びＰチャネル型ＤＭ
ＯＳトランジスタが完成する。
ＴＥＯＳ膜及びＢＰＳＧ膜等からなるおよそ６０００Å
程度の層間絶縁膜を形成した後に、前記各高濃度のソー
ス・ドレイン層３０，３１にコンタクトする金属配線層
を形成することで、前記液晶駆動用ドライバを構成する
通常耐圧用のＮチャネル型ＭＯＳトランジスタ，Ｐチャ
ネル型ＭＯＳトランジスタ、レベルシフタ用のＮチャネ
ル型ＭＯＳトランジスタ、高耐圧用のＮチャネル型ＭＯ
Ｓトランジスタ，Ｐチャネル型ＭＯＳトランジスタ，Ｎ
チャネル型ＤＭＯＳトランジスタ及びＰチャネル型ＤＭ
ＯＳトランジスタが完成する。
【００４３】以上説明したように本発明では、液晶駆動
用ドライバを構成するロジック系の通常耐圧Ｎチャネル
型ＭＯＳトランジスタ，Ｐチャネル型ＭＯＳトランジス
タ、レベルシフタ用のＮチャネル型ＭＯＳトランジス
タ、高耐圧用のＮチャネル型ＭＯＳトランジスタ，Ｐチ
ャネル型ＭＯＳトランジスタ，Ｎチャネル型ＤＭＯＳト
ランジスタ及びＰチャネル型ＤＭＯＳトランジスタの各
ゲート電極を同一材料（ポリシリコン膜、あるいはポリ
シリコン膜とチタンシリサイド膜との積層膜）で形成で
きるため、従来のように異なる材質（ポリシリコン膜の
単層膜とポリシリコン膜とタングステンシリサイド膜と
の積層膜）で、しかも別々の工程で形成する必要がなく
なるため、高耐圧用のＭＯＳトランジスタのゲート電極
を構成するポリシリコン膜の側壁部にロジック系の通常
耐圧ＭＯＳトランジスタのゲート電極をパターニング形
成する際に、当該ゲート電極を構成するタングステンシ
リサイド膜及びポリシリコン膜が残膜するという不都合
がなくなり、これを除去するための別工程を省略でき
る。
用ドライバを構成するロジック系の通常耐圧Ｎチャネル
型ＭＯＳトランジスタ，Ｐチャネル型ＭＯＳトランジス
タ、レベルシフタ用のＮチャネル型ＭＯＳトランジス
タ、高耐圧用のＮチャネル型ＭＯＳトランジスタ，Ｐチ
ャネル型ＭＯＳトランジスタ，Ｎチャネル型ＤＭＯＳト
ランジスタ及びＰチャネル型ＤＭＯＳトランジスタの各
ゲート電極を同一材料（ポリシリコン膜、あるいはポリ
シリコン膜とチタンシリサイド膜との積層膜）で形成で
きるため、従来のように異なる材質（ポリシリコン膜の
単層膜とポリシリコン膜とタングステンシリサイド膜と
の積層膜）で、しかも別々の工程で形成する必要がなく
なるため、高耐圧用のＭＯＳトランジスタのゲート電極
を構成するポリシリコン膜の側壁部にロジック系の通常
耐圧ＭＯＳトランジスタのゲート電極をパターニング形
成する際に、当該ゲート電極を構成するタングステンシ
リサイド膜及びポリシリコン膜が残膜するという不都合
がなくなり、これを除去するための別工程を省略でき
る。
【００４４】また、各ＭＯＳトランジスタ用の高濃度の
ソース・ドレイン層形成領域上のゲート酸化膜厚を調整
することで、各ＭＯＳトランジスタ用の高濃度のソース
・ドレイン層のイオン注入工程が、同一工程で形成可能
になる。
ソース・ドレイン層形成領域上のゲート酸化膜厚を調整
することで、各ＭＯＳトランジスタ用の高濃度のソース
・ドレイン層のイオン注入工程が、同一工程で形成可能
になる。
【００４５】
【発明の効果】本発明によれば、液晶駆動用ドライバを
構成する各ＭＯＳトランジスタの各ゲート電極を同一材
料膜で形成できるため、従来のように異なる材質で形成
する場合に発生していたゲート電極の側壁部に他のゲー
ト電極を構成する異なる材質膜が残膜することがなくな
るため、これを除去する工程を省略できる。
構成する各ＭＯＳトランジスタの各ゲート電極を同一材
料膜で形成できるため、従来のように異なる材質で形成
する場合に発生していたゲート電極の側壁部に他のゲー
ト電極を構成する異なる材質膜が残膜することがなくな
るため、これを除去する工程を省略できる。
【００４６】また、各ＭＯＳトランジスタ用の高濃度の
ソース・ドレイン層形成領域上のゲート酸化膜厚を調整
することで、各ＭＯＳトランジスタ用の高濃度のソース
・ドレイン層のイオン注入工程が、同一工程で形成可能
になり、製造工程数の削減が図れる。
ソース・ドレイン層形成領域上のゲート酸化膜厚を調整
することで、各ＭＯＳトランジスタ用の高濃度のソース
・ドレイン層のイオン注入工程が、同一工程で形成可能
になり、製造工程数の削減が図れる。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図８】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図９】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図１０】本発明の一実施形態の半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図１１】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１２】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１３】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
Claims (6)
- 【請求項１】 第１ＭＯＳトランジスタと、前記第１Ｍ
ＯＳトランジスタよりも低耐圧な第２ＭＯＳトランジス
タとを有する半導体装置の製造方法において、 前記第１及び第２ＭＯＳトランジスタを構成する各ゲー
ト電極をおよそ１０５０℃以上の高温熱処理に耐え得る
同一膜で形成したことを特徴とする半導体装置の製造方
法。 - 【請求項２】 第１ＭＯＳトランジスタと、前記第１Ｍ
ＯＳトランジスタよりも低耐圧な第２ＭＯＳトランジス
タとを有する半導体装置の製造方法において、 前記第１及び第２ＭＯＳトランジスタを構成する各ゲー
ト電極をおよそ１０５０℃以上の高温熱処理に耐え得る
同一膜で形成し、当該膜上に自己整合的にシリサイド膜
を形成することを特徴とする半導体装置の製造方法。 - 【請求項３】 前記第１ＭＯＳトランジスタがＤＭＯＳ
トランジスタであり、前記第２ＭＯＳトランジスタがロ
ジック系のＭＯＳトランジスタであることを特徴とする
請求項１あるいは請求項２に記載の半導体装置の製造方
法。 - 【請求項４】 前記同一膜がポリシリコン膜であり、前
記シリサイド膜がポリシリコン膜上に金属を形成した後
に合金化したシリサイド膜であることを特徴とする請求
項１あるいは請求項２に記載の半導体装置の製造方法。 - 【請求項５】 一導電型半導体層内に第１ＭＯＳトラン
ジスタ用の逆導電型の第１低濃度拡散層を形成した後
に、当該第１ＭＯＳトランジスタと第２ＭＯＳトランジ
スタとを分離する素子分離膜をＬＯＣＯＳ法により形成
すると共に、前記低濃度拡散層を分離する第１ゲート酸
化膜を形成する工程と、 前記素子分離膜及び第１ゲート酸化膜以外の領域に第２
ゲート酸化膜を形成する工程と、 前記第１ゲート酸化膜を介して分離された一方の低濃度
拡散層上に開口を有するレジスト膜をマスクにして前記
低濃度拡散層内に一導電型不純物をイオン注入して逆導
電型の第２低濃度拡散層を形成する工程と、 前記第２ＭＯＳトランジスタ形成領域上の前記第２ゲー
ト酸化膜を除去した後に当該第２ＭＯＳトランジスタ用
の第３ゲート酸化膜を形成する工程と、 全面に導電膜を形成した後に当該導電膜をパターニング
して前記第１ＭＯＳトランジスタ用の第１ゲート電極を
前記第１ゲート酸化膜上から第２ゲート酸化膜上に跨る
ように形成する工程と、 前記第２低濃度拡散層に一導電型不純物をイオン注入し
て前記第１ゲート電極に隣接するように一導電型拡散層
を形成する工程と、 前記第２ＭＯＳトランジスタ形成領域上の前記導電膜を
パターニングして当該第２ＭＯＳトランジスタ用の第２
ゲート電極を形成する工程と、 前記第１及び第２ゲート電極をマスクにして逆導電型不
純物をイオン注入して前記第１及び第２ゲート電極に隣
接するように逆導電型の第３低濃度拡散層を形成する工
程と、 前記第１及び第２ゲート電極の側壁部に側壁絶縁膜を形
成した後に、当該第１及び第２ゲート電極及び側壁絶縁
膜をマスクにして逆導電型の不純物をイオン注入して前
記側壁絶縁膜に隣接するように逆導電型の高濃度拡散層
を形成する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項６】 一導電型半導体層内に第１ＭＯＳトラン
ジスタ用の逆導電型の第１低濃度拡散層を形成した後
に、当該第１ＭＯＳトランジスタと第２ＭＯＳトランジ
スタとを分離する素子分離膜をＬＯＣＯＳ法により形成
すると共に、前記低濃度拡散層を分離する第１ゲート酸
化膜を形成する工程と、 前記素子分離膜及び第１ゲート酸化膜以外の領域に第２
ゲート酸化膜を形成する工程と、 前記第１ゲート酸化膜を介して分離された一方の低濃度
拡散層上に開口を有するレジスト膜をマスクにして前記
低濃度拡散層内に一導電型不純物をイオン注入して逆導
電型の第２低濃度拡散層を形成する工程と、 前記第２ＭＯＳトランジスタ形成領域上の前記第２ゲー
ト酸化膜を除去した後に当該第２ＭＯＳトランジスタ用
の第３ゲート酸化膜を形成する工程と、 全面に導電膜を形成した後に当該導電膜をパターニング
して前記第１ＭＯＳトランジスタ用の第１ゲート電極を
前記第１ゲート酸化膜上から第２ゲート酸化膜上に跨る
ように形成する工程と、 前記第２低濃度拡散層に一導電型不純物をイオン注入し
て前記第１ゲート電極に隣接するように一導電型拡散層
を形成する工程と、 前記第２ＭＯＳトランジスタ形成領域上の前記導電膜を
パターニングして当該第２ＭＯＳトランジスタ用の第２
ゲート電極を形成する工程と、 前記第１及び第２ゲート電極をマスクにして逆導電型不
純物をイオン注入して前記第１及び第２ゲート電極に隣
接するように逆導電型の第３低濃度拡散層を形成する工
程と、 前記第１及び第２ゲート電極の側壁部に側壁絶縁膜を形
成した後に、当該第１及び第２ゲート電極及び側壁絶縁
膜をマスクにして逆導電型の不純物をイオン注入して前
記側壁絶縁膜に隣接するように逆導電型の高濃度拡散層
を形成する工程と、 全面に金属膜を形成した後に、この金属膜を熱処理して
前記第１及び第２ゲート電極及び高濃度拡散層上にシリ
サイド膜を自己整合的に形成する工程とを有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29864299A JP2001118933A (ja) | 1999-10-20 | 1999-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29864299A JP2001118933A (ja) | 1999-10-20 | 1999-10-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001118933A true JP2001118933A (ja) | 2001-04-27 |
Family
ID=17862388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29864299A Pending JP2001118933A (ja) | 1999-10-20 | 1999-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001118933A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6830978B2 (en) | 2002-08-21 | 2004-12-14 | Fujitsu Limited | Semiconductor device and manufacturing method for the same |
| US7224037B2 (en) | 2000-11-30 | 2007-05-29 | Renesas Technology Corp. | Semiconductor integrated circuit device with high and low breakdown-voltage MISFETs |
-
1999
- 1999-10-20 JP JP29864299A patent/JP2001118933A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7224037B2 (en) | 2000-11-30 | 2007-05-29 | Renesas Technology Corp. | Semiconductor integrated circuit device with high and low breakdown-voltage MISFETs |
| US7541661B2 (en) | 2000-11-30 | 2009-06-02 | Renesas Technology Corp. | Semiconductor integrated circuit device with high and low breakdown-voltage MISFETs |
| US7790554B2 (en) | 2000-11-30 | 2010-09-07 | Renesas Technology Corp. | Method of manufacturing semiconductor integrated circuit device with high and low breakdown-voltage MISFETs |
| US6830978B2 (en) | 2002-08-21 | 2004-12-14 | Fujitsu Limited | Semiconductor device and manufacturing method for the same |
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