JP2751895B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にソース・ドレイン領域に低抵抗シリサイ
ド層を有し、かつＭＯＳトランジスタの微細化を実現し
たＣＭＯＳ構造の半導体装置の製造方法に関する。
法に関し、特にソース・ドレイン領域に低抵抗シリサイ
ド層を有し、かつＭＯＳトランジスタの微細化を実現し
たＣＭＯＳ構造の半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年の半導体装置における微細化に伴
い、ソース・ドレイン領域が低面積化され、これに接続
される配線の電気抵抗が増加されるため、動作速度の高
速化を図るためにソース・ドレイン領域に低抵抗の高融
点金属シリサイド層を形成したＭＯＳトランジスタを有
する半導体装置が提案されている。このような半導体装
置をｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳ
トランジスタで構成されるＣＭＯＳ構造の半導体装置に
適用する場合、従来では、図１０に示す工程が採用され
ている。
い、ソース・ドレイン領域が低面積化され、これに接続
される配線の電気抵抗が増加されるため、動作速度の高
速化を図るためにソース・ドレイン領域に低抵抗の高融
点金属シリサイド層を形成したＭＯＳトランジスタを有
する半導体装置が提案されている。このような半導体装
置をｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳ
トランジスタで構成されるＣＭＯＳ構造の半導体装置に
適用する場合、従来では、図１０に示す工程が採用され
ている。
【０００３】先ず、図１０（ａ）のように、ｐ型シリコ
ン基板１０１上にｎウェル１０２を形成し、その表面に
素子分離絶縁膜１０３、ゲート絶縁膜１０４、ゲート電
極１０５を形成し、しかる上で前記ｎウェル１０２にｐ
型不純物を導入してｐ型ＬＤＤ１０９とソース・ドレイ
ン領域１１５を形成し、またｐ型シリコン基板１０１に
ｎ型不純物を導入してｎ型ＬＤＤ１０７とｎ型ソース・
ドレイン領域１１２を形成する。しかる上で、全面にチ
タンやコバルトのような高融点金属１１６を堆積し、さ
らに熱処理して高融点金属１１６とシリコンとを反応さ
せ、その後に未反応の高融点金属をエッチング除去する
ことで、図１０（ｂ）のように、各ソース・ドレイン領
域１１２，１１５に選択的に低抵抗シリサイド層１１７
が形成される。
ン基板１０１上にｎウェル１０２を形成し、その表面に
素子分離絶縁膜１０３、ゲート絶縁膜１０４、ゲート電
極１０５を形成し、しかる上で前記ｎウェル１０２にｐ
型不純物を導入してｐ型ＬＤＤ１０９とソース・ドレイ
ン領域１１５を形成し、またｐ型シリコン基板１０１に
ｎ型不純物を導入してｎ型ＬＤＤ１０７とｎ型ソース・
ドレイン領域１１２を形成する。しかる上で、全面にチ
タンやコバルトのような高融点金属１１６を堆積し、さ
らに熱処理して高融点金属１１６とシリコンとを反応さ
せ、その後に未反応の高融点金属をエッチング除去する
ことで、図１０（ｂ）のように、各ソース・ドレイン領
域１１２，１１５に選択的に低抵抗シリサイド層１１７
が形成される。
【０００４】
【発明が解決しようとする課題】しかしながら、この製
造方法では、パターンの幅が小さくなるに従って、ｎ型
ソース・ドレイン領域１１２に形成したシリサイド層１
１７の層抵抗が大きくなることが明らかにされた。すな
わち、ｎ型ソース・ドレイン領域１１２を形成する不純
物の砒素やリンが、シリコン表面に高濃度に存在する
と、高融点金属とシリコンの反応が阻害され、低抵抗化
が損なわれるためである。
造方法では、パターンの幅が小さくなるに従って、ｎ型
ソース・ドレイン領域１１２に形成したシリサイド層１
１７の層抵抗が大きくなることが明らかにされた。すな
わち、ｎ型ソース・ドレイン領域１１２を形成する不純
物の砒素やリンが、シリコン表面に高濃度に存在する
と、高融点金属とシリコンの反応が阻害され、低抵抗化
が損なわれるためである。
【０００５】また、従来のＣＭＯＳ構造の半導体装置で
は、ｐ型ＭＯＳトランジスタの微細化が困難になるとい
う問題が生じている。すなわちｐ型ＭＯＳトランジスタ
のソース・ドレイン領域１１５を形成する際には、ボロ
ンやＢＦ2 のようなｐ型不純物をイオン注入により１×
１０15〜１×１０16個／ｃｍ2 程度ｎウェル１０２に導
入し、活性化する必要がある。このとき、ｐ型ＭＯＳト
ランジスタの微細化に伴ってイオン注入のエネルギを低
くして不純物層の接合深さを浅くする必要があるが、現
在のイオン注入技術では１０ＫｅＶ程度が限界であり、
しかも３０ＫｅＶ以下では注入電流が下がるために注入
時間が大幅に増えてしまい、半導体装置の製造時間がか
かり、コスト高につながることになる。
は、ｐ型ＭＯＳトランジスタの微細化が困難になるとい
う問題が生じている。すなわちｐ型ＭＯＳトランジスタ
のソース・ドレイン領域１１５を形成する際には、ボロ
ンやＢＦ2 のようなｐ型不純物をイオン注入により１×
１０15〜１×１０16個／ｃｍ2 程度ｎウェル１０２に導
入し、活性化する必要がある。このとき、ｐ型ＭＯＳト
ランジスタの微細化に伴ってイオン注入のエネルギを低
くして不純物層の接合深さを浅くする必要があるが、現
在のイオン注入技術では１０ＫｅＶ程度が限界であり、
しかも３０ＫｅＶ以下では注入電流が下がるために注入
時間が大幅に増えてしまい、半導体装置の製造時間がか
かり、コスト高につながることになる。
【０００６】このような問題に対し、前者のｎ型ソース
・ドレイン領域１１２におけるシリサイド層１１７の抵
抗値の増加に対しては、例えば、１９９４ ＩＥＤＭ
Technical Digest ６８７〜６９０頁に１つの解決策が
提案されている。これは、図１１に示すように、ｎ型ソ
ース・ドレイン領域１１２を形成した後に、この領域に
シリコンをエピタキシャル成長して不純物を含まないシ
リコン層１１３を形成した後、全面に高融点金属を堆積
し、熱処理して高融点金属と不純物を含まないシリコン
層とを反応させてシリサイド層を形成する方法である。
この製造方法では、確かにｎ型ソース・ドレイン領域で
のシリサイド層の高抵抗化は抑制できるが、後者の接合
が浅いｐ型ソース・ドレイン領域を迅速に形成する要求
を満たすことは困難である。
・ドレイン領域１１２におけるシリサイド層１１７の抵
抗値の増加に対しては、例えば、１９９４ ＩＥＤＭ
Technical Digest ６８７〜６９０頁に１つの解決策が
提案されている。これは、図１１に示すように、ｎ型ソ
ース・ドレイン領域１１２を形成した後に、この領域に
シリコンをエピタキシャル成長して不純物を含まないシ
リコン層１１３を形成した後、全面に高融点金属を堆積
し、熱処理して高融点金属と不純物を含まないシリコン
層とを反応させてシリサイド層を形成する方法である。
この製造方法では、確かにｎ型ソース・ドレイン領域で
のシリサイド層の高抵抗化は抑制できるが、後者の接合
が浅いｐ型ソース・ドレイン領域を迅速に形成する要求
を満たすことは困難である。
【０００７】本発明の目的は、ｎ型ソース・ドレイン領
域でのシリサイド層の低抵抗化を図ると共に、浅い接合
深さのｐ型ソース・ドレイン領域を迅速に形成でき、こ
れより微細化されかつ高速動作が可能なＣＭＯＳ構造の
半導体装置の製造方法を提供することにある。
域でのシリサイド層の低抵抗化を図ると共に、浅い接合
深さのｐ型ソース・ドレイン領域を迅速に形成でき、こ
れより微細化されかつ高速動作が可能なＣＭＯＳ構造の
半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の製造方法は、シ
リコン基板上にｐＭＯＳトランジスタ及びｎＭＯＳトラ
ンジスタの各ゲート絶縁膜及びゲート電極を形成した後
に、ｎＭＯＳトランジスタに不純物を導入してソース・
ドレイン領域を形成する工程と、ｎＭＯＳトランジスタ
とｐＭＯＳトランジスタの各ソース・ドレイン領域上に
シリコン層を形成する工程と、このシリコン層を介して
ｐＭＯＳトランジスタに対してイオン注入してソース・
ドレイン領域を形成する工程と、全面に高融点金属を堆
積し、かつ前記シリコン層と反応させて高融点金属シリ
サイド層を形成する工程を含むことを特徴とする。
リコン基板上にｐＭＯＳトランジスタ及びｎＭＯＳトラ
ンジスタの各ゲート絶縁膜及びゲート電極を形成した後
に、ｎＭＯＳトランジスタに不純物を導入してソース・
ドレイン領域を形成する工程と、ｎＭＯＳトランジスタ
とｐＭＯＳトランジスタの各ソース・ドレイン領域上に
シリコン層を形成する工程と、このシリコン層を介して
ｐＭＯＳトランジスタに対してイオン注入してソース・
ドレイン領域を形成する工程と、全面に高融点金属を堆
積し、かつ前記シリコン層と反応させて高融点金属シリ
サイド層を形成する工程を含むことを特徴とする。
【０００９】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１ないし図５は本発明の第１
の実施形態を製造工程順に示す断面図である。先ず、図
１（ａ）のように、ｐ型シリコン基板１０１にｎウェル
１０２を形成した上で、基板１０１の表面に素子分離絶
縁膜１０３と、ゲート絶縁膜１０４及びゲート電極１０
５を形成する。この実施形態では、ゲート電極１０５に
ポリシリコン単層を用いているが、シリサイド／ポリシ
リコンの積層構造としてもよい。次いで、図１（ｂ）の
ように、ｐＭＯＳトランジスタ領域をフォトレジスト１
０６で被覆した上で、ｎＭＯＳトランジスタ領域にｎ型
不純物を３０ＫｅＶで２×１０13個／ｃｍ2 イオン注入
し、低濃度ソース・ドレイン領域、すなわちｎ型ＬＤＤ
領域１０７を形成する。また、今度は図２（ａ）のよう
に、ｎＭＯＳトランジスタ領域をフォトレジスト１０８
で被覆した上で、ｐＭＯＳトランジスタ領域にｐ型不純
物を１０ＫｅＶで２×１０13個／ｃｍ2 イオン注入して
ｐ型ＬＤＤ領域１０９を形成する。そして、１０００
℃，１０秒の熱処理で前記各ＬＤＤ領域１０７，１０９
を活性化する。
面を参照して説明する。図１ないし図５は本発明の第１
の実施形態を製造工程順に示す断面図である。先ず、図
１（ａ）のように、ｐ型シリコン基板１０１にｎウェル
１０２を形成した上で、基板１０１の表面に素子分離絶
縁膜１０３と、ゲート絶縁膜１０４及びゲート電極１０
５を形成する。この実施形態では、ゲート電極１０５に
ポリシリコン単層を用いているが、シリサイド／ポリシ
リコンの積層構造としてもよい。次いで、図１（ｂ）の
ように、ｐＭＯＳトランジスタ領域をフォトレジスト１
０６で被覆した上で、ｎＭＯＳトランジスタ領域にｎ型
不純物を３０ＫｅＶで２×１０13個／ｃｍ2 イオン注入
し、低濃度ソース・ドレイン領域、すなわちｎ型ＬＤＤ
領域１０７を形成する。また、今度は図２（ａ）のよう
に、ｎＭＯＳトランジスタ領域をフォトレジスト１０８
で被覆した上で、ｐＭＯＳトランジスタ領域にｐ型不純
物を１０ＫｅＶで２×１０13個／ｃｍ2 イオン注入して
ｐ型ＬＤＤ領域１０９を形成する。そして、１０００
℃，１０秒の熱処理で前記各ＬＤＤ領域１０７，１０９
を活性化する。
【００１０】次いで、図２（ｂ）のように、全面にシリ
コン酸化膜を堆積し、これを異方性エッチングすること
で、前記ゲート電極１０５の側部にサイドウォール１１
０を形成する。そして、図３（ａ）のように、ｐＭＯＳ
トランジスタ領域をフォトレジスト１１１で被覆した上
で、ｎＭＯＳトランジスタのソース・ドレイン形成領域
に砒素等のｎ型不純物を３０ＫｅＶで３×１０15個／ｃ
ｍ2 イオン注入し、その後１０００℃，１０秒の熱処理
で活性化して高濃度ｎ型ソース・ドレイン領域１１２を
形成する。
コン酸化膜を堆積し、これを異方性エッチングすること
で、前記ゲート電極１０５の側部にサイドウォール１１
０を形成する。そして、図３（ａ）のように、ｐＭＯＳ
トランジスタ領域をフォトレジスト１１１で被覆した上
で、ｎＭＯＳトランジスタのソース・ドレイン形成領域
に砒素等のｎ型不純物を３０ＫｅＶで３×１０15個／ｃ
ｍ2 イオン注入し、その後１０００℃，１０秒の熱処理
で活性化して高濃度ｎ型ソース・ドレイン領域１１２を
形成する。
【００１１】次いで、図３（ｂ）に示すように、Ｓｉ2
Ｈ6 の雰囲気で１０-3Ｐａ（パスカル）、６００〜７０
０℃の条件下でシリコンが露出している領域に選択的に
シリコン層１１３をエピタキシャル成長する。この選択
エピタキシャル成長法としては、１９９５ ＳＹＭＰＯ
ＳＩＵＭ ＯＮ ＶＬＳＩ ＴＥＣＨＮＯＬＯＧＹ２１
〜２２頁の技術が採用される。次に、図４（ａ）のよう
に、ｎＭＯＳトランジスタ領域をフォトレジスト１１４
で被覆した上で、ｐＭＯＳトランジスタ領域に例えばＢ
Ｆ2 等のｐ型不純物を３０ＫｅＶで３×１０15個／ｃｍ
2 イオン注入してｐＭＯＳトランジスタの高濃度ｐ型ソ
ース・ドレイン領域１１５を形成し、１０００℃，１０
秒の熱処理で活性化する。これにより、形成されるソー
ス・ドレイン領域１１５はエピタキシャル成長せずにイ
オン注入した場合に比較してエピタキシャル成長前の基
板１０１の表面から下の接合深さはエピタキシャルシリ
コン層１１３の膜厚だけ浅くなる。例えば、シリコン層
１１３の厚さが３０ｎｍの場合、エピタキシャル成長せ
ずにイオン注入した場合と比べてチャネル長は約０．１
μｍ改善される。
Ｈ6 の雰囲気で１０-3Ｐａ（パスカル）、６００〜７０
０℃の条件下でシリコンが露出している領域に選択的に
シリコン層１１３をエピタキシャル成長する。この選択
エピタキシャル成長法としては、１９９５ ＳＹＭＰＯ
ＳＩＵＭ ＯＮ ＶＬＳＩ ＴＥＣＨＮＯＬＯＧＹ２１
〜２２頁の技術が採用される。次に、図４（ａ）のよう
に、ｎＭＯＳトランジスタ領域をフォトレジスト１１４
で被覆した上で、ｐＭＯＳトランジスタ領域に例えばＢ
Ｆ2 等のｐ型不純物を３０ＫｅＶで３×１０15個／ｃｍ
2 イオン注入してｐＭＯＳトランジスタの高濃度ｐ型ソ
ース・ドレイン領域１１５を形成し、１０００℃，１０
秒の熱処理で活性化する。これにより、形成されるソー
ス・ドレイン領域１１５はエピタキシャル成長せずにイ
オン注入した場合に比較してエピタキシャル成長前の基
板１０１の表面から下の接合深さはエピタキシャルシリ
コン層１１３の膜厚だけ浅くなる。例えば、シリコン層
１１３の厚さが３０ｎｍの場合、エピタキシャル成長せ
ずにイオン注入した場合と比べてチャネル長は約０．１
μｍ改善される。
【００１２】次に、図４（ｂ）に示すように、例えばチ
タン１１６を３０ｎｍの厚さで全面に堆積し、窒素雰囲
気中で６４０℃で２０秒間熱処理すると、ｎＭＯＳトラ
ンジスタでは不純物を含まないエピタキシャルシリコン
層１１３とチタン１１６が、ｐＭＯＳトランジスタでは
ＢＦ2 を含んだエピタキシャルシリコン層１１３とチタ
ン１１６がそれぞれシリサイド反応し、図５（ａ）に示
すように、シリコン層１１３の表面に厚さ約３０ｎｍの
チタンシリサイド層１１７が形成され、またチタンシリ
サイド層１１７の表面に窒化チタン１１８が形成され
る。また、サイドウォール１１０上ではチタンシリサイ
ド層は形成されず、全て窒化チタン１１８とされる。た
だし、ここで形成されるチタンシリサイド層１１７はＣ
４９構造と呼ばれる高抵抗なチタンシリサイドである。
タン１１６を３０ｎｍの厚さで全面に堆積し、窒素雰囲
気中で６４０℃で２０秒間熱処理すると、ｎＭＯＳトラ
ンジスタでは不純物を含まないエピタキシャルシリコン
層１１３とチタン１１６が、ｐＭＯＳトランジスタでは
ＢＦ2 を含んだエピタキシャルシリコン層１１３とチタ
ン１１６がそれぞれシリサイド反応し、図５（ａ）に示
すように、シリコン層１１３の表面に厚さ約３０ｎｍの
チタンシリサイド層１１７が形成され、またチタンシリ
サイド層１１７の表面に窒化チタン１１８が形成され
る。また、サイドウォール１１０上ではチタンシリサイ
ド層は形成されず、全て窒化チタン１１８とされる。た
だし、ここで形成されるチタンシリサイド層１１７はＣ
４９構造と呼ばれる高抵抗なチタンシリサイドである。
【００１３】しかる上で、アンモニアと過酸化水素の混
合液で窒化チタン１１８を選択的に除去すると、ソース
・ドレイン領域１１２，１１５及びゲート電極１０５上
にそれぞれ選択的にチタンシリサイド層１１７が残る。
次に、窒素雰囲気中で８５０℃、１０秒の熱処理をする
と、高抵抗なＣ４９構造のチタンシリサイド層は低抵抗
なＣ５６構造に相変換され、チタンシリサイド層１１７
の層抵抗は７Ω／□程度になる。次に、周知の方法で層
間絶縁膜１１９と金属配線１２０を形成し、図５（ｂ）
のように、ＣＭＯＳ構造の半導体装置が完成される。
合液で窒化チタン１１８を選択的に除去すると、ソース
・ドレイン領域１１２，１１５及びゲート電極１０５上
にそれぞれ選択的にチタンシリサイド層１１７が残る。
次に、窒素雰囲気中で８５０℃、１０秒の熱処理をする
と、高抵抗なＣ４９構造のチタンシリサイド層は低抵抗
なＣ５６構造に相変換され、チタンシリサイド層１１７
の層抵抗は７Ω／□程度になる。次に、周知の方法で層
間絶縁膜１１９と金属配線１２０を形成し、図５（ｂ）
のように、ＣＭＯＳ構造の半導体装置が完成される。
【００１４】したがって、この実施形態では、ｎＭＯＳ
トランジスタにおいては、ソース・ドレイン領域１１２
上に不純物を含まないエピタキシャルシリコン層１１３
を形成した上で、高融点金属のシリサイド層１１７を形
成しているので、ｎ型ソース・ドレイン１１３の低抵抗
化が実現できる。また、ｐＭＯＳトランジスタのソース
・ドレイン領域１１５の形成時には、エピタキシャル成
長されたエピタキシャルシリコン層１１３を通してイオ
ン注入するため、形成されるソース・ドレイン領域１１
５の接合深さを浅く形成することができる。これによ
り、イオン注入のエネルギを低下させる必要がなく、注
入時間の増加を防止して迅速にかつ低コストでの製造が
可能となる。
トランジスタにおいては、ソース・ドレイン領域１１２
上に不純物を含まないエピタキシャルシリコン層１１３
を形成した上で、高融点金属のシリサイド層１１７を形
成しているので、ｎ型ソース・ドレイン１１３の低抵抗
化が実現できる。また、ｐＭＯＳトランジスタのソース
・ドレイン領域１１５の形成時には、エピタキシャル成
長されたエピタキシャルシリコン層１１３を通してイオ
ン注入するため、形成されるソース・ドレイン領域１１
５の接合深さを浅く形成することができる。これによ
り、イオン注入のエネルギを低下させる必要がなく、注
入時間の増加を防止して迅速にかつ低コストでの製造が
可能となる。
【００１５】図６ないし図８は本発明の第２の実施形態
を示す。前記第１の実施形態では、ｐＭＯＳトランジス
タのｐ型ＬＤＤ１０９を形成しているが、サイドウォー
ル１１０の幅が小さければＬＤＤを形成する必要はな
い。図６（ａ）において、ｎＭＯＳトランジスタのｎ型
ＬＤＤ１０７を形成した後、図６（ｂ）のように、ｐＭ
ＯＳトランジスタのｐ型ＬＤＤは形成せずにサイドウォ
ール１１０を形成する。そして、図７（ａ）のようにｎ
ＭＯＳトランジスタのｎ型ソース・ドレイン領域１１２
を形成し、次いで図７（ｂ）のようにシリコン層１１３
を選択エピタキシャル成長して、図８のｐＭＯＳトラン
ジスタのｐ型ソース・ドレイン領域１１５を形成する。
このとき、サイドウォール１１０の幅が５０ｎｍ程度で
あれば、ｐＭＯＳトランジスタのｐ型ソース・ドレイン
領域１１５の接合はゲート電極端にまで達するため、Ｌ
ＤＤは必要ない。その後は、図４（ｂ）以降と同様であ
る。
を示す。前記第１の実施形態では、ｐＭＯＳトランジス
タのｐ型ＬＤＤ１０９を形成しているが、サイドウォー
ル１１０の幅が小さければＬＤＤを形成する必要はな
い。図６（ａ）において、ｎＭＯＳトランジスタのｎ型
ＬＤＤ１０７を形成した後、図６（ｂ）のように、ｐＭ
ＯＳトランジスタのｐ型ＬＤＤは形成せずにサイドウォ
ール１１０を形成する。そして、図７（ａ）のようにｎ
ＭＯＳトランジスタのｎ型ソース・ドレイン領域１１２
を形成し、次いで図７（ｂ）のようにシリコン層１１３
を選択エピタキシャル成長して、図８のｐＭＯＳトラン
ジスタのｐ型ソース・ドレイン領域１１５を形成する。
このとき、サイドウォール１１０の幅が５０ｎｍ程度で
あれば、ｐＭＯＳトランジスタのｐ型ソース・ドレイン
領域１１５の接合はゲート電極端にまで達するため、Ｌ
ＤＤは必要ない。その後は、図４（ｂ）以降と同様であ
る。
【００１６】図９は本発明の第３の実施形態を示す。第
１の実施形態では、ゲート電極１０５の上にもシリコン
選択エピタキシャル成長を行ってシリコン層を形成して
いるが、ｐＭＯＳトランジスタのソース・ドレイン領域
１１５の不純物イオン注入を選択エピタキシャル成長に
よるシリコン層１１３の形成後に行っていることである
から、必ずしもゲート電極１０５の上にシリコン層を形
成する必要はない。例えば、図９（ａ）のように、ゲー
ト電極１０５の形成の際、ゲート電極１０５上に酸化シ
リコンのような絶縁膜１２１を厚さ１００ｎｍ程度形成
しておく、しかる上で第１の実施形態と同様に、図９
（ｂ）のように、ｎＭＯＳトランジスタのｎ型ＬＤＤ１
０７、ｐＭＯＳトランジスタのｐ型ＬＤＤ１０９を形成
し、サイドウォール１１０を形成すると、ソース・ドレ
イン領域のみにシリコン基板１０１が露出される。その
後は、図３（ａ）以降と同様である。
１の実施形態では、ゲート電極１０５の上にもシリコン
選択エピタキシャル成長を行ってシリコン層を形成して
いるが、ｐＭＯＳトランジスタのソース・ドレイン領域
１１５の不純物イオン注入を選択エピタキシャル成長に
よるシリコン層１１３の形成後に行っていることである
から、必ずしもゲート電極１０５の上にシリコン層を形
成する必要はない。例えば、図９（ａ）のように、ゲー
ト電極１０５の形成の際、ゲート電極１０５上に酸化シ
リコンのような絶縁膜１２１を厚さ１００ｎｍ程度形成
しておく、しかる上で第１の実施形態と同様に、図９
（ｂ）のように、ｎＭＯＳトランジスタのｎ型ＬＤＤ１
０７、ｐＭＯＳトランジスタのｐ型ＬＤＤ１０９を形成
し、サイドウォール１１０を形成すると、ソース・ドレ
イン領域のみにシリコン基板１０１が露出される。その
後は、図３（ａ）以降と同様である。
【００１７】なお、以上の説明では高融点金属にチタン
を用いた例を示しているが、コバルトやモリブデン等の
他の高融点金属を用いても同様に本発明を適用すること
ができる。
を用いた例を示しているが、コバルトやモリブデン等の
他の高融点金属を用いても同様に本発明を適用すること
ができる。
【００１８】
【発明の効果】以上説明したように本発明は、ｎＭＯＳ
トランジスタにおいては、ソース・ドレイン領域上に不
純物を含まないシリコン層を形成した上で、高融点金属
のシリサイド層を形成しているので、ｎ型ソース・ドレ
インの低抵抗化が実現できる。また、ｐＭＯＳトランジ
スタのソース・ドレイン領域においても同様に高融点金
属のシリサイド層が形成でき、かつそのソース・ドレイ
ン領域の形成時には、シリコン層を通してイオン注入す
るため、形成されるソース・ドレイン領域の接合深さを
浅く形成することができる。これにより、イオン注入の
エネルギを低下させる必要がなく浅いｐＭＯＳトランジ
スタのソース・ドレイン領域が形成でき、注入時間の増
加を防止して迅速にかつ低コストでの製造が可能とな
る。
トランジスタにおいては、ソース・ドレイン領域上に不
純物を含まないシリコン層を形成した上で、高融点金属
のシリサイド層を形成しているので、ｎ型ソース・ドレ
インの低抵抗化が実現できる。また、ｐＭＯＳトランジ
スタのソース・ドレイン領域においても同様に高融点金
属のシリサイド層が形成でき、かつそのソース・ドレイ
ン領域の形成時には、シリコン層を通してイオン注入す
るため、形成されるソース・ドレイン領域の接合深さを
浅く形成することができる。これにより、イオン注入の
エネルギを低下させる必要がなく浅いｐＭＯＳトランジ
スタのソース・ドレイン領域が形成でき、注入時間の増
加を防止して迅速にかつ低コストでの製造が可能とな
る。
【図１】第１の実施形態の製造方法を製造工程順に示す
断面図のその１である。
断面図のその１である。
【図２】第１の実施形態の製造方法を製造工程順に示す
断面図のその２である。
断面図のその２である。
【図３】第１の実施形態の製造方法を製造工程順に示す
断面図のその３である。
断面図のその３である。
【図４】第１の実施形態の製造方法を製造工程順に示す
断面図のその４である。
断面図のその４である。
【図５】第１の実施形態の製造方法を製造工程順に示す
断面図のその５である。
断面図のその５である。
【図６】第２の実施形態の製造方法を製造工程順に示す
断面図のその１である。
断面図のその１である。
【図７】第２の実施形態の製造方法を製造工程順に示す
断面図のその２である。
断面図のその２である。
【図８】第２の実施形態の製造方法を製造工程順に示す
断面図のその３である。
断面図のその３である。
【図９】第３の実施形態の製造方法を製造工程順に示す
断面図である。
断面図である。
【図１０】従来の製造方法の一例を工程順に示す断面図
である。
である。
【図１１】従来の製造方法の他の例を示す断面図であ
る。
る。
１０１ シリコン基板 １０３ 素子分離絶縁膜 １０５ ゲート電極 １０７ ｎ型ＬＤＤ １０９ ｐ型ＬＤＤ １１０ サイドウォール １１２ ｎ型ソース・ドレイン領域 １１３ エピタキシャルシリコン層 １１５ ｐ型ソース・ドレイン領域 １１６ チタン １１７ チタンシリサイド層 １１８ 窒化チタン １１９ 層間絶縁膜 １２０ 金属配線
Claims (6)
- 【請求項１】 ｐＭＯＳトランジスタとｎＭＯＳトラン
ジスタを有し、かつ少なくとも各トランジスタのソース
・ドレイン領域に高融点金属シリサイド層が形成されて
なる半導体装置の製造方法において、シリコン基板上に
前記各ＭＯＳトランジスタのゲート絶縁膜及びゲート電
極を形成した後に、ｎＭＯＳトランジスタに不純物を導
入してソース・ドレイン領域を形成する工程と、ｎＭＯ
ＳトランジスタとｐＭＯＳトランジスタの各ソース・ド
レイン領域上にシリコン層を形成する工程と、このシリ
コン層を介してｐＭＯＳトランジスタに対してイオン注
入してソース・ドレイン領域を形成する工程と、全面に
高融点金属を堆積し、かつ前記シリコン層と反応させて
高融点金属シリサイド層を形成する工程を含むことを特
徴とする半導体装置の製造方法。 - 【請求項２】 ｐＭＯＳトランジスタとｎＭＯＳトラン
ジスタを有し、かつ少なくとも各トランジスタのソース
・ドレイン領域に高融点金属シリサイド層が形成されて
なる半導体装置の製造方法において、シリコン基板上に
前記各ＭＯＳトランジスタのゲート絶縁膜及びゲート電
極を形成した後に、両ＭＯＳトランジスタにｎ型不純物
を導入して低濃度のソース・ドレイン領域を形成する工
程と、前記各ＭＯＳトランジスタのゲート電極の側壁に
サイドウォールを形成する工程と、前記ｎＭＯＳトラン
ジスタに不純物をイオン注入して高濃度のソース・ドレ
イン領域を形成する工程と、ｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタの各ソース・ドレイン領域上に選択
エピタキシャル法によりそれぞれエピタキシャルシリコ
ン層を形成する工程と、このシリコン層を介してｐＭＯ
Ｓトランジスタに対してｐ型不純物をイオン注入して高
濃度のソース・ドレイン領域を形成する工程と、全面に
高融点金属を堆積し、かつ前記シリコン層と反応させて
高融点金属シリサイド層を形成する工程と、シリサイド
化されない高融点金属を除去する工程とを含むことを特
徴とする半導体装置の製造方法。 - 【請求項３】 ｐＭＯＳトランジスタのソース・ドレイ
ン領域には、低濃度のソース・ドレイン領域を形成する
工程を含まない請求項２の半導体装置の製造方法。 - 【請求項４】 ソース・ドレイン領域上に形成されるシ
リコン層は不純物を含まないシリコンである請求項１な
いし３のいずれかの半導体装置の製造方法。 - 【請求項５】 高融点金属は、チタン、コバルト、モリ
ブデンのいずれかであり、高融点シリサイド層は、チタ
ンシリサイド層、コバルトシリサイド層、モリブデンシ
リサイド層のいずれかである請求項１ないし３のいずれ
かの半導体装置の製造方法。 - 【請求項６】 ソース・ドレイン領域に形成されるシリ
コン層の膜厚は、少なくとも３０ｎｍである請求項１な
いし４のいずれかの半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7308355A JP2751895B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体装置の製造方法 |
| TW085112859A TW313697B (ja) | 1995-10-31 | 1996-10-21 | |
| US08/739,781 US5691225A (en) | 1995-10-31 | 1996-10-30 | Method for fabricating semiconductor device having CMOS structure |
| KR1019960049914A KR100237276B1 (ko) | 1995-10-31 | 1996-10-30 | Coms 구조의 반도체 장치 제조 방법 |
| CN96119224A CN1060588C (zh) | 1995-10-31 | 1996-10-31 | 制造半导体器件的方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7308355A JP2751895B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体装置の製造方法 |
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|---|---|
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ID=17980071
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| KR (1) | KR100237276B1 (ja) |
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| US6693001B2 (en) * | 1997-03-14 | 2004-02-17 | Renesas Technology Corporation | Process for producing semiconductor integrated circuit device |
| US6858484B2 (en) * | 2000-02-04 | 2005-02-22 | Hitachi, Ltd. | Method of fabricating semiconductor integrated circuit device |
| JP3199015B2 (ja) | 1998-02-04 | 2001-08-13 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP3554483B2 (ja) * | 1998-04-22 | 2004-08-18 | シャープ株式会社 | Ｃｍｏｓ型固体撮像装置 |
| US5904517A (en) * | 1998-07-08 | 1999-05-18 | Advanced Micro Devices, Inc. | Ultra thin high K spacer material for use in transistor fabrication |
| US6235630B1 (en) * | 1998-08-19 | 2001-05-22 | Micron Technology, Inc. | Silicide pattern structures and methods of fabricating the same |
| JP5070189B2 (ja) * | 1998-08-25 | 2012-11-07 | シャープ株式会社 | 半導体集積回路の静電気保護装置、その製造方法および静電気保護装置を用いた静電気保護回路 |
| US6150243A (en) * | 1998-11-05 | 2000-11-21 | Advanced Micro Devices, Inc. | Shallow junction formation by out-diffusion from a doped dielectric layer through a salicide layer |
| KR20000066155A (ko) * | 1999-04-13 | 2000-11-15 | 황인길 | 반도체 소자의 얕은 접합 및 실리사이드 형성 방법 |
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| JP2002359293A (ja) * | 2001-05-31 | 2002-12-13 | Toshiba Corp | 半導体装置 |
| JP2002368126A (ja) * | 2001-06-12 | 2002-12-20 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
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| JP2003158195A (ja) * | 2001-11-20 | 2003-05-30 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
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| US7112483B2 (en) * | 2003-08-29 | 2006-09-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming a device having multiple silicide types |
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| CN102646681B (zh) | 2006-10-04 | 2015-08-05 | 株式会社半导体能源研究所 | 半导体器件 |
| CN102683207A (zh) * | 2011-03-07 | 2012-09-19 | 北大方正集团有限公司 | 一种mos管的制作方法及mos管器件 |
| CN103871967A (zh) * | 2012-12-18 | 2014-06-18 | 中芯国际集成电路制造(上海)有限公司 | Cmos晶体管的形成方法 |
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| CN107994064A (zh) * | 2016-10-26 | 2018-05-04 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
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|---|---|---|---|---|
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-
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- 1995-10-31 JP JP7308355A patent/JP2751895B2/ja not_active Expired - Fee Related
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- 1996-10-21 TW TW085112859A patent/TW313697B/zh active
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