JP3231462B2

JP3231462B2 - 半導体装置の製造方法

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Publication number: JP3231462B2
Application number: JP08406893A
Authority: JP
Inventors: 田中　　誠
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1993-03-17
Filing date: 1993-03-17
Publication date: 2001-11-19
Anticipated expiration: 2016-11-19
Also published as: JPH06275639A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭＯＳ型半導体装置の製
造方法に関し、特にサブミクロン以下と称されるような
微細パターンを有するＭＯＳ型半導体装置とその製造方
法に関するものである。

【０００２】

【従来の技術】一般に、半導体集積回路装置（以下、Ｌ
ＳＩという）プロセスは、微細化が進むほどその工程数
が増加する傾向にある。また、ＭＯＳ型ＬＳＩのプロセ
スでは、微細化が進むほど短チャネル効果やホットキャ
リア効果など種々の問題が生じる。

【０００３】同一基板にＮチャネルＭＯＳトランジスタ
とＰチャネルＭＯＳトランジスタを形成したＣＭＯＳデ
バイスでは、ポリシリコンゲート電極としてはＮ⁺ポリ
シリコンゲート電極が広く用いられている。これは、ポ
リシリコン膜上にリンガラスを堆積し、熱処理によって
リンをポリシリコン膜に拡散させて低抵抗化を図ったシ
リコンゲート電極である。そのようなＣＭＯＳデバイス
では、Ｎチャネル側を表面チャネル型、Ｐチャネル側を
埋込みチャネル型にしている場合が多い。

【０００４】しかし、微細化が進みサブミクロン以下の
プロセスになると、埋込み型構造では短チャネル効果を
抑制することが困難になるため、Ｐチャネル型も表面型
に移行せざるを得ない状況になっている。その場合、Ｐ
チャネル型用に新たにＰ⁺ポリシリコンゲート電極（ア
クセプタ注入によるポリシリコンゲート電極の低抵抗
化）や、Ｎ⁺ポリシリコンゲート電極とＰ⁺ポリシリコン
ゲート電極とを接続するためのサリサイド構造の採用が
必要になるなど、工程数は増加する一方である。

【０００５】また、Ｐ⁺ポリシリコンゲート電極の採用
に当り、ゲート電極の低抵抗化は不純物注入による手法
を用いなければならないが、注入時又はその注入不純物
の活性化時において、ゲート電極に注入された不純物が
ゲート酸化膜を突き抜けて基板チャネル部分へ侵入して
しまう恐れが生じる。チャネル部分に不純物が侵入する
と、しきい値電圧がシフトしたり、耐圧劣化などの諸問
題が生じ、所望のＭＯＳ特性が得られなくなる。

【０００６】短チャネル効果耐性の向上のためには素子
構造を表面チャネル型に移行するだけでは十分とはいえ
ない。そこで、素子構造を短チャネル効果やホットキャ
リア効果の耐性に優れたＬＤＤ（Lightly Doped Drai
n）構造やＧＯＬＤ（Gate Overlap LDD）構造にし、か
つソース領域とドレイン領域の接合深さをより浅くして
耐性を上げる方法がとられている。ＬＤＤ構造やＧＯＬ
Ｄ構造を作成する際にも、またサリサイドを形成する際
にもゲート電極の両端にサイドウォールを形成する必要
があるので、ゲート電極の厚さをあまり薄くすることは
できない。厚いゲート電極に不純物を厚さ方向に十分導
入するためには、ゲート電極への不純物注入はソース形
成領域とドレイン形成領域への不純物注入に比べて一般
に高いエネルギーで行なう必要がある。

【０００７】

【発明が解決しようとする課題】不純物注入により低抵
抗化したポリシリコンゲート(注入ゲート)を用いる場
合、製造工程を簡略化して工程数を低減し、またそれに
よる歩留まりの向上を図るためには、不純物イオン注入
でソース領域及びドレイン領域の形成とポリシリコンゲ
ート電極の低抵抗化を同時に実現できることが望まれ
る。しかし、ソース領域とドレイン領域の接合を浅く形
成することを優先した場合にはゲート電極への注入も浅
くなるためゲート電極の低抵抗化が不十分となって空乏
化が起こり、高速動作に支障を来す。逆にポリシリコン
ゲート電極の低抵抗化を優先した場合、ソース領域とド
レイン領域の接合深さが深くなり、短チャネル効果を引
き起こし、極端な場合にはパンチスルーを引き起こす。

【０００８】そこで、本発明はポリシリコンゲート電極
の低抵抗化とソース領域及びドレイン領域の形成を同一
イオン注入工程により形成することにより、工程数を減
らして製造工程を簡略化し、それによる歩留まりの向上
を図り、かつゲート電極の低抵抗化も十分に達成し、し
かもソース領域とドレイン領域の接合深さを浅くする方
法を提供することを目的とするものである。

【０００９】

【課題を解決するための手段】本発明の一態様では、シ
リコン基板上にゲート酸化膜を介してポリシリコン膜を
堆積し、そのポリシリコン膜にゲート電極用のパターン
化を施す際、ソース領域上とドレイン領域上にイオン注
入時のエネルギー緩和に必要な膜厚だけそのポリシリコ
ン膜を残存させたエネルギー緩和層を形成した状態で、
イオン注入及び熱処理後にシリコン基板での接合深さが
２００ｎｍ以下で、かつゲート電極の厚さ方向の全体に
わたって不純物が導入されるエネルギーで、ゲート電極
とシリコン基板とに同時に不純物イオンを注入してソー
ス領域及びドレイン領域の形成とゲート電極の低抵抗化
とを行なう工程を含んでＭＯＳ型半導体装置を製造す
る。

【００１０】好ましい態様では、エネルギー緩和層を形
成した状態でのゲート電極とシリコン基板への同時イオ
ン注入工程を、ゲート電極側面にサイドウォールスペー
サを形成する前と形成後のそれぞれで行ない、ＬＤＤ又
はＧＯＬＤ構造のＭＯＳトランジスタを製造する。

【００１１】さらに好ましい態様では、ゲート酸化膜上
にエネルギー緩和層として適当な膜厚の第１層目ポリシ
リコン膜を堆積した後、その表面に金属膜を薄く堆積
し、さらにその金属膜上に第２層目ポリシリコン膜を、
第１層目ポリシリコン膜と第２層目ポリシリコン膜の合
計膜厚がゲート電極として必要な膜厚になるまで堆積し
た後、ポリシリコン膜にゲート電極用のパターン化を施
す際、前記金属膜をエッチングの終点検出用の膜として
第２層目ポリシリコン膜をエッチングする。

【００１２】本発明の他の態様では、シリコン基板上に
ゲート酸化膜を介してイオン注入時のエネルギー緩和に
必要な膜厚のポリシリコン膜を堆積し、その上に金属膜
を堆積した後、ゲート電極部に前記金属膜を残し、ソー
ス形成領域上とドレイン形成領域上には前記ポリシリコ
ン膜のみを残し、イオン注入及び熱処理後にシリコン基
板での接合深さが２００ｎｍ以下で、かつゲート電極の
厚さ方向の全体にわたって不純物が導入されるエネルギ
ーで、ゲート電極とシリコン基板とに同時に不純物イオ
ンを注入してソース領域及びドレイン領域の形成とゲー
ト電極の低抵抗化とを行なう工程を含んでＭＯＳ型半導
体装置を製造する。

【００１３】図１により本発明の製造方法の特徴のある
工程を概念的に示す。シリコン基板２のウエル領域４
（ウエル領域でないこともある）の表面にゲート酸化膜
６を介してポリシリコン膜を堆積し、それを写真製版と
エッチングによりパターン化することによりゲート電極
８を形成する。ソース形成領域とドレイン形成領域上に
は基板への不純物イオン注入の際に注入エネルギーを緩
和するエネルギー緩和層１０を設ける。１２は素子分離
用フィールド酸化膜である。

【００１４】この状態で、ゲート電極８と基板２に不純
物イオンを同時に注入する。基板２に対しては不純物は
エネルギー緩和層１０を通して注入されるため、その注
入深さはゲート電極８の注入深さに比べて浅くなる。１
４，１５は基板への不純物注入領域、１６はゲート電極
への不純物注入領域を表わしている。その後、熱処理が
施されることによって注入された不純物は矢印１７のよ
うに拡散し、かつ活性化されて基板では所望の浅い接合
を有するソース領域とドレイン領域が形成され、ゲート
電極８では十分な低抵抗化がなされる。

【００１５】ここで、エネルギー緩和層１０の材質及び
その厚さ、並びに不純物イオンの注入エネルギー及びド
ーズ量は、所望のゲート電極の厚さ、例えば２００〜４
００ｎｍ、所望のソース領域とドレイン領域の接合深
さ、例えば約２００ｎｍ、及び熱処理時の不純物拡散長
を考慮して予め適宜設定しておく。

【００１６】図２は、ゲート電極側面のサイドウォール
の形成工程を挾んでエネルギー緩和層を通して行なうイ
オン注入工程を２回設けることによって、浅い接合を有
するＬＤＤ構造又はＧＯＬＤ構造のＭＯＳトランジスタ
を製造する方法を概略的に表わしたものである。（Ａ）基板２のウエル領域４（この場合もウエル領域で
ないこともある）上にゲート酸化膜６を介してポリシリ
コン膜のゲート電極８、ソース形成領域とドレイン形成
領域上にはエネルギー緩和層１０を設けた状態で、１回
目の不純物同時イオン注入を行なう。このイオン注入工
程ではドーズ量を少なくしてソース領域とドレイン領域
には低濃度の不純物導入領域２０ａ，２２ａを形成す
る。ゲート電極８にも同じイオンが注入される。

【００１７】（Ｂ）次に、既知の方法に従って高温酸化
膜を堆積し、エッチバックを施すことによってゲート電
極の側面にサイドウォール２４を形成する。ソース領域
とドレイン領域を形成するとともにゲート電極を低抵抗
化するのに十分なドーズ量で２回目の同じイオン注入を
行なう。２０ｂ，２２ｂは基板での高濃度不純物導入領
域であり、ゲート電極８にも同じイオンが高濃度に注入
される。

【００１８】（Ｃ）その後、サイドフォール２４及びエ
ネルギー緩和層１０を除去する。注入された不純物の拡
散と活性化のために熱処理を施す。これにより浅い接合
のソース領域とドレイン領域が形成され、ゲート電極２
４が低抵抗化される。（Ｃ）の熱処理工程はサイドウォ
ール及びエネルギー緩和層を除去する前に行なってもよ
く、又はさらに後の工程でサイドウォールが再び形成さ
れた後に行なってもよい。後のサイドウォールはサリサ
イド形成のために必要なものである。また、エネルギー
緩和層が絶縁体である場合で、かつサリサイド形成を行
なわない場合は、サイドウォール及びエネルギー緩和層
を除去しなくてもよい場合がある。

【００１９】ここでも、エネルギー緩和層１０の材質及
びその厚さ、並びに不純物イオンの注入エネルギー及び
ドーズ量は、所望のゲート電極の厚さ、例えば２００〜
４００ｎｍ、所望のソース領域とドレイン領域の接合深
さ、例えば約２００ｎｍ、及び熱処理時の不純物拡散長
を考慮して予め適宜設定しておく。

【００２０】図２のプロセスは本発明を概略的に示した
ものであり、ＮチャネルＭＯＳトランジスタとＰチャネ
ルＭＯＳトランジスタの形成順序などを考慮した場合の
実際のプロセスは図２より複雑なものとなる。

【００２１】図３は、エネルギー緩和層としてゲート電
極と同じポリシリコン膜を用いる場合を表わしている。（Ａ）シリコン基板２上にゲート酸化膜６を形成した
後、表面にＣＶＤ法によりポリシリコン膜３０を堆積
し、その表面を所定の膜厚だけ酸化してシリコン酸化膜
３２を形成する。この酸化膜３２は後の工程でエネルギ
ー緩和層をエッチングにより除去する際のゲート電極の
保護膜として用いるものである。この例でも４はウエル
領域であるが、ウエル領域に形成されるＭＯＳトランジ
スタに限定されるものではない。

【００２２】（Ｂ）既知の写真製版によりゲート電極が
形成される部分にレジストパターン３４を形成する。（Ｃ）レジストパターン３４をマスクにしてポリシリコ
ン膜３２に異方性エッチングを施す。この異方性エッチ
ング工程においてはプラズマモニタ（プラズマ密度、導
入ガス圧、イオン照射エネルギー、照射量、照射時間モ
ニタなど）やその他の検知技術を用いてソース形成領域
上とドレイン形成領域上のポリシリコン膜の膜厚をイオ
ン注入の際のエネルギー緩和に必要な膜厚だけ残存させ
る。３６はこのようにポリシリコン膜が一部残存して形
成されたエネルギー緩和層である。

【００２３】（Ｄ）レジスト３４を除去した後、ゲート
電極８と基板２とに同時に不純物イオンを注入する。基
板２にはエネルギー緩和層３６を通してイオンが注入さ
れる。ここでも、エネルギー緩和層３６の材質及びその
厚さ、並びに不純物イオンの注入エネルギー及びドーズ
量は、所望のゲート電極の厚さ、例えば２００〜４００
ｎｍ、所望のソース領域とドレイン領域の接合深さ、例
えば約２００ｎｍ、及び熱処理時の不純物拡散長を考慮
して予め適宜設定しておく。

【００２４】（Ｅ）次に、異方性エッチングによりソー
ス領域上とドレイン領域上のエネルギー緩和層３６を除
去する。この際、ゲート電極８上のシリコン酸化膜３２
は、ポリシリコン膜に比べてエッチレートが小さく、例
えばマグネトロンＲＩＥ装置でエッチングガスにＣｌ₂
を用いてエッチングする場合、そのエッチング選択比は
数十という値になり、そのためシリコン酸化膜３２はゲ
ート電極８の保護膜として働く。したがって、このシリ
コン酸化膜３２の膜厚はエネルギー緩和層３６の厚さや
シリコン酸化膜３２とポリシリコン膜３６とのエッチン
グ選択比を考慮して予め定めておく。その後、注入不純
物の拡散と活性化のための熱処理を施す。

【００２５】図３の方法を図２の方法に適用してＬＤＤ
やＧＯＬＤ構造とすることもできる。図３で、エネルギ
ー緩和層のポリシリコン膜３６を除去する際に、ゲート
電極上にエッチング保護膜のシリコン酸化膜３２を設け
るのは一例であり、これに限るものではない。

【００２６】図４は本発明の請求項４に対応した発明を
概略的に表わしたものであり、ソース形成領域上とドレ
イン形成領域上にポリシリコン膜をエネルギー緩和層と
して必要な膜厚だけ残す方法として、ポリシリコン膜の
エッチングの終点を検知するための金属膜４２を設けた
例である。

【００２７】図４で、シリコン基板２上にゲート酸化膜
６を形成した後、ＣＶＤ法によりエネルギー緩和層とし
て適当な膜厚のポリシリコン膜４０を形成する。ポリシ
リコン膜４０の膜厚はゲート電極の所望の厚さ、例えば
２００〜４００ｎｍ、ソース領域とドレイン領域の所望
の接合深さ、約２００ｎｍ、及び熱処理時の不純物拡散
長を考慮して予め定めておく。

【００２８】次に、ポリシリコン膜４０上にエッチング
時の終点検知のための金属薄膜４２を堆積する。金属薄
膜４２の材質としてはシリサイドを形成するＴｉ、Ｍ
ｏ、Ｗなどの高融点金属が好ましい。金属薄膜４２の膜
厚は数ｎｍ程度が適当であるが、これは密着性の低下や
応力の発生などを防ぐためであり、そのような問題が回
避できるならば金属薄膜４２の材質や膜厚はこれらに限
られるものではない。金属薄膜４２は堆積量が少ない場
合は表面張力などにより島状に堆積しやすいが、それで
も差し支えない。

【００２９】次に、金属薄膜４２上にポリシリコン膜４
４を堆積させる。ポリシリコン膜４２とポリシリコン膜
４４の合計膜厚が所望のゲート電極の膜厚になるように
ポリシリコン膜４４の膜厚を設定する。次に、ポリシリ
コン膜４４の表面を酸化してエネルギー緩和層を除去す
る際のゲート電極の保護膜となるシリコン酸化膜３２を
形成する。

【００３０】その後、既知の写真製版によりゲート電極
部分を被うレジストパターン３４を形成し、それをマス
クとして金属薄膜４２が現れるまでゲート電極以外の部
分を異方性エッチングによりエッチングする。その後、
レジスト３４を除去すればゲート電極部８は所望の膜厚
の２層ポリシリコン膜４０，４４からなり、ソース形成
領域とドレイン形成領域には１層のポリシリコン膜４０
が残った状態となる。その後、ゲート電極８と基板２に
同時不純物イオン注入を施すことにより、基板２での浅
い接合のソース領域、ドレイン領域の形成と、ゲート電
極８の低抵抗化を実現することができる。

【００３１】図４のように予めエッチング終点を検出す
るための金属薄膜４２を設けておくことにより、エネル
ギー緩和層の正確な膜厚制御が可能となる。また、この
結果はソース領域、ドレイン領域の接合深さの制御が容
易になるのと等価である。

【００３２】図５は、請求項５に対応し、ゲート電極を
ポリシリコン膜と金属膜の２層構造とし、かつソース形
成領域とドレイン形成領域にはエネルギー緩和層として
ポリシリコン膜を残すようにした例を表わしている。図
５で、シリコン基板２上にゲート酸化膜６を形成した
後、ＣＶＤ法によりエネルギー緩和層として必要な膜厚
のポリシリコン膜４０を形成する。ここでも、エネルギ
ー緩和層４０の材質及びその厚さ、並びに不純物イオン
の注入エネルギー及びドーズ量は、所望のゲート電極の
厚さ、例えば２００〜４００ｎｍ、所望のソース領域と
ドレイン領域の接合深さ、例えば約２００ｎｍ、及び熱
処理時の不純物拡散長を考慮して予め適宜設定してお
く。

【００３３】次に、所望のゲート膜厚になるまで金属膜
５０を堆積させる。この金属膜の材質としてはシリサイ
ドを形成するＴｉ、Ｍｏ、Ｗなどの高融点金属が好まし
い。高融点金属は密着性の低下や熱処理時の型崩れなど
を防ぐために好都合であるが、そのような問題が回避で
きるならば金属膜５０の材質はこれらに限られるもので
はない。ただし、金属膜５０の膜厚はゲート電極８への
不純物注入の投影飛程を考慮してあまり厚くすることが
できず、１００ｎｍ程度が限界である。次に、写真製版
によりゲート電極部にレジストパターン３４を形成し、
レジストパターン３４をマスクとしてポリシリコン膜４
０の表面を終点とする異方性エッチングを行なう。

【００３４】その後、レジスト３４を除去することによ
り、ゲート電極８と基板２とに同時不純物イオン注入が
可能となる。同時イオン注入工程後のエネルギー緩和層
４０の除去は、金属膜５０とポリシリコン膜４０のエッ
チング選択比を利用して行なう。この際、金属膜５０の
一部はエッチングされるが、予めこれを考慮して金属膜
５０の材質の選択や、金属膜５０とポリシリコン膜４０
の膜厚配分を定めておけばよい。

【００３５】

【実施例】

（実施例１）本発明をＰＭＯＳ半導体素子の製造に適用
した例を図６を参照して説明する。ソース領域、ドレイ
ン領域の形成、及びポリシリコンゲート電極の低抵抗化
を同時イオン注入で行ない、接合深さとゲート電極の空
乏化について詳しく検討した。

【００３６】素子は（Ａ）に示されるように、ゲート電
極８のポリシリコン膜の膜厚を３００ｎｍとし、その上
面のシリコン酸化膜３２の膜厚を１７〜１９ｎｍとし、
エネルギー緩和層としてのポリシリコン膜３６の膜厚を
５０ｎｍとした。注入イオンとしてＢＦ₂イオンを注入
エネルギー８０ＫｅＶ、ドーズ量３×１０¹⁵／ｃｍ²で
イオン注入した。その後、ゲート電極８上のシリコン酸
化膜３２、並びにソース形成領域、ドレイン形成領域上
のエネルギー緩和層３６及びゲート酸化膜６を除去し、
窒素雰囲気中で８５０℃、３０分間の熱処理を行なっ
た。ゲート酸化膜６の膜厚は１２．５ｎｍ、基板２のＮ
ウエルの濃度を１０¹⁷／ｃｍ³とした。

【００３７】この条件で形成されたＰＭＯＳ半導体素子
のソース領域及びドレイン領域中のボロン濃度の深さ方
向プロファイルを（Ｂ）に示す。なお、図６（Ｂ）、
（Ｃ）及び次の実施例の図７（Ｂ）、（Ｃ）の不純物濃
度プロファイルはＳＩＭＳ法により測定した。深さＤ₁
は基板表面からの深さである。図６（Ｂ）で、実線が熱
処理前、破線が熱処理後である。この図から熱処理後で
もソース領域とドレイン領域の接合深さ（ウエル濃度と
ボロン濃度が一致する深さ）が２００ｎｍ以下に抑えら
れている。また、シート抵抗測定の結果から、シート抵
抗は２５０〜３００Ωという低い値が得られた。この結
果からソース領域とドレイン領域は十分な活性化がなさ
れていることが分かる。

【００３８】図６（Ｃ）はポリシリコンゲート電極８中
のボロン濃度の深さ方向プロファイルを示したものであ
る。深さＤ₂は（Ａ）に示されるポリシリコンゲート電
極８の上面からの深さである。実線が熱処理前、破線が
熱処理後であり、”Ｏ”で示されるピークは任意の単位
で表わした酸素濃度である。この図（Ｃ）から、熱処理
によりボロンがポリシリコンゲート電極８中で十分拡散
していることが分かる。またウエル側（基板側）へのボ
ロンの突き抜けも生じていないことが分かる。

【００３９】ゲート電極８のシート抵抗は測定結果から
３００Ωという低い値が得られた。この結果から、ゲー
ト電極８の深い部分については不明であるが、それ以外
の部分は十分な活性化がなされていることが分かる。し
かし、ポリシリコン中の不純物拡散は粒界移動のものが
多いと考えられ、不純物濃度が深さ方向に均一でも、活
性化率が均一とは限らない。すなわち、ポリシリコンゲ
ートの深い部分では活性化率が低いということも考えら
れる。そこで、部分空乏化の有無をより明確に知るた
め、Ｃ−Ｖ測定を行なって調べたところ、蓄積容量の低
下は見られず、空乏化していないことが確認された。以
上の結果から、本発明により製造したＰＭＯＳ素子は、
ソース領域とドレイン領域で浅い接合を有し、ゲート電
極の十分な低抵抗化（空乏層がない）が図られることが
分かる。

【００４０】（実施例２）本発明をＮＭＯＳ半導体素子
の製造に適用した例を図７を参照して説明する。素子は
（Ａ）に示されるように、ゲート電極８のポリシリコン
膜の膜厚を３００ｎｍとし、その上面のシリコン酸化膜
３２の膜厚を１５〜１６ｎｍとし、エネルギー緩和層と
してのポリシリコン膜３６の膜厚を５０ｎｍとした。注
入イオンとしてＡｓイオンを注入エネルギー１２０Ｋｅ
Ｖ、ドーズ量６×１０¹⁵／ｃｍ²でイオン注入した。そ
の後、ゲート電極８上のシリコン酸化膜３２、並びにソ
ース形成領域、ドレイン形成領域上のエネルギー緩和層
３６及びゲート酸化膜６を除去し、窒素雰囲気中で９０
０℃、３０分間の熱処理を行なった。ゲート酸化膜６の
膜厚は１２．５ｎｍ、基板２のＰウエルの濃度を１０¹⁷
／ｃｍ³とした。

【００４１】この条件で形成されたＮＭＯＳ半導体素子
のソース領域及びドレイン領域中のＡｓ濃度の深さ方向
プロファイルを（Ｂ）に示す。実線が熱処理前、破線が
熱処理後である。この図から熱処理後でもソース領域と
ドレイン領域の接合深さ（ウエル濃度とＡｓ濃度が一致
する深さ）が２００ｎｍ以下に抑えられている。

【００４２】（Ｃ）はポリシリコンゲート電極８中のＡ
ｓ濃度の深さ方向プロファイルを示したものである。実
線が熱処理前、破線が熱処理後であり、”Ｏ”で示され
るピークは任意の単位で表わした酸素濃度である。この
図（Ｃ）から、熱処理によりＡｓがポリシリコンゲート
電極８中で十分拡散していることが分かる。またウエル
側（基板側）へのＡｓの突き抜けも生じていないことが
分かる。

【００４３】ゲート電極８のシート抵抗は測定結果から
１５０Ωという低い値が得られた。この結果から、ゲー
ト電極８の深い部分については不明であるが、それ以外
の部分は十分な活性化がなされていることが分かる。Ａ
ｓの場合も、ポリシリコン中の不純物拡散は粒界移動の
ものが多いと考えられ、不純物濃度が深さ方向に均一で
も、活性化率が均一とは限らない。すなわち、ポリシリ
コンゲートの深い部分では活性化率が低いということも
考えられる。そこで、部分空乏化の有無をより明確に知
るため、Ｃ−Ｖ測定を行なって調べたところ、蓄積容量
の低下は見られず、空乏化していないことが確認され
た。以上の結果から、本発明により製造したＮＭＯＳ素
子は、ソース領域とドレイン領域で浅い接合を有し、ゲ
ート電極の十分な低抵抗化（空乏層がない）が図られる
ことが分かる。

【００４４】

【発明の効果】本発明では、ポリシリコン膜をゲート電
極用にパターン化する際、ソース領域上とドレイン領域
上にイオン注入時のエネルギー緩和に必要な膜厚だけそ
のポリシリコン膜を残存させたエネルギー緩和層を形成
した状態で不純物イオンを注入するようにしたので、ポ
リシリコンゲート電極の低抵抗化とソース領域及びドレ
イン領域の形成を同一イオン注入工程により実行するこ
とができて、工程数を減らし、製造工程を簡略化し、そ
れによる歩留まりの向上を図ることができる。しかも、
ソース領域とドレイン領域の接合深さを浅くして短チャ
ネル効果耐性やパンチスルー耐圧の向上を図りながら、
ゲート電極の低抵抗化を十分に達成して高速動作の障害
となるポリシリコンゲート電極空乏化の問題を解決する
ことができる。

【図面の簡単な説明】

【図１】請求項１に対応した製造方法の一工程を示す概
略断面図である。

【図２】請求項２に対応した製造方法を示す工程断面図
である。

【図３】請求項３に対応した製造方法を示す工程断面図
である。

【図４】請求項４に対応した製造方法の一工程を示す概
略断面図である。

【図５】請求項５に対応した製造方法の一工程を示す概
略断面図である。

【図６】本発明をＰＭＯＳ素子に適用した実施例を示し
たもので、（Ａ）は素子の部分断面図、（Ｂ）はソース
領域とドレイン領域のボロン注入プロファイルを示す
図、（Ｃ）はゲート電極中のボロン注入プロファイルを
示す図である。

【図７】本発明をＮＭＯＳ素子に適用した実施例を示し
たもので、（Ａ）は素子の部分断面図、（Ｂ）はソース
領域とドレイン領域のＡｓ注入プロファイルを示す図、
（Ｃ）はゲート電極中のＡｓ注入プロファイルを示す図
である。

【符号の説明】

２シリコン基板４ウエル領域６ゲート酸化膜８ポリシリコンゲート電極１０，３６エネルギー緩和層１４，１５，１６，２０ａ，２０ｂ，２２ａ，２２ｂ不純物イオン注入領域２４サイドウォール３０，４０，４４ポリシリコン膜３４レジストパターン４２金属薄膜４４金属膜

Claims

(57)【特許請求の範囲】

【請求項１】シリコン基板上にゲート酸化膜を介して
ポリシリコン膜を堆積し、そのポリシリコン膜にゲート
電極用のパターン化を施す際、ソース領域上とドレイン
領域上にイオン注入時のエネルギー緩和に必要な膜厚だ
けそのポリシリコン膜を残存させたエネルギー緩和層を
形成した状態で、イオン注入及び熱処理後にシリコン基
板での接合深さが２００ｎｍ以下で、かつゲート電極の
厚さ方向の全体にわたって不純物が導入されるエネルギ
ーで、ゲート電極とシリコン基板とに同時に不純物イオ
ンを注入してソース領域及びドレイン領域の形成とゲー
ト電極の低抵抗化とを行なう工程を含むＭＯＳ型半導体
装置の製造方法。
【請求項２】エネルギー緩和層を形成した状態でのゲ
ート電極とシリコン基板への同時イオン注入工程を、ゲ
ート電極側面にサイドウォールスペーサを形成する前と
形成後のそれぞれで行ない、ＬＤＤ又はＧＯＬＤ構造の
ＭＯＳトランジスタを製造する請求項１に記載の半導体
装置の製造方法。
【請求項３】前記エネルギー緩和層として適当な膜厚
の第１層目ポリシリコン膜を堆積した後、その表面に金
属膜を薄く堆積し、さらにその金属膜上に第２層目ポリ
シリコン膜を、第１層目ポリシリコン膜と第２層目ポリ
シリコン膜の合計膜厚がゲート電極として必要な膜厚に
なるまで堆積した後、ポリシリコン膜にゲート電極用の
パターン化を施す際、前記金属膜をエッチングの終点検
出用の膜として第２層目ポリシリコン膜をエッチングす
る請求項１に記載の半導体装置の製造方法。
【請求項４】シリコン基板上にゲート酸化膜を介して
イオン注入時のエネルギー緩和に必要な膜厚のポリシリ
コン膜を堆積し、その上に金属膜を堆積した後、ゲート
電極部に前記金属膜を残し、ソース形成領域上とドレイ
ン形成領域上には前記ポリシリコン膜のみを残し、イオ
ン注入及び熱処理後にシリコン基板での接合深さが２０
０ｎｍ以下で、かつゲート電極の厚さ方向の全体にわた
って不純物が導入されるエネルギーで、ゲート電極とシ
リコン基板とに同時に不純物イオンを注入してソース領
域及びドレイン領域の形成とゲート電極の低抵抗化とを
行なう工程を含むＭＯＳ型半導体装置の製造方法。