JP2004288798A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】Ｎｉシリサイドプロセスで問題となるｎ＋型拡散領域におけるシリサイド膜の荒れやシリサイド膜の剥がれ、さらにはシリサイド膜上に形成されるコンタクトライナー膜の剥がれを防ぐ。
【解決手段】ｐ型ウェル領域１３と、その表面領域に形成されたｎ＋型拡散領域１４と、ｐ型ウェル領域１３上にゲート絶縁膜１７を介して形成されたシリコンを含むゲート電極１８と、ｎ＋型拡散領域１４の表面領域に形成されたＮｉＳｉ膜１６と備え、ＮｉＳｉ膜１６の表面から深さ方向にｐ型不純物が導入されており、このｐ型不純物は、ＮｉＳｉ膜１６内の所定の深さ位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を持ち、かつＮｉＳｉ膜１６とｎ＋型拡散領域１４との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となるような不純物プロファィルを有している。
【選択図】 図１
【解決手段】ｐ型ウェル領域１３と、その表面領域に形成されたｎ＋型拡散領域１４と、ｐ型ウェル領域１３上にゲート絶縁膜１７を介して形成されたシリコンを含むゲート電極１８と、ｎ＋型拡散領域１４の表面領域に形成されたＮｉＳｉ膜１６と備え、ＮｉＳｉ膜１６の表面から深さ方向にｐ型不純物が導入されており、このｐ型不純物は、ＮｉＳｉ膜１６内の所定の深さ位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を持ち、かつＮｉＳｉ膜１６とｎ＋型拡散領域１４との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となるような不純物プロファィルを有している。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、ソース／ドレイン領域上やゲート電極上にＮｉシリサイド膜が形成された半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＣＭＯＳ型半導体装置では、ソース／ドレイン領域やゲート電極上にＮｉシリサイド膜を自己整合的に形成し、それぞれの配線抵抗を低減させることで、動作の高速化を達成しているものがある（例えば、非特許文献１参照）。
【０００３】
Ｎｉシリサイド膜の形成後は、コンタクトプラグを形成するために、層間絶縁膜に対し、ソース／ドレイン領域に通じるコンタクトホールが開口される。このコンタクトホールを開口する際に、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によってＮｉシリサイド膜及びその下部のソース／ドレイン領域がエッチングされると、接合リーク特性が劣化する。
【０００４】
このような接合リーク特性の劣化を防止するため、層間絶縁膜を形成する前に、この層間絶縁膜に対して選択比の高いコンタクトライナー膜をＮｉシリサイド膜上を含む全面に形成し、エッチングを２段階で行って、つまり、層間絶縁膜とコンタクトライナー膜を別々にエッチングして、コンタクトホールを開口する方法が用いられる。なお、上記コンタクトライナー膜としては一般にシリコン窒化膜が使用される。
【０００５】
ところで、ＣＭＯＳ型半導体装置の特にＮＭＯＳトランジスタ領域において、ソース／ドレイン領域上に形成されたＮｉシリサイド膜は、コンタクトライナー膜の形成前の処理であるウェット処理の段階でエッチングされ易いという問題がある。Ｎｉシリサイド膜がエッチングされてしまうと、Ｎｉシリサイド膜のシート抵抗の上昇や接合リークが生じる。さらに、ソース／ドレイン領域上のＮｉシリサイド膜上に形成されたコンタクトライナー膜は剥がれ易く、コンタクトライナー膜が剥がれた場合には、それがダストの原因となり、その後のインテグレーション自体が困難となる。
【０００６】
【非特許文献１】
Ｔ．Ｏｈｇｕｒｏ 他による「Ａｎａｌｙｓｉｓ ｏｆ Ａｎｏｍａｌｏｕｓｌｙ Ｌａｒｇｅ Ｊｕｎｃｔｉｏｎ Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔ ｏｆ Ｎｉｃｋｅｌ Ｓｉｌｌｉｃｉｄｅｄ Ｎ−Ｔｙｐｅ Ｄｉｆｆｕｓｅｄ Ｌａｙｅｒ ａｎｄ Ｉｔｓ Ｉｍｐｒｏｖｅｍｅｎｔ」 Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｏｆ ｔｈｅ １９９３ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， １９９３， ｐｐ． １９２−１９４
【０００７】
【発明が解決しようとする課題】
このように、従来のＣＭＯＳ型半導体装置では、ＮＭＯＳトランジスタ領域におけるソース／ドレイン領域上に形成されたＮｉシリサイド膜はエッチングされ易く、かつソース／ドレイン領域上のＮｉシリサイド膜上に形成されるコンタクトライナー膜が剥がれ易いという問題がある。
【０００８】
この発明は上記のような事情を考慮してなされたものであり、その目的は、ＮＭＯＳトランジスタ領域におけるソース／ドレイン領域上に形成されるＮｉシリサイド膜をエッチングされ難くすることができ、かつソース／ドレイン領域上のＮｉシリサイド膜上に形成されるコンタクトライナー膜の剥がれを防止することができる半導体装置及びその製造方法を提供することである。
【０００９】
【課題を解決するための手段】
この発明の半導体装置は、ｐ型のシリコン半導体領域と、上記シリコン半導体領域の表面領域に形成されたｎ型拡散領域と、上記ｎ型拡散領域の表面領域に形成されたＮｉシリサイド膜とを具備し、上記Ｎｉシリサイド膜の表面から深さ方向にｐ型不純物が導入されており、このｐ型不純物は、上記Ｎｉシリサイド膜内の所定の深さ位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を持ち、かつ上記Ｎｉシリサイド膜とｎ型拡散領域との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となるような不純物プロファィルを有している。
【００１０】
この発明の半導体装置は、ｐ型のシリコン半導体領域と、上記シリコン半導体領域の表面領域に互いに離間して形成された一対のｎ型拡散領域と、上記一対のｎ型拡散領域相互間の上記シリコン半導体領域上にゲート絶縁膜を介して形成され、シリコンを含むゲート電極と、上記一対のｎ型拡散領域の各表面領域及び上記ゲート電極の上部表面領域にそれぞれ形成されたＮｉシリサイド膜とを具備し、上記一対のｎ型拡散領域の各表面領域にそれぞれ形成された上記Ｎｉシリサイド膜の表面から深さ方向にｐ型不純物が導入されており、このｐ型不純物は、上記Ｎｉシリサイド膜内の所定の深さ位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を持ち、かつ上記Ｎｉシリサイド膜とｎ型拡散領域との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となるような不純物プロファィルを有している。
【００１１】
この発明の半導体装置の製造方法は、ｐ型のシリコン半導体領域の表面にｎ型の不純物イオンを選択的に導入する工程と、上記シリコン半導体領域の表面全面にｐ型の不純物イオンを導入する工程と、上記ｎ型及びｐ型の不純物イオンを活性化して、上記シリコン半導体領域の表面にｎ型拡散領域を形成する工程と、上記ｎ型拡散領域の表面にＮｉを堆積した後、熱処理を行って上記ｎ型拡散領域の表面領域にＮｉシリサイド膜を形成する工程とを具備し、上記Ｎｉシリサイド膜の形成後に上記Ｎｉシリサイド膜の所定の深さ位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を持ち、かつ上記Ｎｉシリサイド膜とｎ型拡散領域との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となる不純物プロファィルとなるように上記ｐ型不純物のイオン注入を行うようにしている。
【００１２】
この発明の半導体装置の製造方法は、ｐ型のシリコン半導体領域の表面全面にｐ型の不純物イオンを導入する工程と、上記シリコン半導体領域の表面にｎ型の不純物イオンを選択的に導入する工程と、上記ｐ型及びｎ型の不純物イオンを活性化して、上記シリコン半導体領域の表面にｎ型拡散領域を形成する工程と、上記ｎ型拡散領域の表面にＮｉを堆積した後、熱処理を行って上記ｎ型拡散領域の表面領域にＮｉシリサイド膜を形成する工程とを具備し、上記Ｎｉシリサイド膜の形成後に上記Ｎｉシリサイド膜の所定の深さ位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を持ち、かつ上記Ｎｉシリサイド膜とｎ型拡散領域との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となる不純物プロファィルとなるように上記ｐ型不純物のイオン注入を行うようにしている。
【００１３】
この発明の半導体装置の製造方法は、ｐ型のシリコン半導体領域の表面にｎ型の不純物イオンを選択的に導入する工程と、上記ｎ型の不純物イオンを活性化して、上記シリコン半導体領域の表面にｎ型拡散領域を形成する工程と、上記シリコン半導体領域の表面全面にｐ型の不純物イオンを導入して、シリコン半導体領域の表面をアモルファス化する工程と、上記ｎ型拡散領域の表面にＮｉを堆積した後、熱処理を行って上記ｎ型拡散領域の表面領域にＮｉシリサイド膜を形成する工程とを具備し、上記Ｎｉシリサイド膜の形成後に上記Ｎｉシリサイド膜の所定の深さ位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を持ち、かつ上記Ｎｉシリサイド膜とｎ型拡散領域との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となる不純物プロファィルとなるように上記ｐ型不純物のイオン注入を行うようにしている。
【００１４】
【発明の実施の形態】
以下、図面を参照してこの発明を実施の形態により詳細に説明する。
【００１５】
（第１の実施の形態のＣＭＯＳ型半導体装置）
図１は、この発明の第１の実施の形態によるＣＭＯＳ型半導体装置の断面構造を示している。なお、図では、ＣＭＯＳ型半導体装置のうちＮＭＯＳトランジスタが形成されているＮＭＯＳトランジスタ領域のみを示している。
【００１６】
シリコン基板、例えばｎ型シリコン基板（ｎ−ｓｕｂ）１１の表面領域には素子分離絶縁膜１２が形成されている。この素子分離絶縁膜１２によってｎ型シリコン基板１１が複数の素子領域に区分されており、各素子領域にはｐ型ウェル領域（ｐ−ｗｅｌｌ）１３が形成されている。さらに各ｐ型ウェル領域１３の表面領域には、ｎ型不純物として例えばＡｓが高濃度に拡散され、ＮＭＯＳトランジスタのソース／ドレイン領域となる一対のｎ＋型拡散領域１４が所定の距離を隔てて形成されている。上記一対のｎ＋型拡散領域１４の表面領域には、これら一対のｎ＋型拡散領域１４よりも拡散深さが浅く、より広い面積を有し、かつ一対のｎ＋型拡散領域１４よりも低い濃度でｎ型不純物、例えばＡｓが拡散された一対のｎ−型拡散領域１５が形成されている。この一対のｎ−型拡散領域１５は、通常、エクステンション領域と称される。そして、上記一対のｎ−型拡散領域１５の表面領域にはＮｉシリサイド膜としてのＮｉＳｉ膜１６がそれぞれ形成されている。
【００１７】
上記一対のｎ−型拡散領域１５相互間の基板上には、ＳｉＯ２ （酸化シリコン）、ＳｉＯＮ（酸窒化シリコン）、ＳｉＮ（窒化シリコン）などからなるゲート絶縁膜１７が形成されている。さらに、このゲート絶縁膜１７上には、不純物がドープされて低抵抗化されたポリシリコン、或いはポリシリコンゲルマニウムなどからなるゲート電極１８が形成されている。このゲート電極１８の上部表面領域にもＮｉＳｉ膜１６が形成されている。
【００１８】
上記ゲート電極１８の側壁上及びその周囲の上記ｎ−型拡散領域１５の表面上にはシリコン窒化膜１９が形成され、さらにゲート電極１８の側壁上のシリコン窒化膜１９上にはシリコン酸化膜２０が形成されている。
【００１９】
上記ゲート電極１８を含む基板全面にコンタクトライナー膜としてのシリコン窒化膜２１が形成されており、さらにシリコン窒化膜２１上には、例えばＴＥＯＳ、ＢＰＳＧ、ＳｉＮなどからなる層間絶縁膜２２が堆積されている。そして、上記層間絶縁膜２２及びシリコン窒化膜２１に対し、ＮｉＳｉ膜１６の表面に達するような一対のコンタクトホール２３が開口されており、このコンタクトホール２３内にコンタクト電極２４が形成されている。コンタクト電極２４は、例えばＴｉ／ＴｉＮからなるバリアメタル２４ａと、Ｗからなるコンタクトプラグ２４ｂとから構成されている。
【００２０】
また、コンタクトライナー膜であるシリコン窒化膜２１及び層間絶縁膜２２を形成する前に、上記ＮｉＳｉ膜１６の表面から基板の深さ方向に、Ｂイオン又はＢＦ２ イオンがｐ型不純物として注入されかつ活性化されており、図１中のＸ−Ｘ´線に沿った不純物プロファィルは図２に示すようにされている。
【００２１】
図２において、曲線ａはｎ−型拡散領域１５及びｎ＋型拡散領域１４におけるｎ型不純物、つまりＡｓの不純物濃度の変化を示しており、曲線ｂはＢ又はＦからなるｐ型不純物の不純物濃度の変化を示している。
【００２２】
また、図２中に示された曲線ｃは、チップシュリンクによってゲートサイズ、特にゲート幅が縮小された際に、一対のｎ−型拡散領域１５がショートすることを防止するため、予め基板表面に導入されるｐ型不純物、例えばＢ又はＦの不純物濃度の変化を示している。この不純物プロファイルは一般にハロープロファイル（Ｈａｌｏ ｐｒｏｆｉｌｅ）あるいはポケットプロファイル（Ｐｏｃｋｅｔ ｐｒｏｆｉｌｅ）と呼ばれている。
【００２３】
この実施の形態の半導体装置では、ＮｉＳｉ膜１６の表面から深さ方向にＢイオン又はＢＦ２ イオンからなるｐ型不純物が導入されており、このｐ型不純物の不純物プロファィルは、図２中の曲線ｂに示すように、ＮｉＳｉ膜１６内の所定の深さ位置、例えば表面から３０（ｎｍ）の深さの位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を持ち、かつＮｉＳｉ膜１６とｎ＋型拡散領域１４との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となるようにされている。
【００２４】
ここで、ｎ型不純物としてＡｓを高濃度に含むｎ＋型拡散領域１４上にＮｉＳｉ膜１６が形成され、このＮｉＳｉ膜１６内にはＡｓ、Ｎｉ、Ｏからなる化合物が存在している。
【００２５】
本発明者等の考察によれば、この化合物の存在によりＮｉＳｉ膜１６の表面状態が荒れたものとなり、これによって層間絶縁膜２２をエッチングする際にＮｉＳｉ膜１６がエッチングされ易くなったり、ＮｉＳｉ膜１６上に形成されるコンタクトライナー膜としてのシリコン窒化膜２１の剥がれが生じ易くなっていることが明らかとなった。
【００２６】
この実施の形態の半導体装置では、ＮｉＳｉ膜１６の表面から深さ方向にＢ又はＦからなるｐ型不純物が導入されており、ＢやＦがＮｉＳｉ膜１６の表面領域に存在している。このため、ＮｉＳｉ膜１６内では、先に述べたＡｓ、Ｎｉ、Ｏからなる化合物の形成が抑制され、この結果、ＮｉＳｉ膜１６の表面状態を改善することができる。従って、層間絶縁膜２２のエッチングの際にＮｉＳｉ膜１６がエッチングされ易くなったり、ＮｉＳｉ膜１６上に形成されるコンタクトライナー膜としてのシリコン窒化膜２１の剥がれを防止することができる。
【００２７】
また、ＮｉＳｉ膜１６内の表面から３０（ｎｍ）の深さの位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を有するようにＢ又はＦからなるｐ型不純物を導入することで、ＮｉＳｉ膜１６の耐エッチング性と、ＮｉＳｉ膜１６上に形成されるコンタクトライナー膜としてのシリコン窒化膜２１の剥がれ防止効果とが十分に満足する程度にＮｉＳｉ膜１６の表面状態を改善することができる。
【００２８】
さらに、ＮｉＳｉ膜１６とｎ＋型拡散領域１４との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となるようにＢ又はＦからなるｐ型不純物を導入することで、ＮｉＳｉ膜１６よりも下部のｎ＋型拡散領域１４におけるｎ型不純物濃度を十分に高く保ち、ＮｉＳｉ膜１６とｎ＋型拡散領域１４との界面における抵抗を低くすることができる。この界面抵抗を低くすることにより、ソース／ドレイン領域における寄生抵抗の上昇を防ぐことができる。
【００２９】
（第１の実施の形態の製造方法）
次に、図１に示す半導体装置を製造する際の第１の実施の形態の製造方法について、図３ないし図１１の断面図を参照して説明する。
【００３０】
まず、図３に示すように、シリコン基板、例えばｎ型シリコン基板（ｎ−ｓｕｂ）１１の表面領域に、埋めこみ素子分離法により深さ２００〜３５０（ｎｍ）の素子分離絶縁膜１２を形成する。この素子分離絶縁膜１２によってｎ型シリコン基板１１が複数の素子領域に区分される。続いて、２０（ｎｍ）以下の膜厚のシリコン酸化膜を全面に形成し、その後、ｐ型／ｎ型ウェル領域の形成と、Ｎ／Ｐ両ＭＯＳトランジスタのチャネル領域形成のためのイオン注入及び活性化ＲＴＡ（高速熱酸化）を行う。典型的なイオン注入条件として、ｎ型ウェル領域を形成する部分にはＰイオンを５００（ＫｅＶ）の加速電圧、３．０Ｅ１３（ｃｍ−２）のドーズ量で導入し、ｎ型ウェル領域に形成されるＰＭＯＳトランジスタのチャネル領域にはＢイオンを５０（ＫｅＶ）の加速電圧、１．５Ｅ１３（ｃｍ−２）のドーズ量で導入する。ｐ型ウェル領域を形成する部分にはＢイオンを２６０（ＫｅＶ）の加速電圧、２．０Ｅ１３（ｃｍ−２）のドーズ量で導入し、ｐ型ウェル領域に形成されるＮＭＯＳトランジスタのチャネル領域にはＡｓイオンを１００（ＫｅＶ）の加速電圧、１．５Ｅ１３（ｃｍ−２）のドーズ量で導入する。なお、図３にはＮＭＯＳトランジスタが形成されるｐ型ウェル領域１３のみが示されている。また、これ以降の説明ではＮＭＯＳトランジスタが形成されるＮＭＯＳトランジスタ領域に関する製造工程についてのみ説明するが、同様にしてＰＭＯＳトランジスタ領域にはＰＭＯＳトランジスタが形成される。
【００３１】
続いて、上記シリコン酸化膜を除去した後、熱酸化法、或いはＬＰＣＶＤ法（低圧化学的気相成長法）により、１〜６（ｎｍ）の膜厚のシリコン酸化膜からなるゲート絶縁膜１７を新たに形成する。続いて、全面に５０〜２００（ｎｍ）の膜厚のポリシリコン、或いはポリシリコンゲルマニウムを堆積し、その後、光リソグラフィー法、Ｘ線リソグラフィー法、或いは電子ビームリソグラフィー法によって、例えば１０〜１５０（ｎｍ）の幅を有するようにパターニングし、ＲＩＥによりポリシリコン、或いはポリシリコンゲルマニウムを選択エッチングすることでゲート電極１８を形成する。
【００３２】
その後、先のハロープロファイル（Ｈａｌｏ ｐｒｏｆｉｌｅ）を形成するために、全面に斜め方向からＢイオンまたはＢＦ２ イオンを導入する。
【００３３】
なお、上記説明ではゲート絶縁膜１７をＳｉＯ２ （酸化シリコン）によって形成する場合を説明したが、これはＳｉＯＮ（酸窒化シリコン）やＳｉＮ（窒化シリコン）、さらには高誘電体膜のＴａ２ Ｏ５ 等などを用いて形成してもよい。また、ゲート電極１８は、ポリシリコンやポリシリコンゲルマニウムの代わりに、ＴｉＮ、ＷＮをバリアメタルとして用い、バリアメタル上にＷを積層したメタルゲート構造にしてもよい。
【００３４】
次に、後酸化膜として、熱酸化法によってシリコン酸化膜を１〜６（ｎｍ）の膜厚で形成した後、図４に示すように、ｐ型ウェル領域１３の表面領域に一対のｎ−型拡散領域１５を形成する。このｎ−型拡散領域１５は、例えばＡｓイオンを１〜５（ＫｅＶ）の加速電圧、５．０Ｅ１４〜１．５Ｅ１５（ｃｍ−２）のドーズ量で導入した後、活性化ＲＴＡを行うことで形成する。
【００３５】
次に、図５に示すように、ＬＰＣＶＤ法によって全面にシリコン窒化膜１９を堆積し、さらに続いてシリコン酸化膜２０を堆積する。
【００３６】
続いて、ＲＩＥにより上記シリコン酸化膜２０及びシリコン窒化膜１９を異方性エッチングによりエッチバックすることで、図６に示すように、ゲート電極１８の側壁上及び及びその周囲のｎ−型拡散領域１５の表面上に連続するようにシリコン窒化膜１９を残し、さらにゲート電極１８の側壁上のシリコン窒化膜１９上にシリコン酸化膜２０を残す。続いて、ゲート電極１８をマスクに用いて、ｎ型不純物として例えばＡｓイオンをｐ型ウェル領域１３内にイオン注入して、ｎ＋型拡散領域１４を形成するためのイオン注入領域１４ａを形成する。
【００３７】
続いて、図７に示すように、ＮＭＯＳトランジスタ領域の全面に、ｐ型不純物として例えばＢイオンやＢＦ２ イオンを注入する。ここで、ｐ型不純物としてＢイオンを用いる場合の注入条件は例えば、加速電圧が０．５〜１．５（ＫｅＶ）、ドーズ量が５．０Ｅ１４〜１．０Ｅ１５であり、ＢＦ２ イオンを用いる場合は、加速電圧が５〜１０（ＫｅＶ）、ドーズ量が５．０Ｅ１４〜１．０Ｅ１５である。この後、ＲＴＡを行って、先のイオン注入領域１４ａに注入されたイオンを活性化して一対のｎ＋型拡散領域１４を形成すると共に、先の図２中の曲線ｂに示すような不純物プロファイルが得られるようにＢまたはＢＦ２ を活性化する。続いて、スパッタリング法により全面にＮｉを堆積した後、シリサイデーションのためのＲＴＡを行う。シリサイデーションのためのＲＴＡは、例えば４００℃〜５００℃の温度範囲で行う。その後、硫酸と過酸化水素水との混合溶液による処理により未反応のＮｉを除去することにより、図８に示すように、一対のｎ−型拡散領域１５の各表面領域及びゲート電極１８の上部表面領域にそれぞれＮｉＳｉ膜１６を形成する。
【００３８】
なお、Ｎｉを堆積した後に、続いてＴｉＮを堆積してもよく、さらに、一度２５０℃〜４００℃の低温ＲＴＡを行った後に、硫酸と過酸化水素水との混合溶液で未反応のＮｉをエッチング除去した後、再度、低シート抵抗化のために４００℃〜５００℃のＲＴＡを行う２ステップアニール（２ ｓｔｅｐ ａｎｎｅａｌ）を行うようにしてもよい。
【００３９】
この後、図９に示すように、全面にコンタクトライナー膜としてシリコン窒化膜２１を堆積する。このコンタクトライナー膜は、後の工程であるコンタクトホール形成の際のＲＩＥによってＮｉＳｉ膜１６が掘れ、接合リークが劣化することを防ぐために形成される。コンタクトライナー膜は、この後に堆積される層間絶縁膜に対し、ＲＩＥ時の選択比の高い膜である必要がある。
【００４０】
続いて、図１０に示すように、全面に例えばＴＥＯＳ、ＢＰＳＧ、ＳｉＮなどからなる層間絶縁膜２２を堆積し、平坦化のためのＣＭＰ（化学的機械的研磨）プロセスを行った後、全面にフォトレジストを塗布し、光リソグラフィー法、Ｘ線リソグラフィー法、或いは電子ビームリソグラフィー法によってパターニングして、一対のＮｉＳｉ膜１６に対応した位置にそれぞれ開口を有するレジストマスクを形成する。次に、このレジストマスクを用いたＲＩＥにより、層間絶縁膜２２及びその下部のシリコン窒化膜２１を選択的にエッチング除去して、図１０に示すように、一対のＮｉＳｉ膜１６の表面に通じる一対のコンタクトホール２３を開口する。
【００４１】
この後は、図１１に示すように、コンタクトホール２３の内部を含む全面に例えばＴｉまたはＴｉＮからなるバリアメタル２４ａを堆積し、続いてＷを選択成長、或いはブランケットに形成してコンタクトプラグ２４ｂを埋め込んだ後、ＣＭＰプロセスを行ってコンタクト電極２４を形成する。最後に、配線となる金属を堆積した後、配線のパターニングを行うことによってＣＭＯＳ型半導体装置が完成する。
【００４２】
この第１の実施の形態の製造方法において、ＮｉＳｉ膜１６の表面から深さ方向にＢイオン又はＢＦ２ イオンからなるｐ型不純物が導入され、ＢやＦがＮｉＳｉ膜１６の表面領域に存在することになる。このため、ＮｉＳｉ膜１６内では、先に述べたＡｓ、Ｎｉ、Ｏからなる化合物の形成が抑制され、この結果、ＮｉＳｉ膜１６の表面状態を改善することができる。従って、層間絶縁膜２２をエッチングする際にＮｉＳｉ膜１６がエッチングされ難くなり、また、ＮｉＳｉ膜１６上に形成されているコンタクトライナー膜としてのシリコン窒化膜２１の剥がれを防止することができる。
【００４３】
また、ＮｉＳｉ膜１６内の表面から３０（ｎｍ）の深さの位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を有するようにＢ又はＦからなるｐ型不純物が導入されるので、ＮｉＳｉ膜１６の耐エッチング性と、ＮｉＳｉ膜１６上に形成されるコンタクトライナー膜としてのシリコン窒化膜２１の剥がれ防止効果とが十分に満足する程度にＮｉＳｉ膜１６の表面状態を改善することができる。
【００４４】
さらに、ＮｉＳｉ膜１６とｎ＋型拡散領域１４との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となるようにＢ又はＦからなるｐ型不純物が導入されるので、ＮｉＳｉ膜１６よりも下部のｎ＋型拡散領域１４におけるｎ型不純物濃度を十分に高く保つことができ、ＮｉＳｉ膜１６とｎ＋型拡散領域１４との界面における抵抗を低くすることができる。この界面抵抗を低くすることにより、ソース／ドレイン領域における寄生抵抗の上昇を防ぐことができる。
【００４５】
（第２の実施の形態の製造方法）
次に、図１に示す半導体装置を製造する際の、第２の実施の形態の製造方法について説明する。
【００４６】
上記第１の実施の形態の製造方法では、ｎ＋型拡散領域１４を形成するためのイオン注入領域１４ａを形成し、この後、ＮＭＯＳトランジスタ領域の全面にｐ型不純物として例えばＢイオンやＢＦ２ イオンを注入した後、ＲＴＡを行ってイオン注入領域１４ａに注入されたイオンを活性化して一対のｎ＋型拡散領域１４を形成すると共にＢまたはＢＦ２ を活性化する場合について説明した。
【００４７】
これに対し、この第２の実施の形態の製造方法では、図６に示したイオン注入領域１４ａを形成する前に、ＮＭＯＳトランジスタ領域の全面にｐ型不純物として例えばＢイオンやＢＦ２ イオンを注入し、その後、イオン注入領域１４ａを形成した後、ＲＴＡを行ってイオン注入領域１４ａに注入されたイオンを活性化して一対のｎ＋型拡散領域１４を形成すると共にＢまたはＢＦ２ を活性化するものである。
【００４８】
つまり、この第２の実施の形態の製造方法では、ｎ＋型拡散領域１４を形成するためのｎ型不純物イオンの注入と、図２中の曲線ｂで示される不純物プロファイルを形成するためのｐ型不純物イオンの注入の順番を、第１の実施の形態の製造方法とは逆にしたものである。
【００４９】
この第２の実施の形態の製造方法においても、第１の実施の形態の製造方法と同様の効果を得ることができる。
【００５０】
（第３の実施の形態の製造方法）
次に、図１に示す半導体装置を製造する際の、第３の実施の形態の製造方法について説明する。
【００５１】
上述した第１の実施の形態の製造方法では、図６に示すイオン注入領域１４ａを形成した後は直ちにこれを活性化せずに、ＢイオンやＢＦ２ イオンを注入した後でＲＴＡを行い、イオン注入領域１４ａに注入されたイオンを活性化してｎ＋型拡散領域１４を形成すると共にＢまたはＢＦ２ を活性化していた。
【００５２】
これに対し、この第３の実施の形態の製造方法では、図６に示すイオン注入領域１４ａを形成した後、直ちにＲＴＡを行ってこれを活性化し、図１２に示すように一対のｎ＋型拡散領域１４を形成するようにしている。
【００５３】
続いて、図１３に示すように、ＮＭＯＳトランジスタ領域の全面に、ｐ型不純物として例えばＢイオンやＢＦ２ イオンを注入する。このイオン注入の際は、第１、第２の実施の形態の方法の場合と同様に、ｐ型不純物としてＢイオンを用いる場合の注入条件は、加速電圧が０．５〜１．５（ＫｅＶ）、ドーズ量が５．０Ｅ１４〜１．０Ｅ１５であり、ＢＦ２ イオンを用いる場合は、加速電圧が５〜１０（ＫｅＶ）、ドーズ量が５．０Ｅ１４〜１．０Ｅ１５である。このイオン注入により、基板表面はアモルファス化される。
【００５４】
この後は、第１の実施の形態の方法における図８以降と同様の工程によりＣＭＯＳ型半導体装置が製造される。
【００５５】
この第３の実施の形態の製造方法においても、第１、第２の実施の形態の製造方法と同様の効果を得ることができる。
【００５６】
さらにこの第３の実施の形態の製造方法によれば、基板表面をアモルファス化した状態でＮｉＳｉ膜１６を形成するので、ＮｉＳｉ膜１６上に形成されるコンタクトライナー膜としてのシリコン窒化膜２１の剥がれ防止効果をより向上させることができる。
【００５７】
なお、この発明は、上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。
【００５８】
さらに、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００５９】
【発明の効果】
以上説明したようにこの発明によれば、ＮＭＯＳトランジスタ領域におけるソース／ドレイン領域上に形成されるＮｉシリサイド膜をエッチングされ難くすることができ、かつソース／ドレイン領域上のＮｉシリサイド膜上に形成されるコンタクトライナー膜の剥がれを防止することができる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態によるＣＭＯＳ型半導体装置の断面図。
【図２】図１中のＸ−Ｘ´線に沿った不純物プロファィルを示す図。
【図３】第１の実施の形態の製造方法の最初の工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１０に続く工程を示す断面図。
【図１２】第３の実施の形態の製造方法の途中の工程を示す断面図。
【図１３】図１２に続く工程を示す断面図。
【符号の説明】
１１…ｎ型シリコン基板（ｎ−ｓｕｂ）、１２…素子分離絶縁膜、１３…ｐ型ウェル領域（ｐ−ｗｅｌｌ）、１４…ｎ＋型拡散領域、１５…ｎ−型拡散領域、１６…ＮｉＳｉ膜、１７…ゲート絶縁膜、１８…ゲート電極、１９…シリコン窒化膜、２０…シリコン酸化膜、２１…シリコン窒化膜（コンタクトライナー膜）、２２…層間絶縁膜、２３…コンタクトホール、２４…コンタクト電極、２４ａ…バリアメタル、２４ｂ…コンタクトプラグ。
【発明の属する技術分野】
この発明は、ソース／ドレイン領域上やゲート電極上にＮｉシリサイド膜が形成された半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＣＭＯＳ型半導体装置では、ソース／ドレイン領域やゲート電極上にＮｉシリサイド膜を自己整合的に形成し、それぞれの配線抵抗を低減させることで、動作の高速化を達成しているものがある（例えば、非特許文献１参照）。
【０００３】
Ｎｉシリサイド膜の形成後は、コンタクトプラグを形成するために、層間絶縁膜に対し、ソース／ドレイン領域に通じるコンタクトホールが開口される。このコンタクトホールを開口する際に、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によってＮｉシリサイド膜及びその下部のソース／ドレイン領域がエッチングされると、接合リーク特性が劣化する。
【０００４】
このような接合リーク特性の劣化を防止するため、層間絶縁膜を形成する前に、この層間絶縁膜に対して選択比の高いコンタクトライナー膜をＮｉシリサイド膜上を含む全面に形成し、エッチングを２段階で行って、つまり、層間絶縁膜とコンタクトライナー膜を別々にエッチングして、コンタクトホールを開口する方法が用いられる。なお、上記コンタクトライナー膜としては一般にシリコン窒化膜が使用される。
【０００５】
ところで、ＣＭＯＳ型半導体装置の特にＮＭＯＳトランジスタ領域において、ソース／ドレイン領域上に形成されたＮｉシリサイド膜は、コンタクトライナー膜の形成前の処理であるウェット処理の段階でエッチングされ易いという問題がある。Ｎｉシリサイド膜がエッチングされてしまうと、Ｎｉシリサイド膜のシート抵抗の上昇や接合リークが生じる。さらに、ソース／ドレイン領域上のＮｉシリサイド膜上に形成されたコンタクトライナー膜は剥がれ易く、コンタクトライナー膜が剥がれた場合には、それがダストの原因となり、その後のインテグレーション自体が困難となる。
【０００６】
【非特許文献１】
Ｔ．Ｏｈｇｕｒｏ 他による「Ａｎａｌｙｓｉｓ ｏｆ Ａｎｏｍａｌｏｕｓｌｙ Ｌａｒｇｅ Ｊｕｎｃｔｉｏｎ Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔ ｏｆ Ｎｉｃｋｅｌ Ｓｉｌｌｉｃｉｄｅｄ Ｎ−Ｔｙｐｅ Ｄｉｆｆｕｓｅｄ Ｌａｙｅｒ ａｎｄ Ｉｔｓ Ｉｍｐｒｏｖｅｍｅｎｔ」 Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｏｆ ｔｈｅ １９９３ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， １９９３， ｐｐ． １９２−１９４
【０００７】
【発明が解決しようとする課題】
このように、従来のＣＭＯＳ型半導体装置では、ＮＭＯＳトランジスタ領域におけるソース／ドレイン領域上に形成されたＮｉシリサイド膜はエッチングされ易く、かつソース／ドレイン領域上のＮｉシリサイド膜上に形成されるコンタクトライナー膜が剥がれ易いという問題がある。
【０００８】
この発明は上記のような事情を考慮してなされたものであり、その目的は、ＮＭＯＳトランジスタ領域におけるソース／ドレイン領域上に形成されるＮｉシリサイド膜をエッチングされ難くすることができ、かつソース／ドレイン領域上のＮｉシリサイド膜上に形成されるコンタクトライナー膜の剥がれを防止することができる半導体装置及びその製造方法を提供することである。
【０００９】
【課題を解決するための手段】
この発明の半導体装置は、ｐ型のシリコン半導体領域と、上記シリコン半導体領域の表面領域に形成されたｎ型拡散領域と、上記ｎ型拡散領域の表面領域に形成されたＮｉシリサイド膜とを具備し、上記Ｎｉシリサイド膜の表面から深さ方向にｐ型不純物が導入されており、このｐ型不純物は、上記Ｎｉシリサイド膜内の所定の深さ位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を持ち、かつ上記Ｎｉシリサイド膜とｎ型拡散領域との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となるような不純物プロファィルを有している。
【００１０】
この発明の半導体装置は、ｐ型のシリコン半導体領域と、上記シリコン半導体領域の表面領域に互いに離間して形成された一対のｎ型拡散領域と、上記一対のｎ型拡散領域相互間の上記シリコン半導体領域上にゲート絶縁膜を介して形成され、シリコンを含むゲート電極と、上記一対のｎ型拡散領域の各表面領域及び上記ゲート電極の上部表面領域にそれぞれ形成されたＮｉシリサイド膜とを具備し、上記一対のｎ型拡散領域の各表面領域にそれぞれ形成された上記Ｎｉシリサイド膜の表面から深さ方向にｐ型不純物が導入されており、このｐ型不純物は、上記Ｎｉシリサイド膜内の所定の深さ位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を持ち、かつ上記Ｎｉシリサイド膜とｎ型拡散領域との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となるような不純物プロファィルを有している。
【００１１】
この発明の半導体装置の製造方法は、ｐ型のシリコン半導体領域の表面にｎ型の不純物イオンを選択的に導入する工程と、上記シリコン半導体領域の表面全面にｐ型の不純物イオンを導入する工程と、上記ｎ型及びｐ型の不純物イオンを活性化して、上記シリコン半導体領域の表面にｎ型拡散領域を形成する工程と、上記ｎ型拡散領域の表面にＮｉを堆積した後、熱処理を行って上記ｎ型拡散領域の表面領域にＮｉシリサイド膜を形成する工程とを具備し、上記Ｎｉシリサイド膜の形成後に上記Ｎｉシリサイド膜の所定の深さ位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を持ち、かつ上記Ｎｉシリサイド膜とｎ型拡散領域との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となる不純物プロファィルとなるように上記ｐ型不純物のイオン注入を行うようにしている。
【００１２】
この発明の半導体装置の製造方法は、ｐ型のシリコン半導体領域の表面全面にｐ型の不純物イオンを導入する工程と、上記シリコン半導体領域の表面にｎ型の不純物イオンを選択的に導入する工程と、上記ｐ型及びｎ型の不純物イオンを活性化して、上記シリコン半導体領域の表面にｎ型拡散領域を形成する工程と、上記ｎ型拡散領域の表面にＮｉを堆積した後、熱処理を行って上記ｎ型拡散領域の表面領域にＮｉシリサイド膜を形成する工程とを具備し、上記Ｎｉシリサイド膜の形成後に上記Ｎｉシリサイド膜の所定の深さ位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を持ち、かつ上記Ｎｉシリサイド膜とｎ型拡散領域との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となる不純物プロファィルとなるように上記ｐ型不純物のイオン注入を行うようにしている。
【００１３】
この発明の半導体装置の製造方法は、ｐ型のシリコン半導体領域の表面にｎ型の不純物イオンを選択的に導入する工程と、上記ｎ型の不純物イオンを活性化して、上記シリコン半導体領域の表面にｎ型拡散領域を形成する工程と、上記シリコン半導体領域の表面全面にｐ型の不純物イオンを導入して、シリコン半導体領域の表面をアモルファス化する工程と、上記ｎ型拡散領域の表面にＮｉを堆積した後、熱処理を行って上記ｎ型拡散領域の表面領域にＮｉシリサイド膜を形成する工程とを具備し、上記Ｎｉシリサイド膜の形成後に上記Ｎｉシリサイド膜の所定の深さ位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を持ち、かつ上記Ｎｉシリサイド膜とｎ型拡散領域との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となる不純物プロファィルとなるように上記ｐ型不純物のイオン注入を行うようにしている。
【００１４】
【発明の実施の形態】
以下、図面を参照してこの発明を実施の形態により詳細に説明する。
【００１５】
（第１の実施の形態のＣＭＯＳ型半導体装置）
図１は、この発明の第１の実施の形態によるＣＭＯＳ型半導体装置の断面構造を示している。なお、図では、ＣＭＯＳ型半導体装置のうちＮＭＯＳトランジスタが形成されているＮＭＯＳトランジスタ領域のみを示している。
【００１６】
シリコン基板、例えばｎ型シリコン基板（ｎ−ｓｕｂ）１１の表面領域には素子分離絶縁膜１２が形成されている。この素子分離絶縁膜１２によってｎ型シリコン基板１１が複数の素子領域に区分されており、各素子領域にはｐ型ウェル領域（ｐ−ｗｅｌｌ）１３が形成されている。さらに各ｐ型ウェル領域１３の表面領域には、ｎ型不純物として例えばＡｓが高濃度に拡散され、ＮＭＯＳトランジスタのソース／ドレイン領域となる一対のｎ＋型拡散領域１４が所定の距離を隔てて形成されている。上記一対のｎ＋型拡散領域１４の表面領域には、これら一対のｎ＋型拡散領域１４よりも拡散深さが浅く、より広い面積を有し、かつ一対のｎ＋型拡散領域１４よりも低い濃度でｎ型不純物、例えばＡｓが拡散された一対のｎ−型拡散領域１５が形成されている。この一対のｎ−型拡散領域１５は、通常、エクステンション領域と称される。そして、上記一対のｎ−型拡散領域１５の表面領域にはＮｉシリサイド膜としてのＮｉＳｉ膜１６がそれぞれ形成されている。
【００１７】
上記一対のｎ−型拡散領域１５相互間の基板上には、ＳｉＯ２ （酸化シリコン）、ＳｉＯＮ（酸窒化シリコン）、ＳｉＮ（窒化シリコン）などからなるゲート絶縁膜１７が形成されている。さらに、このゲート絶縁膜１７上には、不純物がドープされて低抵抗化されたポリシリコン、或いはポリシリコンゲルマニウムなどからなるゲート電極１８が形成されている。このゲート電極１８の上部表面領域にもＮｉＳｉ膜１６が形成されている。
【００１８】
上記ゲート電極１８の側壁上及びその周囲の上記ｎ−型拡散領域１５の表面上にはシリコン窒化膜１９が形成され、さらにゲート電極１８の側壁上のシリコン窒化膜１９上にはシリコン酸化膜２０が形成されている。
【００１９】
上記ゲート電極１８を含む基板全面にコンタクトライナー膜としてのシリコン窒化膜２１が形成されており、さらにシリコン窒化膜２１上には、例えばＴＥＯＳ、ＢＰＳＧ、ＳｉＮなどからなる層間絶縁膜２２が堆積されている。そして、上記層間絶縁膜２２及びシリコン窒化膜２１に対し、ＮｉＳｉ膜１６の表面に達するような一対のコンタクトホール２３が開口されており、このコンタクトホール２３内にコンタクト電極２４が形成されている。コンタクト電極２４は、例えばＴｉ／ＴｉＮからなるバリアメタル２４ａと、Ｗからなるコンタクトプラグ２４ｂとから構成されている。
【００２０】
また、コンタクトライナー膜であるシリコン窒化膜２１及び層間絶縁膜２２を形成する前に、上記ＮｉＳｉ膜１６の表面から基板の深さ方向に、Ｂイオン又はＢＦ２ イオンがｐ型不純物として注入されかつ活性化されており、図１中のＸ−Ｘ´線に沿った不純物プロファィルは図２に示すようにされている。
【００２１】
図２において、曲線ａはｎ−型拡散領域１５及びｎ＋型拡散領域１４におけるｎ型不純物、つまりＡｓの不純物濃度の変化を示しており、曲線ｂはＢ又はＦからなるｐ型不純物の不純物濃度の変化を示している。
【００２２】
また、図２中に示された曲線ｃは、チップシュリンクによってゲートサイズ、特にゲート幅が縮小された際に、一対のｎ−型拡散領域１５がショートすることを防止するため、予め基板表面に導入されるｐ型不純物、例えばＢ又はＦの不純物濃度の変化を示している。この不純物プロファイルは一般にハロープロファイル（Ｈａｌｏ ｐｒｏｆｉｌｅ）あるいはポケットプロファイル（Ｐｏｃｋｅｔ ｐｒｏｆｉｌｅ）と呼ばれている。
【００２３】
この実施の形態の半導体装置では、ＮｉＳｉ膜１６の表面から深さ方向にＢイオン又はＢＦ２ イオンからなるｐ型不純物が導入されており、このｐ型不純物の不純物プロファィルは、図２中の曲線ｂに示すように、ＮｉＳｉ膜１６内の所定の深さ位置、例えば表面から３０（ｎｍ）の深さの位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を持ち、かつＮｉＳｉ膜１６とｎ＋型拡散領域１４との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となるようにされている。
【００２４】
ここで、ｎ型不純物としてＡｓを高濃度に含むｎ＋型拡散領域１４上にＮｉＳｉ膜１６が形成され、このＮｉＳｉ膜１６内にはＡｓ、Ｎｉ、Ｏからなる化合物が存在している。
【００２５】
本発明者等の考察によれば、この化合物の存在によりＮｉＳｉ膜１６の表面状態が荒れたものとなり、これによって層間絶縁膜２２をエッチングする際にＮｉＳｉ膜１６がエッチングされ易くなったり、ＮｉＳｉ膜１６上に形成されるコンタクトライナー膜としてのシリコン窒化膜２１の剥がれが生じ易くなっていることが明らかとなった。
【００２６】
この実施の形態の半導体装置では、ＮｉＳｉ膜１６の表面から深さ方向にＢ又はＦからなるｐ型不純物が導入されており、ＢやＦがＮｉＳｉ膜１６の表面領域に存在している。このため、ＮｉＳｉ膜１６内では、先に述べたＡｓ、Ｎｉ、Ｏからなる化合物の形成が抑制され、この結果、ＮｉＳｉ膜１６の表面状態を改善することができる。従って、層間絶縁膜２２のエッチングの際にＮｉＳｉ膜１６がエッチングされ易くなったり、ＮｉＳｉ膜１６上に形成されるコンタクトライナー膜としてのシリコン窒化膜２１の剥がれを防止することができる。
【００２７】
また、ＮｉＳｉ膜１６内の表面から３０（ｎｍ）の深さの位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を有するようにＢ又はＦからなるｐ型不純物を導入することで、ＮｉＳｉ膜１６の耐エッチング性と、ＮｉＳｉ膜１６上に形成されるコンタクトライナー膜としてのシリコン窒化膜２１の剥がれ防止効果とが十分に満足する程度にＮｉＳｉ膜１６の表面状態を改善することができる。
【００２８】
さらに、ＮｉＳｉ膜１６とｎ＋型拡散領域１４との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となるようにＢ又はＦからなるｐ型不純物を導入することで、ＮｉＳｉ膜１６よりも下部のｎ＋型拡散領域１４におけるｎ型不純物濃度を十分に高く保ち、ＮｉＳｉ膜１６とｎ＋型拡散領域１４との界面における抵抗を低くすることができる。この界面抵抗を低くすることにより、ソース／ドレイン領域における寄生抵抗の上昇を防ぐことができる。
【００２９】
（第１の実施の形態の製造方法）
次に、図１に示す半導体装置を製造する際の第１の実施の形態の製造方法について、図３ないし図１１の断面図を参照して説明する。
【００３０】
まず、図３に示すように、シリコン基板、例えばｎ型シリコン基板（ｎ−ｓｕｂ）１１の表面領域に、埋めこみ素子分離法により深さ２００〜３５０（ｎｍ）の素子分離絶縁膜１２を形成する。この素子分離絶縁膜１２によってｎ型シリコン基板１１が複数の素子領域に区分される。続いて、２０（ｎｍ）以下の膜厚のシリコン酸化膜を全面に形成し、その後、ｐ型／ｎ型ウェル領域の形成と、Ｎ／Ｐ両ＭＯＳトランジスタのチャネル領域形成のためのイオン注入及び活性化ＲＴＡ（高速熱酸化）を行う。典型的なイオン注入条件として、ｎ型ウェル領域を形成する部分にはＰイオンを５００（ＫｅＶ）の加速電圧、３．０Ｅ１３（ｃｍ−２）のドーズ量で導入し、ｎ型ウェル領域に形成されるＰＭＯＳトランジスタのチャネル領域にはＢイオンを５０（ＫｅＶ）の加速電圧、１．５Ｅ１３（ｃｍ−２）のドーズ量で導入する。ｐ型ウェル領域を形成する部分にはＢイオンを２６０（ＫｅＶ）の加速電圧、２．０Ｅ１３（ｃｍ−２）のドーズ量で導入し、ｐ型ウェル領域に形成されるＮＭＯＳトランジスタのチャネル領域にはＡｓイオンを１００（ＫｅＶ）の加速電圧、１．５Ｅ１３（ｃｍ−２）のドーズ量で導入する。なお、図３にはＮＭＯＳトランジスタが形成されるｐ型ウェル領域１３のみが示されている。また、これ以降の説明ではＮＭＯＳトランジスタが形成されるＮＭＯＳトランジスタ領域に関する製造工程についてのみ説明するが、同様にしてＰＭＯＳトランジスタ領域にはＰＭＯＳトランジスタが形成される。
【００３１】
続いて、上記シリコン酸化膜を除去した後、熱酸化法、或いはＬＰＣＶＤ法（低圧化学的気相成長法）により、１〜６（ｎｍ）の膜厚のシリコン酸化膜からなるゲート絶縁膜１７を新たに形成する。続いて、全面に５０〜２００（ｎｍ）の膜厚のポリシリコン、或いはポリシリコンゲルマニウムを堆積し、その後、光リソグラフィー法、Ｘ線リソグラフィー法、或いは電子ビームリソグラフィー法によって、例えば１０〜１５０（ｎｍ）の幅を有するようにパターニングし、ＲＩＥによりポリシリコン、或いはポリシリコンゲルマニウムを選択エッチングすることでゲート電極１８を形成する。
【００３２】
その後、先のハロープロファイル（Ｈａｌｏ ｐｒｏｆｉｌｅ）を形成するために、全面に斜め方向からＢイオンまたはＢＦ２ イオンを導入する。
【００３３】
なお、上記説明ではゲート絶縁膜１７をＳｉＯ２ （酸化シリコン）によって形成する場合を説明したが、これはＳｉＯＮ（酸窒化シリコン）やＳｉＮ（窒化シリコン）、さらには高誘電体膜のＴａ２ Ｏ５ 等などを用いて形成してもよい。また、ゲート電極１８は、ポリシリコンやポリシリコンゲルマニウムの代わりに、ＴｉＮ、ＷＮをバリアメタルとして用い、バリアメタル上にＷを積層したメタルゲート構造にしてもよい。
【００３４】
次に、後酸化膜として、熱酸化法によってシリコン酸化膜を１〜６（ｎｍ）の膜厚で形成した後、図４に示すように、ｐ型ウェル領域１３の表面領域に一対のｎ−型拡散領域１５を形成する。このｎ−型拡散領域１５は、例えばＡｓイオンを１〜５（ＫｅＶ）の加速電圧、５．０Ｅ１４〜１．５Ｅ１５（ｃｍ−２）のドーズ量で導入した後、活性化ＲＴＡを行うことで形成する。
【００３５】
次に、図５に示すように、ＬＰＣＶＤ法によって全面にシリコン窒化膜１９を堆積し、さらに続いてシリコン酸化膜２０を堆積する。
【００３６】
続いて、ＲＩＥにより上記シリコン酸化膜２０及びシリコン窒化膜１９を異方性エッチングによりエッチバックすることで、図６に示すように、ゲート電極１８の側壁上及び及びその周囲のｎ−型拡散領域１５の表面上に連続するようにシリコン窒化膜１９を残し、さらにゲート電極１８の側壁上のシリコン窒化膜１９上にシリコン酸化膜２０を残す。続いて、ゲート電極１８をマスクに用いて、ｎ型不純物として例えばＡｓイオンをｐ型ウェル領域１３内にイオン注入して、ｎ＋型拡散領域１４を形成するためのイオン注入領域１４ａを形成する。
【００３７】
続いて、図７に示すように、ＮＭＯＳトランジスタ領域の全面に、ｐ型不純物として例えばＢイオンやＢＦ２ イオンを注入する。ここで、ｐ型不純物としてＢイオンを用いる場合の注入条件は例えば、加速電圧が０．５〜１．５（ＫｅＶ）、ドーズ量が５．０Ｅ１４〜１．０Ｅ１５であり、ＢＦ２ イオンを用いる場合は、加速電圧が５〜１０（ＫｅＶ）、ドーズ量が５．０Ｅ１４〜１．０Ｅ１５である。この後、ＲＴＡを行って、先のイオン注入領域１４ａに注入されたイオンを活性化して一対のｎ＋型拡散領域１４を形成すると共に、先の図２中の曲線ｂに示すような不純物プロファイルが得られるようにＢまたはＢＦ２ を活性化する。続いて、スパッタリング法により全面にＮｉを堆積した後、シリサイデーションのためのＲＴＡを行う。シリサイデーションのためのＲＴＡは、例えば４００℃〜５００℃の温度範囲で行う。その後、硫酸と過酸化水素水との混合溶液による処理により未反応のＮｉを除去することにより、図８に示すように、一対のｎ−型拡散領域１５の各表面領域及びゲート電極１８の上部表面領域にそれぞれＮｉＳｉ膜１６を形成する。
【００３８】
なお、Ｎｉを堆積した後に、続いてＴｉＮを堆積してもよく、さらに、一度２５０℃〜４００℃の低温ＲＴＡを行った後に、硫酸と過酸化水素水との混合溶液で未反応のＮｉをエッチング除去した後、再度、低シート抵抗化のために４００℃〜５００℃のＲＴＡを行う２ステップアニール（２ ｓｔｅｐ ａｎｎｅａｌ）を行うようにしてもよい。
【００３９】
この後、図９に示すように、全面にコンタクトライナー膜としてシリコン窒化膜２１を堆積する。このコンタクトライナー膜は、後の工程であるコンタクトホール形成の際のＲＩＥによってＮｉＳｉ膜１６が掘れ、接合リークが劣化することを防ぐために形成される。コンタクトライナー膜は、この後に堆積される層間絶縁膜に対し、ＲＩＥ時の選択比の高い膜である必要がある。
【００４０】
続いて、図１０に示すように、全面に例えばＴＥＯＳ、ＢＰＳＧ、ＳｉＮなどからなる層間絶縁膜２２を堆積し、平坦化のためのＣＭＰ（化学的機械的研磨）プロセスを行った後、全面にフォトレジストを塗布し、光リソグラフィー法、Ｘ線リソグラフィー法、或いは電子ビームリソグラフィー法によってパターニングして、一対のＮｉＳｉ膜１６に対応した位置にそれぞれ開口を有するレジストマスクを形成する。次に、このレジストマスクを用いたＲＩＥにより、層間絶縁膜２２及びその下部のシリコン窒化膜２１を選択的にエッチング除去して、図１０に示すように、一対のＮｉＳｉ膜１６の表面に通じる一対のコンタクトホール２３を開口する。
【００４１】
この後は、図１１に示すように、コンタクトホール２３の内部を含む全面に例えばＴｉまたはＴｉＮからなるバリアメタル２４ａを堆積し、続いてＷを選択成長、或いはブランケットに形成してコンタクトプラグ２４ｂを埋め込んだ後、ＣＭＰプロセスを行ってコンタクト電極２４を形成する。最後に、配線となる金属を堆積した後、配線のパターニングを行うことによってＣＭＯＳ型半導体装置が完成する。
【００４２】
この第１の実施の形態の製造方法において、ＮｉＳｉ膜１６の表面から深さ方向にＢイオン又はＢＦ２ イオンからなるｐ型不純物が導入され、ＢやＦがＮｉＳｉ膜１６の表面領域に存在することになる。このため、ＮｉＳｉ膜１６内では、先に述べたＡｓ、Ｎｉ、Ｏからなる化合物の形成が抑制され、この結果、ＮｉＳｉ膜１６の表面状態を改善することができる。従って、層間絶縁膜２２をエッチングする際にＮｉＳｉ膜１６がエッチングされ難くなり、また、ＮｉＳｉ膜１６上に形成されているコンタクトライナー膜としてのシリコン窒化膜２１の剥がれを防止することができる。
【００４３】
また、ＮｉＳｉ膜１６内の表面から３０（ｎｍ）の深さの位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を有するようにＢ又はＦからなるｐ型不純物が導入されるので、ＮｉＳｉ膜１６の耐エッチング性と、ＮｉＳｉ膜１６上に形成されるコンタクトライナー膜としてのシリコン窒化膜２１の剥がれ防止効果とが十分に満足する程度にＮｉＳｉ膜１６の表面状態を改善することができる。
【００４４】
さらに、ＮｉＳｉ膜１６とｎ＋型拡散領域１４との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となるようにＢ又はＦからなるｐ型不純物が導入されるので、ＮｉＳｉ膜１６よりも下部のｎ＋型拡散領域１４におけるｎ型不純物濃度を十分に高く保つことができ、ＮｉＳｉ膜１６とｎ＋型拡散領域１４との界面における抵抗を低くすることができる。この界面抵抗を低くすることにより、ソース／ドレイン領域における寄生抵抗の上昇を防ぐことができる。
【００４５】
（第２の実施の形態の製造方法）
次に、図１に示す半導体装置を製造する際の、第２の実施の形態の製造方法について説明する。
【００４６】
上記第１の実施の形態の製造方法では、ｎ＋型拡散領域１４を形成するためのイオン注入領域１４ａを形成し、この後、ＮＭＯＳトランジスタ領域の全面にｐ型不純物として例えばＢイオンやＢＦ２ イオンを注入した後、ＲＴＡを行ってイオン注入領域１４ａに注入されたイオンを活性化して一対のｎ＋型拡散領域１４を形成すると共にＢまたはＢＦ２ を活性化する場合について説明した。
【００４７】
これに対し、この第２の実施の形態の製造方法では、図６に示したイオン注入領域１４ａを形成する前に、ＮＭＯＳトランジスタ領域の全面にｐ型不純物として例えばＢイオンやＢＦ２ イオンを注入し、その後、イオン注入領域１４ａを形成した後、ＲＴＡを行ってイオン注入領域１４ａに注入されたイオンを活性化して一対のｎ＋型拡散領域１４を形成すると共にＢまたはＢＦ２ を活性化するものである。
【００４８】
つまり、この第２の実施の形態の製造方法では、ｎ＋型拡散領域１４を形成するためのｎ型不純物イオンの注入と、図２中の曲線ｂで示される不純物プロファイルを形成するためのｐ型不純物イオンの注入の順番を、第１の実施の形態の製造方法とは逆にしたものである。
【００４９】
この第２の実施の形態の製造方法においても、第１の実施の形態の製造方法と同様の効果を得ることができる。
【００５０】
（第３の実施の形態の製造方法）
次に、図１に示す半導体装置を製造する際の、第３の実施の形態の製造方法について説明する。
【００５１】
上述した第１の実施の形態の製造方法では、図６に示すイオン注入領域１４ａを形成した後は直ちにこれを活性化せずに、ＢイオンやＢＦ２ イオンを注入した後でＲＴＡを行い、イオン注入領域１４ａに注入されたイオンを活性化してｎ＋型拡散領域１４を形成すると共にＢまたはＢＦ２ を活性化していた。
【００５２】
これに対し、この第３の実施の形態の製造方法では、図６に示すイオン注入領域１４ａを形成した後、直ちにＲＴＡを行ってこれを活性化し、図１２に示すように一対のｎ＋型拡散領域１４を形成するようにしている。
【００５３】
続いて、図１３に示すように、ＮＭＯＳトランジスタ領域の全面に、ｐ型不純物として例えばＢイオンやＢＦ２ イオンを注入する。このイオン注入の際は、第１、第２の実施の形態の方法の場合と同様に、ｐ型不純物としてＢイオンを用いる場合の注入条件は、加速電圧が０．５〜１．５（ＫｅＶ）、ドーズ量が５．０Ｅ１４〜１．０Ｅ１５であり、ＢＦ２ イオンを用いる場合は、加速電圧が５〜１０（ＫｅＶ）、ドーズ量が５．０Ｅ１４〜１．０Ｅ１５である。このイオン注入により、基板表面はアモルファス化される。
【００５４】
この後は、第１の実施の形態の方法における図８以降と同様の工程によりＣＭＯＳ型半導体装置が製造される。
【００５５】
この第３の実施の形態の製造方法においても、第１、第２の実施の形態の製造方法と同様の効果を得ることができる。
【００５６】
さらにこの第３の実施の形態の製造方法によれば、基板表面をアモルファス化した状態でＮｉＳｉ膜１６を形成するので、ＮｉＳｉ膜１６上に形成されるコンタクトライナー膜としてのシリコン窒化膜２１の剥がれ防止効果をより向上させることができる。
【００５７】
なお、この発明は、上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。
【００５８】
さらに、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００５９】
【発明の効果】
以上説明したようにこの発明によれば、ＮＭＯＳトランジスタ領域におけるソース／ドレイン領域上に形成されるＮｉシリサイド膜をエッチングされ難くすることができ、かつソース／ドレイン領域上のＮｉシリサイド膜上に形成されるコンタクトライナー膜の剥がれを防止することができる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態によるＣＭＯＳ型半導体装置の断面図。
【図２】図１中のＸ−Ｘ´線に沿った不純物プロファィルを示す図。
【図３】第１の実施の形態の製造方法の最初の工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１０に続く工程を示す断面図。
【図１２】第３の実施の形態の製造方法の途中の工程を示す断面図。
【図１３】図１２に続く工程を示す断面図。
【符号の説明】
１１…ｎ型シリコン基板（ｎ−ｓｕｂ）、１２…素子分離絶縁膜、１３…ｐ型ウェル領域（ｐ−ｗｅｌｌ）、１４…ｎ＋型拡散領域、１５…ｎ−型拡散領域、１６…ＮｉＳｉ膜、１７…ゲート絶縁膜、１８…ゲート電極、１９…シリコン窒化膜、２０…シリコン酸化膜、２１…シリコン窒化膜（コンタクトライナー膜）、２２…層間絶縁膜、２３…コンタクトホール、２４…コンタクト電極、２４ａ…バリアメタル、２４ｂ…コンタクトプラグ。
Claims (18)
- ｐ型のシリコン半導体領域と、
上記シリコン半導体領域の表面領域に形成されたｎ型拡散領域と、
上記ｎ型拡散領域の表面領域に形成されたＮｉシリサイド膜とを具備し、
上記Ｎｉシリサイド膜の表面から深さ方向にｐ型不純物が導入されており、このｐ型不純物は、上記Ｎｉシリサイド膜内の所定の深さ位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を持ち、かつ上記Ｎｉシリサイド膜とｎ型拡散領域との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となるような不純物プロファィルを有していることを特徴とする半導体装置。 - ｐ型のシリコン半導体領域と、
上記シリコン半導体領域の表面領域に互いに離間して形成された一対のｎ型拡散領域と、
上記一対のｎ型拡散領域相互間の上記シリコン半導体領域上にゲート絶縁膜を介して形成され、シリコンを含むゲート電極と、
上記一対のｎ型拡散領域の各表面領域及び上記ゲート電極の上部表面領域にそれぞれ形成されたＮｉシリサイド膜とを具備し、
上記一対のｎ型拡散領域の各表面領域にそれぞれ形成された上記Ｎｉシリサイド膜の表面から深さ方向にｐ型不純物が導入されており、このｐ型不純物は、上記Ｎｉシリサイド膜内の所定の深さ位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を持ち、かつ上記Ｎｉシリサイド膜とｎ型拡散領域との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となるような不純物プロファィルを有していることを特徴とする半導体装置。 - 前記ｐ型不純物がＢまたはＦであることを特徴とする請求項１または２記載の半導体装置。
- 前記Ｎｉシリサイド膜がＮｉＳｉ膜であることを特徴とする請求項１または２記載の半導体装置。
- 前記ｐ型不純物は、前記Ｎｉシリサイド膜の表面から３０（ｎｍ）の深さ位置で濃度のピークを持つことを特徴とする請求項１または２記載の半導体装置。
- 前記ｎ型拡散領域がＭＯＳトランジスタのソースまたはドレイン領域であることを特徴とする請求項１記載の半導体装置。
- 少なくとも前記ｎ型拡散領域上に形成されたコンタクトライナー膜をさらに具備したことを特徴とする請求項１記載の半導体装置。
- 前記コンタクトライナー膜に形成された開口を介して前記ｎ型拡散領域にコンタクトする電極をさらに具備したことを特徴とする請求項６記載の半導体装置。
- 前記一対のｎ型拡散領域上に形成されたコンタクトライナー膜をさらに具備したことを特徴とする請求項２記載の半導体装置。
- 前記コンタクトライナー膜に形成された開口を介して前記一対のｎ型拡散領域にコンタクトする一対の電極をさらに具備したことを特徴とする請求項９記載の半導体装置。
- ｐ型のシリコン半導体領域の表面にｎ型の不純物イオンを選択的に導入する工程と、
上記シリコン半導体領域の表面全面にｐ型の不純物イオンを導入する工程と、
上記ｎ型及びｐ型の不純物イオンを活性化して、上記シリコン半導体領域の表面にｎ型拡散領域を形成する工程と、
上記ｎ型拡散領域の表面にＮｉを堆積した後、熱処理を行って上記ｎ型拡散領域の表面領域にＮｉシリサイド膜を形成する工程とを具備し、
上記Ｎｉシリサイド膜の形成後に上記Ｎｉシリサイド膜の所定の深さ位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を持ち、かつ上記Ｎｉシリサイド膜とｎ型拡散領域との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となる不純物プロファィルとなるように上記ｐ型不純物のイオン注入を行うことを特徴とする半導体装置の製造方法。 - ｐ型のシリコン半導体領域の表面全面にｐ型の不純物イオンを導入する工程と、
上記シリコン半導体領域の表面にｎ型の不純物イオンを選択的に導入する工程と、
上記ｐ型及びｎ型の不純物イオンを活性化して、上記シリコン半導体領域の表面にｎ型拡散領域を形成する工程と、
上記ｎ型拡散領域の表面にＮｉを堆積した後、熱処理を行って上記ｎ型拡散領域の表面領域にＮｉシリサイド膜を形成する工程とを具備し、
上記Ｎｉシリサイド膜の形成後に上記Ｎｉシリサイド膜の所定の深さ位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を持ち、かつ上記Ｎｉシリサイド膜とｎ型拡散領域との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となる不純物プロファィルとなるように上記ｐ型不純物のイオン注入を行うことを特徴とする半導体装置の製造方法。 - ｐ型のシリコン半導体領域の表面にｎ型の不純物イオンを選択的に導入する工程と、
上記ｎ型の不純物イオンを活性化して、上記シリコン半導体領域の表面にｎ型拡散領域を形成する工程と、
上記シリコン半導体領域の表面全面にｐ型の不純物イオンを導入して、シリコン半導体領域の表面をアモルファス化する工程と、
上記ｎ型拡散領域の表面にＮｉを堆積した後、熱処理を行って上記ｎ型拡散領域の表面領域にＮｉシリサイド膜を形成する工程とを具備し、
上記Ｎｉシリサイド膜の形成後に上記Ｎｉシリサイド膜の所定の深さ位置で１Ｅ２０（ｃｍ−３）以上のピーク濃度を持ち、かつ上記Ｎｉシリサイド膜とｎ型拡散領域との界面及びこれよりも深い位置における濃度が５Ｅ１９（ｃｍ−３）以下となる不純物プロファィルとなるように上記ｐ型不純物のイオン注入を行うことを特徴とする半導体装置の製造方法。 - 前記ｐ型不純物としてＢイオンまたはＢＦ２ イオンを導入することを特徴とする請求項１１ないし１３のいずれか１項記載の半導体装置の製造方法。
- 前記Ｎｉシリサイド膜としてＮｉＳｉ膜を形成することを特徴とする請求項１１ないし１３のいずれか１項記載の半導体装置の製造方法。
- 前記Ｎｉシリサイド膜の表面から３０（ｎｍ）の深さ位置で濃度のピークを持つように前記ｐ型不純物のイオンが導入されることを特徴とする請求項１１ないし１３のいずれか１項記載の半導体装置の製造方法。
- 少なくとも前記ｎ型拡散領域上にコンタクトライナー膜を形成する工程をさらに具備したことを特徴とする請求項１１ないし１３のいずれか１項記載の半導体装置の製造方法。
- 前記コンタクトライナー膜に開口を形成し、前記ｎ型拡散領域にコンタクトする電極を形成する工程をさらに具備したことを特徴とする請求項１１ないし１３のいずれか１項記載の半導体装置の製造方法。
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