JP4027064B2 - Ｍｏｓｆｅｔデバイスの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体プロセスに関し、さらに詳細にはポリシリコンすなわちポリの空乏化が最小で、シリサイド化したソース接合およびドレイン接合を有し、ポリ・ゲートのシート抵抗が非常に低い（５オーム／□以下程度）高性能のサブ０．１μｍ金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを製造するための方法に関する。
【０００２】
【従来の技術】
従来の相補型金属酸化膜半導体（ＣＭＯＳ）プロセスでは、ＭＯＳＦＥＴのソース、ドレイン、およびゲート領域を同時に注入し、アニールにより活性化し、その後にシリサイド化して、基板内に低い接合領域とシート抵抗の低いポリ・ゲート線を作成する。
【０００３】
高性能サブ０．１μｍＣＭＯＳデバイスの場合、従来のＣＭＯＳプロセスでは次のような２つの問題が生じる。第１の問題は、ソース、ドレインおよびゲート領域の同時注入に起因する。アニール後に浅いソース接合およびドレイン接合を保証するため、一般に低い注入量を使用する（２×１０15／ｃｍ2程度以下）。しかし、このような低い注入量はポリ・ゲート空乏化を防止するのに不十分であり、これを防止できない場合は、デバイスの相互コンダクタンスが低くなり、デバイス性能が低下する。
【０００４】
前記従来技術のＣＭＯＳプロセスに伴う第２の問題は、純粋にポリ・ゲートのシリサイド化プロセスに起因する。幅が０．２５μｍ以下のポリ・ゲートでは、シリサイド化ポリシリコン、たとえばＴｉＳｉの成長が核形成によって制限されているため、シート抵抗が非常に高くなり、そのためデバイス性能はさらに低下する。
【０００５】
高性能サブ０．１μｍＣＭＯＳデバイスでの従来のＣＭＯＳプロセスには前記欠点があるため、デバイスがポリ・ゲート空乏化および高いシート抵抗を示さない高性能サブ０．１μｍＣＭＯＳデバイスの製造ができる新しい改良プロセスを開発することが引き続き求められている。
【０００６】
【発明が解決しようとする課題】
本発明の一目的は、ゲートの注入および活性化アニールをソースおよびドレインの注入および活性化アニールから切り離すことのできる方法を提供することである。
【０００７】
本発明の別の目的は、非常に低いポリ・ゲートのシート抵抗が得られ、ソース領域およびドレイン領域のシリサイド化プロセスから独立した方法を提供することである。
【０００８】
【課題を解決するための手段】
上記その他の目的および利点は、本発明においては、ソース領域およびドレイン領域の注入、活性化アニールおよびシリサイド化中に存在するダミー・ゲート領域を使用すること、その後でダミー・ゲート領域を除去すること、および以前にダミー・ゲートが占めていた領域に金属ゲートまたはポリ・ゲート領域を形成することを含むダマシン・ゲート・プロセス技術を使用することにより達成できる。
【０００９】
具体的には、本発明の方法は、
（ａ）基板の表面にダミー・ゲート領域を形成するステップであって、前記ダミー・ゲート領域が、下部の酸化物層と上部の酸化物層の間にはさまれたポリシリコンを含むステップと、
（ｂ）注入マスクとして前記ダミー・ゲート領域を使用して、前記基板内に活性化されたソース領域およびドレイン領域を形成するステップと、
（ｃ）前記活性化されたソース領域およびドレイン領域を覆う前記基板表面をシリサイド化するステップと、
（ｄ）前記基板表面に絶縁層を形成するステップであって、前記絶縁層がまた前記ダミー・ゲート領域を囲むステップと、
（ｅ）前記ダミー・ゲート領域の前記上部酸化物層を除去し、それによって前記ポリシリコンが露出するように前記絶縁層を平坦化するステップと、
（ｆ）前記基板の一部を露出させる開口部が得られるように、前記ダミー・ゲート領域の前記ポリシリコンおよび前記下部酸化物層を選択的に除去するステップと、
（ｇ）前記基板の前記露出部分にゲート誘電体を形成するステップと、
（ｈ）前記ゲート誘電体にゲート導体を付着させるステップと、
（ｉ）ステップ（ｄ）で形成した前記絶縁層をエッチングするステップとを含む。
【００１０】
本発明の一実施形態では、ステップ（ｈ）とステップ（ｉ）を実施する前に凹型ポリシリコン層をゲート誘電体上に形成する。凹型ポリシリコン層のポリシリコンは、in-situドーピング付着プロセスによって形成することができ、あるいは、このポリシリコンは、後からイオン注入およびアニールによってドープする真性ポリシリコンでもよい。in-situドーピング・プロセスは、高温に弱いゲート誘電体を使用する場合に使用し、一方、イオン注入およびアニールは、ゲート誘電体が高温のアニールに耐えられる材料で構成されている場合に使用する。イオン注入およびアニールを使用する場合は、シリサイド領域が、イオン注入およびアニールを行う前にその上に付着された絶縁層によって保護されているため、シリサイドの凝塊化（agglomerization）は起こらないことに留意されたい。
【００１１】
本発明の別の実施形態では、ゲート導体を付着する前に、ゲート誘電体上および開口部の露出した側壁上に任意選択のライナ（liner）を形成する。
【００１２】
別の実施形態では、高濃度にＮ＋ドープしたポリシリコンをダミー・ゲートとして使用する。本発明のこの実施形態では、ダミー・ゲートをウェット・エッチングできる。
【００１３】
【発明の実施の形態】
ポリの空乏化が最小で、シリサイド化したソース接合およびドレイン接合を有し、ポリ・ゲートのシート抵抗が非常に低い高性能サブ０．１μｍＭＯＳＦＥＴデバイスの製造方法を提供する本発明について、次に本出願に添付の図面を参照しながら詳しく説明する。添付図では、同様の要素および対応する要素を記述するのに同じ参照番号を使用していることに留意されたい。
【００１４】
まず、本発明で使用する初期構造を示す図１を参照する。具体的には、図１に示す初期構造は、基板１０および多層膜１２を含む。この多層膜は、基板１０の表面上に形成した犠牲パッド（sacrificial pad）であるＳｉＯ2などの酸化物層１４と、このパッド酸化物上に形成したＳｉ3Ｎ4などの窒化物層１６を含む。本発明の図は２種類の材料層を含む多層膜を示しているが、この多層膜は、追加の材料層も含むことができる。
【００１５】
パッド酸化物層１４は、従来の熱成長プロセスを使用して基板１０の表面上に形成するが、あるいは、この酸化物層は、それだけには限らないが、化学的気相成長（ＣＶＤ）、プラズマＣＶＤ、スパッタ、蒸着、およびその他の同様な付着プロセスなど通常の付着プロセスによって形成することもできる。パッド酸化物層は様々な厚さにすることができるが、一般にこのパッド酸化物層は、約８ｎｍ〜約２０ｎｍの厚さである。
【００１６】
窒化物層１６については、この層は、本明細書のパッド酸化物層の形成について先に述べたのと同じものを含めて、当業者に周知の従来の付着プロセスを使用してパッド酸化物層１４の表面上に形成する。窒化物層は様々な厚さにすることができるが、その上に形成するパッド酸化物よりも厚くすべきである。本発明では、多層膜１２の窒化物層１６は、一般に約５０〜約２００ｎｍの厚さである。
【００１７】
本発明で使用する基板は、シリコンなどの半導体材料がその中に存在している従来の半導体基板でよい。本発明で使用できる基板の例には、それだけには限らないが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＩｎＡｓ、ＩｎＰ、およびその他すべてのＩＩＩ／Ｖ族化合物半導体が含まれる。また、基板はＳｉ／ＳｉＧｅやシリコン・オン・インシュレータ（ＳＯＩ）のような積層半導体で構成することもできる。基板は、製造する所望のデバイスに応じてｎ型でもｐ型でもよい。
【００１８】
図２ないし図５は、基板に分離トレンチを形成する際に使用する加工ステップを示す。具体的には、図２に、図１の構造中に分離トレンチの開口部２０を形成するステップを示す。分離トレンチの開口部を形成するには、まず窒化物層１６の露出面へ従来のレジスト２２を付着させる。次に、レジストにリソグラフィ処理（つまり、レジストの露光および現像）を施してパターンを得る。さらに窒化物層１６、パッド酸化物１４、および基板１０の一部をエッチングで掘り抜いて図１の構造にレジスト・パターンを転写し、図２に示す構造を得る。図面では分離トレンチを２個だけ示しているが、基板には分離トレンチをいくつでも形成できる。
【００１９】
図２の構造からレジストを除去した後、当業者に周知の従来の付着技術または熱成長技術を使用して、各トレンチの側壁と底部を内張りするように窒化物層の下の分離トレンチ内に酸化物ライナ２４を形成し、次に、やはり当業者に周知の従来の付着プロセスを使用して、テトラエトキシシラン（ＴＥＯＳ）、ＳｉＯ2、または流動性酸化物などのトレンチ誘電体２６で各トレンチを充填する。図３に、ライナを形成し、トレンチ誘電体材料でトレンチ開口部を充填する前記ステップを示す。トレンチ誘電体材料としてＴＥＯＳを使用する場合は、平坦化の前に任意選択の高密度化ステップを使用することができる。
【００２０】
トレンチ開口部の充填に使用する付着プロセスで、窒化物層１６の表面のトレンチ誘電体材料も形成されることに留意されたい。図４に、窒化物層１６で停止する化学的機械研磨（ＣＭＰ）など従来の平坦化プロセスを実施した後の構造を示す。
【００２１】
図５は、窒化物層１６および犠牲パッド酸化物層１４の両方を除去してから、トレンチ誘電体を備えていない基板表面上に新しいパッド酸化物層１４’を形成した後の構造を示す図である。ライナ２４とトレンチ誘電体２６は、基板内で分離トレンチ領域１８を形成していることに留意されたい。窒化物およびパッド酸化物層は、個々の層をそれぞれ別々に除去できる選択的なエッチング・プロセスを個別に使用して除去することもでき、あるいは、両方の層を同時に除去できる選択的な化学エッチング・プロセスを使用して除去することもできる。
【００２２】
新しいパッド酸化物層（１４’）については、この新しいパッド酸化物層は、先のパッド酸化物層を形成する際に使用したものと同じ、または異なる熱成長または付着プロセスを使って形成できる。新しいパッド酸化物層１４’の厚さは、約５０〜約２００Åである。
【００２３】
図６は、この構造にダミー・ゲート領域を形成する際に使用する加工ステップを示す。具体的には、ポリシリコン層３０および上部酸化物層３２を含むダミー・ゲートの多層膜２８は、図５の構造上に、つまり酸化物層１４’上に形成する。ダミー用多層膜２８のポリシリコン層は、ＣＶＤ、プラズマＣＶＤ、スパッタのような従来の付着プロセスを使って形成するが、低圧ＣＶＤプロセスが特に好ましい。ポリシリコン層３０の厚さは本発明にとって重大ではないが、一般にポリシリコン層の厚さは約１０００〜約２０００Åである。
【００２４】
ダミー用多層膜２８の酸化物層は、テトラエトキシシラン（ＴＥＯＳ）のオゾン付着、または酸化物層を形成できるその他の付着プロセスを使用して形成する。酸化物層３２の厚さは本発明にとって重大ではないが、一般に酸化物層の厚さは約３００〜約５００Åである。酸化物層１４’はダミー・ゲート領域の下部の酸化物として働き、酸化物層３２は、ダミー・ゲート領域の上部酸化物層として働くことに留意されたい。
【００２５】
図６は、ダミー用多層膜２８のダミー・ゲート領域を製造する際に使用するパターン付きレジスト３４の存在も示す。本発明で使用するレジストはリソグラフィに使用する従来のレジストであって、従来の付着プロセス、露光、および現像を使用して酸化物層上に形成する。
【００２６】
本発明では、このパターン付きレジストを使用してダミー用多層膜２８の一部を保護する。ダミー用多層膜２８の保護されていない部分は、ＲＩＥやプラズマ・エッチングなど従来のドライ・エッチング・プロセスを使って除去し、パッド酸化物層１４’上で停止させる。保護されていない層、つまりダミー用多層膜のポリシリコン層３０および酸化物層３２を除去した後は、当業者に周知の従来の剥離技術を使ってパターン付きレジストを剥離する。
【００２７】
ダミー・ゲート領域からパターン付きレジストを除去した後、ソース／ドレイン延長部３６、スペーサ３８、ソース／ドレイン領域４０、（ソース／ドレイン領域の上、およびダミー・ゲートのポリシリコン上部に）シリサイド領域４２を形成して、図７に示す構造を得る。図７は、下部酸化物１４’および上部酸化物３２の間にはさまれたポリシリコン層３０を備えたダミー・ゲート領域を含む構造を示すことに留意されたい。
【００２８】
ソース／ドレイン延長部は、従来のイオン注入およびアニールを使用して形成する。ソース／ドレイン延長部の活性化に使用するアニール温度は一般に約９５０℃以上であり、アニール時間は一般に約５秒以下である。
【００２９】
スペーサ３８は、従来の窒化物（たとえばＳｉ3Ｎ4）または酸化物／窒化物で構成され、当技術分野で周知である従来の付着プロセスを使用して形成してから、ＲＩＥまたは別の同様なエッチング・プロセスによってエッチングする。スペーサ３８は様々な厚さにすることができるが、一般に約１００〜約１５０ｎｍの厚さである。
【００３０】
ソース／ドレイン領域４０は、従来のイオン注入およびアニールを使用して形成する。ソース／ドレイン領域の活性化に使用するアニール温度は一般に約１０００℃以上であり、時間は約５秒以下である。
【００３１】
シリサイド領域４２は、当業者に周知の従来のシリサイド加工ステップを使用して構造内に形成する。この加工ステップはよく知られているので、本明細書ではその詳しい説明は行わない。シリサイド領域はソース領域およびドレイン領域の上に形成されるが、ゲート領域上には形成されないことに留意されたい。というのは、シリサイド化工程中にポリゲート領域が酸化物３２で覆われているためである。
【００３２】
次いで図８に示すように、絶縁層４４を、ＣＶＤ、低圧ＣＶＤ、プラズマＣＶＤ、および構造の上に共形層を形成できるその他の同様な付着プロセスなど、従来の付着プロセスを使用して構造の上に形成する。ＳｉＯ2などの絶縁材料を層４４として使用できる。絶縁層の厚さは使用する材料の種類に応じて変わるが、一般にこの絶縁層の厚さは約２０００〜約３０００Åである。
【００３３】
構造の上に絶縁層を形成した後は、化学的機械研磨やグラインディング（grinding）など従来の平坦化プロセスを使用することができる。本発明のこのステップで使用する平坦化プロセスは、ダミー・ゲート領域の上部酸化物層３２を除去した後で停止することに留意されたい。したがって、この平坦化でダミー・ゲート領域のポリシリコン層３０が露出する。前記平坦化ステップを実施した後に形成される構造を図９に示す。
【００３４】
次に、ＲＩＥまたは化学的ダウン・ストリーム・エッチング・プロセスを使用してダミー・ゲート領域のポリシリコン層３０を除去し、パッド酸化物層１４’を露出させる。次いでＣＯＲプロセスを使用して露出したパッド酸化物をエッチングし、基板１０の表面上で停止させる。図１０を参照されたい。エッチング・ステップの組み合わせによって、構造内にゲート開口部４６を形成している。ＣＯＲステップには、ＨＦおよびＮＨ3の蒸気をエッチャント・ガスとして使用し、低圧（６ミリトール以下）を使用する気相化学的酸化物除去プロセス（vapor phase chemical oxide removal process）が含まれる。
【００３５】
本発明の一実施形態では、図６に示すダミー・ゲートが、Ｎ＋ドーパントで高濃度にドープしたポリシリコンで構成されている。高濃度にドープしたＮ＋ポリシリコンをダミー・ゲート多層膜として使用する場合は、ＫＯＨなどの化学的ウェット・エッチング・プロセスを使って除去する。
【００３６】
構造内にゲート開口部を形成した後は、従来の付着または成長プロセスを使用して、高温用誘電体および高温に弱い誘電体を含むゲート誘電体４８を開口部内に形成する。ゲート誘電体４８の厚さは、約５〜約３０Åである。本発明で使用できる好適なゲート誘電体には、ＳｉをＮ2Ｏ、またはＮＯの存在下で酸化して得られたＳｉＯXＮY、ＳｉＯ2、ＺｒＯ2、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウムなどが含まれる。
【００３７】
次いで、任意選択のライナ５０、たとえば窒化物をゲート開口部内に形成し、開口部の側壁ならびにゲート誘電体の上部表面を内張りすることができる。任意選択のライナは、ＣＶＤなど従来の付着プロセスを使って構造内に形成することができ、その厚さはライナを形成する際に使用する材料の種類に応じて変わることがある。図面は任意選択のライナの存在を示しているが、開口部内にライナを形成しない場合でも本発明は動作することを強調しておく。
【００３８】
次に、ポリシリコン、Ｗ、Ｔａ、またはＴｉＮなどの導体材料５２を、それだけに限らないがＣＶＤ、プラズマＣＶＤ、スパッタ、めっき、蒸着、およびその他の同様な付着プロセスを含めて従来の付着プロセスを使って開口部内に形成する。この構造を次に従来の平坦化プロセス、たとえばＣＭＰによって平坦化して、図１１に示す構造を得ることができる。
【００３９】
導体材料がポリシリコンの場合は、in-situドーピング付着プロセス、または付着、イオン注入、およびアニールによってポリシリコンを形成できることに留意されたい。in-situドーピング付着プロセスは、ゲート誘電体が高温のアニールに耐えられない場合に使用し、一方、イオン注入およびアニールは、ゲート誘電体がそのような高温のアニールに耐えられる材料である場合に使用する。高温のアニールを使用する場合、シリサイド領域には絶縁体がかぶせられているため、シリサイド領域の凝塊化は発生しないことを再度強調しておく。
【００４０】
図１２に、層４４を除去するために従来のエッチングを使用した後、本発明で得られる最終構造を示す。図１２に示す構造は、次いで当技術分野で周知の、たとえばＲ．コルクレーザ（Colclaser）著「Micro Electronics Processing and Device Design」、John-Wily and Sons刊、１９８０年、ｐｐ．２６６〜２６９の第１０章に記載されているその他の従来のＣＭＯＳ加工ステップを施すことができる。
【００４１】
本発明の別の実施形態では、さらにゲート領域が、開口部内に導体材料を形成する前に図１１に示す構造のゲート誘電体上に形成された凹型ポリシリコン層５４、あるいは開口部内の任意選択のライナ材料を含む。図１１に示す構造を形成する際に使用する加工ステップを含む本発明のこの実施形態について、次に図１３ないし図１４を参照しながら説明する。具体的には、ポリシリコン層５４は、図１１に示す開口部内のゲート誘電体４８上に形成する。このポリシリコン層は、まず濃度が１０20／ｃｍ3を超えるドーピングを含むin-situドーピング付着プロセスを使用して開口部をポリシリコンで完全に充填し、ドープしたポリシリコンをＣＭＰ加工し、ゲート開口部内のドープしたポリシリコンを凹型にして、凹型ポリシリコン層５４が得られるように形成することができる。図１３を参照されたい。次いで任意選択のライナ５０または導体材料５２あるいはその両方は、前述と同様に開口部内に形成し、図１３に示す構造を得る。図１４に、絶縁層４４をエッチングした後の構造を示す。
【００４２】
上述のin-situドーピング付着プロセスを使用することに加えて、この凹型ポリシリコン層は、まずゲート開口部内のゲート誘電体上に真性ポリシリコンを付着させ、適切なドーパントでポリシリコンにイオン注入し、ドープしたポリシリコンを活性化し、ドープしたポリシリコンを凹型にしてから、前述の加工ステップを実施して形成することもできる。
【００４３】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００４４】
（１）ポリの空乏化が最小で、シリサイド化したソース接合およびドレイン接合を有し、ポリ・ゲートのシート抵抗が非常に低いサブ０．１μｍＭＯＳＦＥＴデバイスの製造方法であって、
（ａ）半導体基板の表面にダミー・ゲート領域を形成するステップであって、前記ダミー・ゲート領域が、下部の酸化物層と上部の酸化物層の間にはさまれたポリシリコンを含むステップと、
（ｂ）注入マスクとして前記ダミー・ゲート領域を使用して、前記半導体基板内に活性化されたソース領域およびドレイン領域を形成するステップと、
（ｃ）前記活性化されたソース領域およびドレイン領域を覆う前記半導体基板表面をシリサイド化するステップと、
（ｄ）前記半導体基板表面に絶縁層を形成するステップであって、前記絶縁層がまた前記ダミー・ゲート領域を囲むステップと、
（ｅ）前記ダミー・ゲート領域の前記上部酸化物層を除去し、それによって前記ポリシリコンが露出するように前記絶縁層を平坦化するステップと、
（ｆ）前記半導体基板の一部を露出させる開口部が得られるように、前記ダミー・ゲート領域の前記ポリシリコンおよび前記下部酸化物層を選択的に除去するステップと、
（ｇ）前記半導体基板の前記露出部分にゲート誘電体を形成するステップと、
（ｈ）前記ゲート誘電体上にゲート導体を付着させるステップと、
（ｉ）ステップ（ｄ）で形成した前記絶縁層をエッチングするステップとを含む方法。
（２）ステップ（ｈ）の前に、前記ゲート誘電体上に凹型ポリシリコン層を形成するステップをさらに含む上記（１）に記載の方法。
（３）in-situドーピング付着プロセスを使って前記開口部をポリシリコンで完全に充填し、活性化したポリシリコンを平坦化し、前記平坦化したポリシリコンを前記開口部の下でエッチングして前記凹型ポリシリコンを形成する上記（２）に記載の方法。
（４）前記開口部に真性ポリシリコンを付着させ、イオン注入によって前記真性ポリシリコンをドープし、前記ドープしたポリシリコンを活性化アニールし、前記ドープしたポリシリコンを平坦化し、前記平坦化したドープ・ポリシリコンを前記開口部の下でエッチングして前記凹型ポリシリコンを形成する上記（２）に記載の方法。
（５）ダミー・ゲート多層膜の表面にパターン付きレジストを設け、前記ダミー・ゲート多層膜のうちで前記パターン付きレジストで覆われていない部分を除去することによって前記ダミー・ゲート領域を形成する上記（１）に記載の方法。
（６）前記ダミー・ゲート多層膜が、前記下部酸化物層上に形成したポリシリコンの層と上部酸化物層を含む上記（５）に記載の方法。
（７）前記基板内に活性化されたソース領域およびドレイン領域を形成する前に、前記基板内にソース延長部およびドレイン延長部を形成する上記（１）に記載の方法。
（８）前記ダミー・ゲート多層膜の前記ポリシリコンおよび上部酸化物層の回りにスペーサを形成することをさらに含む上記（７）に記載の方法。
（９）イオン注入し、約９５０℃以上の温度で約５秒以下の時間アニールすることによって、前記ソース延長部およびドレイン延長部を形成する上記（７）に記載の方法。
（１０）イオン注入し、約１０００℃以上の温度で約５秒以下の時間活性化アニールすることによって、前記活性化されたソース領域およびドレイン領域を形成する上記（１）に記載の方法。
（１１）ステップ（ｆ）が、反応性イオン・エッチングまたは化学的ダウン・ストリーム・エッチングによって、前記ポリシリコン層を除去するステップと気相化学的酸化物除去（ＣＯＲ）プロセス（vapor phase chemical oxide removal process）によって前記下部酸化物層を除去するステップとを含む上記（１）に記載の方法。
（１２）前記ＣＯＲプロセスが、ＨＦおよびＮＨ3の蒸気と、６ミリトール未満の圧力とを含む上記（１１）に記載の方法。
（１３）ステップ（ｈ）で使用する拡散バリア層が窒化物材料で構成されている上記（１）に記載の方法。
（１４）前記導体材料がポリシリコン、Ｗ、Ｔａ、またはＴｉＮで構成されている上記（１）に記載の方法。
（１５）前記基板が、その中に形成された分離領域を含む上記（１）に記載の方法。
（１６）ステップ（ｇ）で使用する前記ゲート誘電体が、ＳｉＯXＮY、ＳｉＯ2、ＺｒＯ2、チタン酸バリウム、チタン酸ストロンチウム、またはチタン酸バリウムストロンチウムで構成されている上記（１）に記載の方法。
（１７）前記ダミー・ゲート領域が高濃度にドープしたＮ＋ポリシリコンで構成され、ステップ（ｆ）でこれを除去する際にＫＯＨを使用する上記（１）に記載の方法。
（１８）前記ポリシリコンがin-situドープしたポリシリコンである上記（１４）に記載の方法。
（１９）前記ポリシリコンが、イオン注入によってドープされ、アニールによって活性化された真性ポリシリコンである上記（１４）に記載の方法。
（２０）前記導体材料を付着させる前に、前記ゲート誘電体上および前記開口部に任意選択のライナを形成する上記（１）に記載の方法。
【図面の簡単な説明】
【図１】本発明の一加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図２】本発明の図１に続く加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図３】本発明の図２に続く加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図４】本発明の図３に続く加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図５】本発明の図４に続く加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図６】本発明の図５に続く加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図７】本発明の図６に続く加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図８】本発明の図７に続く加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図９】本発明の図８に続く加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図１０】本発明の図９に続く加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図１１】本発明の図１０に続く加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図１２】本発明の図１１に続く加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図１３】本発明の代替実施形態による高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図１４】本発明の代替実施形態による高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【符号の説明】
１０ 基板
１２ 多層膜
１４ パッド酸化物層
１６ 窒化物層
１８ 分離トレンチ領域
２０ 分離トレンチの開口部
２２ レジスト
２４ 酸化物ライナ
２６ トレンチ誘電体
２８ ダミー・ゲートの多層膜
３０ ポリシリコン層
３２ 上部酸化物層
３４ パターン付きレジスト
３６ ソース／ドレイン延長部
３８ スペーサ
４０ ソース／ドレイン領域
４２ シリサイド領域
４４ 絶縁層
４６ ゲート開口部
４８ ゲート誘電体
５０ 任意選択のライナ
５２ 導体材料
５４ 凹型ポリシリコン層
【発明の属する技術分野】
本発明は半導体プロセスに関し、さらに詳細にはポリシリコンすなわちポリの空乏化が最小で、シリサイド化したソース接合およびドレイン接合を有し、ポリ・ゲートのシート抵抗が非常に低い（５オーム／□以下程度）高性能のサブ０．１μｍ金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを製造するための方法に関する。
【０００２】
【従来の技術】
従来の相補型金属酸化膜半導体（ＣＭＯＳ）プロセスでは、ＭＯＳＦＥＴのソース、ドレイン、およびゲート領域を同時に注入し、アニールにより活性化し、その後にシリサイド化して、基板内に低い接合領域とシート抵抗の低いポリ・ゲート線を作成する。
【０００３】
高性能サブ０．１μｍＣＭＯＳデバイスの場合、従来のＣＭＯＳプロセスでは次のような２つの問題が生じる。第１の問題は、ソース、ドレインおよびゲート領域の同時注入に起因する。アニール後に浅いソース接合およびドレイン接合を保証するため、一般に低い注入量を使用する（２×１０15／ｃｍ2程度以下）。しかし、このような低い注入量はポリ・ゲート空乏化を防止するのに不十分であり、これを防止できない場合は、デバイスの相互コンダクタンスが低くなり、デバイス性能が低下する。
【０００４】
前記従来技術のＣＭＯＳプロセスに伴う第２の問題は、純粋にポリ・ゲートのシリサイド化プロセスに起因する。幅が０．２５μｍ以下のポリ・ゲートでは、シリサイド化ポリシリコン、たとえばＴｉＳｉの成長が核形成によって制限されているため、シート抵抗が非常に高くなり、そのためデバイス性能はさらに低下する。
【０００５】
高性能サブ０．１μｍＣＭＯＳデバイスでの従来のＣＭＯＳプロセスには前記欠点があるため、デバイスがポリ・ゲート空乏化および高いシート抵抗を示さない高性能サブ０．１μｍＣＭＯＳデバイスの製造ができる新しい改良プロセスを開発することが引き続き求められている。
【０００６】
【発明が解決しようとする課題】
本発明の一目的は、ゲートの注入および活性化アニールをソースおよびドレインの注入および活性化アニールから切り離すことのできる方法を提供することである。
【０００７】
本発明の別の目的は、非常に低いポリ・ゲートのシート抵抗が得られ、ソース領域およびドレイン領域のシリサイド化プロセスから独立した方法を提供することである。
【０００８】
【課題を解決するための手段】
上記その他の目的および利点は、本発明においては、ソース領域およびドレイン領域の注入、活性化アニールおよびシリサイド化中に存在するダミー・ゲート領域を使用すること、その後でダミー・ゲート領域を除去すること、および以前にダミー・ゲートが占めていた領域に金属ゲートまたはポリ・ゲート領域を形成することを含むダマシン・ゲート・プロセス技術を使用することにより達成できる。
【０００９】
具体的には、本発明の方法は、
（ａ）基板の表面にダミー・ゲート領域を形成するステップであって、前記ダミー・ゲート領域が、下部の酸化物層と上部の酸化物層の間にはさまれたポリシリコンを含むステップと、
（ｂ）注入マスクとして前記ダミー・ゲート領域を使用して、前記基板内に活性化されたソース領域およびドレイン領域を形成するステップと、
（ｃ）前記活性化されたソース領域およびドレイン領域を覆う前記基板表面をシリサイド化するステップと、
（ｄ）前記基板表面に絶縁層を形成するステップであって、前記絶縁層がまた前記ダミー・ゲート領域を囲むステップと、
（ｅ）前記ダミー・ゲート領域の前記上部酸化物層を除去し、それによって前記ポリシリコンが露出するように前記絶縁層を平坦化するステップと、
（ｆ）前記基板の一部を露出させる開口部が得られるように、前記ダミー・ゲート領域の前記ポリシリコンおよび前記下部酸化物層を選択的に除去するステップと、
（ｇ）前記基板の前記露出部分にゲート誘電体を形成するステップと、
（ｈ）前記ゲート誘電体にゲート導体を付着させるステップと、
（ｉ）ステップ（ｄ）で形成した前記絶縁層をエッチングするステップとを含む。
【００１０】
本発明の一実施形態では、ステップ（ｈ）とステップ（ｉ）を実施する前に凹型ポリシリコン層をゲート誘電体上に形成する。凹型ポリシリコン層のポリシリコンは、in-situドーピング付着プロセスによって形成することができ、あるいは、このポリシリコンは、後からイオン注入およびアニールによってドープする真性ポリシリコンでもよい。in-situドーピング・プロセスは、高温に弱いゲート誘電体を使用する場合に使用し、一方、イオン注入およびアニールは、ゲート誘電体が高温のアニールに耐えられる材料で構成されている場合に使用する。イオン注入およびアニールを使用する場合は、シリサイド領域が、イオン注入およびアニールを行う前にその上に付着された絶縁層によって保護されているため、シリサイドの凝塊化（agglomerization）は起こらないことに留意されたい。
【００１１】
本発明の別の実施形態では、ゲート導体を付着する前に、ゲート誘電体上および開口部の露出した側壁上に任意選択のライナ（liner）を形成する。
【００１２】
別の実施形態では、高濃度にＮ＋ドープしたポリシリコンをダミー・ゲートとして使用する。本発明のこの実施形態では、ダミー・ゲートをウェット・エッチングできる。
【００１３】
【発明の実施の形態】
ポリの空乏化が最小で、シリサイド化したソース接合およびドレイン接合を有し、ポリ・ゲートのシート抵抗が非常に低い高性能サブ０．１μｍＭＯＳＦＥＴデバイスの製造方法を提供する本発明について、次に本出願に添付の図面を参照しながら詳しく説明する。添付図では、同様の要素および対応する要素を記述するのに同じ参照番号を使用していることに留意されたい。
【００１４】
まず、本発明で使用する初期構造を示す図１を参照する。具体的には、図１に示す初期構造は、基板１０および多層膜１２を含む。この多層膜は、基板１０の表面上に形成した犠牲パッド（sacrificial pad）であるＳｉＯ2などの酸化物層１４と、このパッド酸化物上に形成したＳｉ3Ｎ4などの窒化物層１６を含む。本発明の図は２種類の材料層を含む多層膜を示しているが、この多層膜は、追加の材料層も含むことができる。
【００１５】
パッド酸化物層１４は、従来の熱成長プロセスを使用して基板１０の表面上に形成するが、あるいは、この酸化物層は、それだけには限らないが、化学的気相成長（ＣＶＤ）、プラズマＣＶＤ、スパッタ、蒸着、およびその他の同様な付着プロセスなど通常の付着プロセスによって形成することもできる。パッド酸化物層は様々な厚さにすることができるが、一般にこのパッド酸化物層は、約８ｎｍ〜約２０ｎｍの厚さである。
【００１６】
窒化物層１６については、この層は、本明細書のパッド酸化物層の形成について先に述べたのと同じものを含めて、当業者に周知の従来の付着プロセスを使用してパッド酸化物層１４の表面上に形成する。窒化物層は様々な厚さにすることができるが、その上に形成するパッド酸化物よりも厚くすべきである。本発明では、多層膜１２の窒化物層１６は、一般に約５０〜約２００ｎｍの厚さである。
【００１７】
本発明で使用する基板は、シリコンなどの半導体材料がその中に存在している従来の半導体基板でよい。本発明で使用できる基板の例には、それだけには限らないが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＩｎＡｓ、ＩｎＰ、およびその他すべてのＩＩＩ／Ｖ族化合物半導体が含まれる。また、基板はＳｉ／ＳｉＧｅやシリコン・オン・インシュレータ（ＳＯＩ）のような積層半導体で構成することもできる。基板は、製造する所望のデバイスに応じてｎ型でもｐ型でもよい。
【００１８】
図２ないし図５は、基板に分離トレンチを形成する際に使用する加工ステップを示す。具体的には、図２に、図１の構造中に分離トレンチの開口部２０を形成するステップを示す。分離トレンチの開口部を形成するには、まず窒化物層１６の露出面へ従来のレジスト２２を付着させる。次に、レジストにリソグラフィ処理（つまり、レジストの露光および現像）を施してパターンを得る。さらに窒化物層１６、パッド酸化物１４、および基板１０の一部をエッチングで掘り抜いて図１の構造にレジスト・パターンを転写し、図２に示す構造を得る。図面では分離トレンチを２個だけ示しているが、基板には分離トレンチをいくつでも形成できる。
【００１９】
図２の構造からレジストを除去した後、当業者に周知の従来の付着技術または熱成長技術を使用して、各トレンチの側壁と底部を内張りするように窒化物層の下の分離トレンチ内に酸化物ライナ２４を形成し、次に、やはり当業者に周知の従来の付着プロセスを使用して、テトラエトキシシラン（ＴＥＯＳ）、ＳｉＯ2、または流動性酸化物などのトレンチ誘電体２６で各トレンチを充填する。図３に、ライナを形成し、トレンチ誘電体材料でトレンチ開口部を充填する前記ステップを示す。トレンチ誘電体材料としてＴＥＯＳを使用する場合は、平坦化の前に任意選択の高密度化ステップを使用することができる。
【００２０】
トレンチ開口部の充填に使用する付着プロセスで、窒化物層１６の表面のトレンチ誘電体材料も形成されることに留意されたい。図４に、窒化物層１６で停止する化学的機械研磨（ＣＭＰ）など従来の平坦化プロセスを実施した後の構造を示す。
【００２１】
図５は、窒化物層１６および犠牲パッド酸化物層１４の両方を除去してから、トレンチ誘電体を備えていない基板表面上に新しいパッド酸化物層１４’を形成した後の構造を示す図である。ライナ２４とトレンチ誘電体２６は、基板内で分離トレンチ領域１８を形成していることに留意されたい。窒化物およびパッド酸化物層は、個々の層をそれぞれ別々に除去できる選択的なエッチング・プロセスを個別に使用して除去することもでき、あるいは、両方の層を同時に除去できる選択的な化学エッチング・プロセスを使用して除去することもできる。
【００２２】
新しいパッド酸化物層（１４’）については、この新しいパッド酸化物層は、先のパッド酸化物層を形成する際に使用したものと同じ、または異なる熱成長または付着プロセスを使って形成できる。新しいパッド酸化物層１４’の厚さは、約５０〜約２００Åである。
【００２３】
図６は、この構造にダミー・ゲート領域を形成する際に使用する加工ステップを示す。具体的には、ポリシリコン層３０および上部酸化物層３２を含むダミー・ゲートの多層膜２８は、図５の構造上に、つまり酸化物層１４’上に形成する。ダミー用多層膜２８のポリシリコン層は、ＣＶＤ、プラズマＣＶＤ、スパッタのような従来の付着プロセスを使って形成するが、低圧ＣＶＤプロセスが特に好ましい。ポリシリコン層３０の厚さは本発明にとって重大ではないが、一般にポリシリコン層の厚さは約１０００〜約２０００Åである。
【００２４】
ダミー用多層膜２８の酸化物層は、テトラエトキシシラン（ＴＥＯＳ）のオゾン付着、または酸化物層を形成できるその他の付着プロセスを使用して形成する。酸化物層３２の厚さは本発明にとって重大ではないが、一般に酸化物層の厚さは約３００〜約５００Åである。酸化物層１４’はダミー・ゲート領域の下部の酸化物として働き、酸化物層３２は、ダミー・ゲート領域の上部酸化物層として働くことに留意されたい。
【００２５】
図６は、ダミー用多層膜２８のダミー・ゲート領域を製造する際に使用するパターン付きレジスト３４の存在も示す。本発明で使用するレジストはリソグラフィに使用する従来のレジストであって、従来の付着プロセス、露光、および現像を使用して酸化物層上に形成する。
【００２６】
本発明では、このパターン付きレジストを使用してダミー用多層膜２８の一部を保護する。ダミー用多層膜２８の保護されていない部分は、ＲＩＥやプラズマ・エッチングなど従来のドライ・エッチング・プロセスを使って除去し、パッド酸化物層１４’上で停止させる。保護されていない層、つまりダミー用多層膜のポリシリコン層３０および酸化物層３２を除去した後は、当業者に周知の従来の剥離技術を使ってパターン付きレジストを剥離する。
【００２７】
ダミー・ゲート領域からパターン付きレジストを除去した後、ソース／ドレイン延長部３６、スペーサ３８、ソース／ドレイン領域４０、（ソース／ドレイン領域の上、およびダミー・ゲートのポリシリコン上部に）シリサイド領域４２を形成して、図７に示す構造を得る。図７は、下部酸化物１４’および上部酸化物３２の間にはさまれたポリシリコン層３０を備えたダミー・ゲート領域を含む構造を示すことに留意されたい。
【００２８】
ソース／ドレイン延長部は、従来のイオン注入およびアニールを使用して形成する。ソース／ドレイン延長部の活性化に使用するアニール温度は一般に約９５０℃以上であり、アニール時間は一般に約５秒以下である。
【００２９】
スペーサ３８は、従来の窒化物（たとえばＳｉ3Ｎ4）または酸化物／窒化物で構成され、当技術分野で周知である従来の付着プロセスを使用して形成してから、ＲＩＥまたは別の同様なエッチング・プロセスによってエッチングする。スペーサ３８は様々な厚さにすることができるが、一般に約１００〜約１５０ｎｍの厚さである。
【００３０】
ソース／ドレイン領域４０は、従来のイオン注入およびアニールを使用して形成する。ソース／ドレイン領域の活性化に使用するアニール温度は一般に約１０００℃以上であり、時間は約５秒以下である。
【００３１】
シリサイド領域４２は、当業者に周知の従来のシリサイド加工ステップを使用して構造内に形成する。この加工ステップはよく知られているので、本明細書ではその詳しい説明は行わない。シリサイド領域はソース領域およびドレイン領域の上に形成されるが、ゲート領域上には形成されないことに留意されたい。というのは、シリサイド化工程中にポリゲート領域が酸化物３２で覆われているためである。
【００３２】
次いで図８に示すように、絶縁層４４を、ＣＶＤ、低圧ＣＶＤ、プラズマＣＶＤ、および構造の上に共形層を形成できるその他の同様な付着プロセスなど、従来の付着プロセスを使用して構造の上に形成する。ＳｉＯ2などの絶縁材料を層４４として使用できる。絶縁層の厚さは使用する材料の種類に応じて変わるが、一般にこの絶縁層の厚さは約２０００〜約３０００Åである。
【００３３】
構造の上に絶縁層を形成した後は、化学的機械研磨やグラインディング（grinding）など従来の平坦化プロセスを使用することができる。本発明のこのステップで使用する平坦化プロセスは、ダミー・ゲート領域の上部酸化物層３２を除去した後で停止することに留意されたい。したがって、この平坦化でダミー・ゲート領域のポリシリコン層３０が露出する。前記平坦化ステップを実施した後に形成される構造を図９に示す。
【００３４】
次に、ＲＩＥまたは化学的ダウン・ストリーム・エッチング・プロセスを使用してダミー・ゲート領域のポリシリコン層３０を除去し、パッド酸化物層１４’を露出させる。次いでＣＯＲプロセスを使用して露出したパッド酸化物をエッチングし、基板１０の表面上で停止させる。図１０を参照されたい。エッチング・ステップの組み合わせによって、構造内にゲート開口部４６を形成している。ＣＯＲステップには、ＨＦおよびＮＨ3の蒸気をエッチャント・ガスとして使用し、低圧（６ミリトール以下）を使用する気相化学的酸化物除去プロセス（vapor phase chemical oxide removal process）が含まれる。
【００３５】
本発明の一実施形態では、図６に示すダミー・ゲートが、Ｎ＋ドーパントで高濃度にドープしたポリシリコンで構成されている。高濃度にドープしたＮ＋ポリシリコンをダミー・ゲート多層膜として使用する場合は、ＫＯＨなどの化学的ウェット・エッチング・プロセスを使って除去する。
【００３６】
構造内にゲート開口部を形成した後は、従来の付着または成長プロセスを使用して、高温用誘電体および高温に弱い誘電体を含むゲート誘電体４８を開口部内に形成する。ゲート誘電体４８の厚さは、約５〜約３０Åである。本発明で使用できる好適なゲート誘電体には、ＳｉをＮ2Ｏ、またはＮＯの存在下で酸化して得られたＳｉＯXＮY、ＳｉＯ2、ＺｒＯ2、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウムなどが含まれる。
【００３７】
次いで、任意選択のライナ５０、たとえば窒化物をゲート開口部内に形成し、開口部の側壁ならびにゲート誘電体の上部表面を内張りすることができる。任意選択のライナは、ＣＶＤなど従来の付着プロセスを使って構造内に形成することができ、その厚さはライナを形成する際に使用する材料の種類に応じて変わることがある。図面は任意選択のライナの存在を示しているが、開口部内にライナを形成しない場合でも本発明は動作することを強調しておく。
【００３８】
次に、ポリシリコン、Ｗ、Ｔａ、またはＴｉＮなどの導体材料５２を、それだけに限らないがＣＶＤ、プラズマＣＶＤ、スパッタ、めっき、蒸着、およびその他の同様な付着プロセスを含めて従来の付着プロセスを使って開口部内に形成する。この構造を次に従来の平坦化プロセス、たとえばＣＭＰによって平坦化して、図１１に示す構造を得ることができる。
【００３９】
導体材料がポリシリコンの場合は、in-situドーピング付着プロセス、または付着、イオン注入、およびアニールによってポリシリコンを形成できることに留意されたい。in-situドーピング付着プロセスは、ゲート誘電体が高温のアニールに耐えられない場合に使用し、一方、イオン注入およびアニールは、ゲート誘電体がそのような高温のアニールに耐えられる材料である場合に使用する。高温のアニールを使用する場合、シリサイド領域には絶縁体がかぶせられているため、シリサイド領域の凝塊化は発生しないことを再度強調しておく。
【００４０】
図１２に、層４４を除去するために従来のエッチングを使用した後、本発明で得られる最終構造を示す。図１２に示す構造は、次いで当技術分野で周知の、たとえばＲ．コルクレーザ（Colclaser）著「Micro Electronics Processing and Device Design」、John-Wily and Sons刊、１９８０年、ｐｐ．２６６〜２６９の第１０章に記載されているその他の従来のＣＭＯＳ加工ステップを施すことができる。
【００４１】
本発明の別の実施形態では、さらにゲート領域が、開口部内に導体材料を形成する前に図１１に示す構造のゲート誘電体上に形成された凹型ポリシリコン層５４、あるいは開口部内の任意選択のライナ材料を含む。図１１に示す構造を形成する際に使用する加工ステップを含む本発明のこの実施形態について、次に図１３ないし図１４を参照しながら説明する。具体的には、ポリシリコン層５４は、図１１に示す開口部内のゲート誘電体４８上に形成する。このポリシリコン層は、まず濃度が１０20／ｃｍ3を超えるドーピングを含むin-situドーピング付着プロセスを使用して開口部をポリシリコンで完全に充填し、ドープしたポリシリコンをＣＭＰ加工し、ゲート開口部内のドープしたポリシリコンを凹型にして、凹型ポリシリコン層５４が得られるように形成することができる。図１３を参照されたい。次いで任意選択のライナ５０または導体材料５２あるいはその両方は、前述と同様に開口部内に形成し、図１３に示す構造を得る。図１４に、絶縁層４４をエッチングした後の構造を示す。
【００４２】
上述のin-situドーピング付着プロセスを使用することに加えて、この凹型ポリシリコン層は、まずゲート開口部内のゲート誘電体上に真性ポリシリコンを付着させ、適切なドーパントでポリシリコンにイオン注入し、ドープしたポリシリコンを活性化し、ドープしたポリシリコンを凹型にしてから、前述の加工ステップを実施して形成することもできる。
【００４３】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００４４】
（１）ポリの空乏化が最小で、シリサイド化したソース接合およびドレイン接合を有し、ポリ・ゲートのシート抵抗が非常に低いサブ０．１μｍＭＯＳＦＥＴデバイスの製造方法であって、
（ａ）半導体基板の表面にダミー・ゲート領域を形成するステップであって、前記ダミー・ゲート領域が、下部の酸化物層と上部の酸化物層の間にはさまれたポリシリコンを含むステップと、
（ｂ）注入マスクとして前記ダミー・ゲート領域を使用して、前記半導体基板内に活性化されたソース領域およびドレイン領域を形成するステップと、
（ｃ）前記活性化されたソース領域およびドレイン領域を覆う前記半導体基板表面をシリサイド化するステップと、
（ｄ）前記半導体基板表面に絶縁層を形成するステップであって、前記絶縁層がまた前記ダミー・ゲート領域を囲むステップと、
（ｅ）前記ダミー・ゲート領域の前記上部酸化物層を除去し、それによって前記ポリシリコンが露出するように前記絶縁層を平坦化するステップと、
（ｆ）前記半導体基板の一部を露出させる開口部が得られるように、前記ダミー・ゲート領域の前記ポリシリコンおよび前記下部酸化物層を選択的に除去するステップと、
（ｇ）前記半導体基板の前記露出部分にゲート誘電体を形成するステップと、
（ｈ）前記ゲート誘電体上にゲート導体を付着させるステップと、
（ｉ）ステップ（ｄ）で形成した前記絶縁層をエッチングするステップとを含む方法。
（２）ステップ（ｈ）の前に、前記ゲート誘電体上に凹型ポリシリコン層を形成するステップをさらに含む上記（１）に記載の方法。
（３）in-situドーピング付着プロセスを使って前記開口部をポリシリコンで完全に充填し、活性化したポリシリコンを平坦化し、前記平坦化したポリシリコンを前記開口部の下でエッチングして前記凹型ポリシリコンを形成する上記（２）に記載の方法。
（４）前記開口部に真性ポリシリコンを付着させ、イオン注入によって前記真性ポリシリコンをドープし、前記ドープしたポリシリコンを活性化アニールし、前記ドープしたポリシリコンを平坦化し、前記平坦化したドープ・ポリシリコンを前記開口部の下でエッチングして前記凹型ポリシリコンを形成する上記（２）に記載の方法。
（５）ダミー・ゲート多層膜の表面にパターン付きレジストを設け、前記ダミー・ゲート多層膜のうちで前記パターン付きレジストで覆われていない部分を除去することによって前記ダミー・ゲート領域を形成する上記（１）に記載の方法。
（６）前記ダミー・ゲート多層膜が、前記下部酸化物層上に形成したポリシリコンの層と上部酸化物層を含む上記（５）に記載の方法。
（７）前記基板内に活性化されたソース領域およびドレイン領域を形成する前に、前記基板内にソース延長部およびドレイン延長部を形成する上記（１）に記載の方法。
（８）前記ダミー・ゲート多層膜の前記ポリシリコンおよび上部酸化物層の回りにスペーサを形成することをさらに含む上記（７）に記載の方法。
（９）イオン注入し、約９５０℃以上の温度で約５秒以下の時間アニールすることによって、前記ソース延長部およびドレイン延長部を形成する上記（７）に記載の方法。
（１０）イオン注入し、約１０００℃以上の温度で約５秒以下の時間活性化アニールすることによって、前記活性化されたソース領域およびドレイン領域を形成する上記（１）に記載の方法。
（１１）ステップ（ｆ）が、反応性イオン・エッチングまたは化学的ダウン・ストリーム・エッチングによって、前記ポリシリコン層を除去するステップと気相化学的酸化物除去（ＣＯＲ）プロセス（vapor phase chemical oxide removal process）によって前記下部酸化物層を除去するステップとを含む上記（１）に記載の方法。
（１２）前記ＣＯＲプロセスが、ＨＦおよびＮＨ3の蒸気と、６ミリトール未満の圧力とを含む上記（１１）に記載の方法。
（１３）ステップ（ｈ）で使用する拡散バリア層が窒化物材料で構成されている上記（１）に記載の方法。
（１４）前記導体材料がポリシリコン、Ｗ、Ｔａ、またはＴｉＮで構成されている上記（１）に記載の方法。
（１５）前記基板が、その中に形成された分離領域を含む上記（１）に記載の方法。
（１６）ステップ（ｇ）で使用する前記ゲート誘電体が、ＳｉＯXＮY、ＳｉＯ2、ＺｒＯ2、チタン酸バリウム、チタン酸ストロンチウム、またはチタン酸バリウムストロンチウムで構成されている上記（１）に記載の方法。
（１７）前記ダミー・ゲート領域が高濃度にドープしたＮ＋ポリシリコンで構成され、ステップ（ｆ）でこれを除去する際にＫＯＨを使用する上記（１）に記載の方法。
（１８）前記ポリシリコンがin-situドープしたポリシリコンである上記（１４）に記載の方法。
（１９）前記ポリシリコンが、イオン注入によってドープされ、アニールによって活性化された真性ポリシリコンである上記（１４）に記載の方法。
（２０）前記導体材料を付着させる前に、前記ゲート誘電体上および前記開口部に任意選択のライナを形成する上記（１）に記載の方法。
【図面の簡単な説明】
【図１】本発明の一加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図２】本発明の図１に続く加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図３】本発明の図２に続く加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図４】本発明の図３に続く加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図５】本発明の図４に続く加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図６】本発明の図５に続く加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図７】本発明の図６に続く加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図８】本発明の図７に続く加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図９】本発明の図８に続く加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図１０】本発明の図９に続く加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図１１】本発明の図１０に続く加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図１２】本発明の図１１に続く加工ステップにおける高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図１３】本発明の代替実施形態による高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【図１４】本発明の代替実施形態による高性能サブ０．１μｍＭＯＳＦＥＴデバイスの概略図である。
【符号の説明】
１０ 基板
１２ 多層膜
１４ パッド酸化物層
１６ 窒化物層
１８ 分離トレンチ領域
２０ 分離トレンチの開口部
２２ レジスト
２４ 酸化物ライナ
２６ トレンチ誘電体
２８ ダミー・ゲートの多層膜
３０ ポリシリコン層
３２ 上部酸化物層
３４ パターン付きレジスト
３６ ソース／ドレイン延長部
３８ スペーサ
４０ ソース／ドレイン領域
４２ シリサイド領域
４４ 絶縁層
４６ ゲート開口部
４８ ゲート誘電体
５０ 任意選択のライナ
５２ 導体材料
５４ 凹型ポリシリコン層
Claims (3)
- ＭＯＳＦＥＴデバイスの製造方法であって、
（ａ）半導体基板の表面に、下部の酸化物層と上部の酸化物層の間にはさまれたＮ＋ドーパントでドープしたポリシリコンからなるポリシリコン層を含むダミー・ゲート領域を形成するステップと、
（ｂ）前記ダミー・ゲート領域を注入マスクとして使用し、イオン注入し、１０００℃で５秒間アニールして、前記半導体基板内に活性化されたソース領域およびドレイン領域を形成するステップと、
（ｃ）前記活性化されたソース領域およびドレイン領域を覆う前記半導体基板表面をシリサイド化するステップと、
（ｄ）前記半導体基板表面に、前記ダミー・ゲート領域を囲む絶縁層を形成するステップと、
（ｅ）前記ダミー・ゲート領域の前記上部酸化物層を除去して前記ポリシリコン層が露出するように前記絶縁層を平坦化するステップと、
（ｆ）前記半導体基板の一部を露出させる開口部を得るために、前記ダミー・ゲート領域の前記ポリシリコン層を、ウェット・エッチングによって選択的に除去し、前記下部の酸化物層を、６ミリトールの圧力のＨＦおよびＮＨ ３ の蒸気をエッチャント・ガスとして使用する低圧化学的酸化物除去プロセスによって選択的に除去するステップと、
（ｇ）前記半導体基板の露出部分に、酸窒化シリコン（ＳｉＯ ｘ Ｎ ｙ ）、酸化シリコン（ＳｉＯ ２ ）、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウムを含む厚さ５〜３０Åのゲート誘電体を形成するステップと、
（ｈ）前記ゲート誘電体上に、ドープしたポリシリコン、タングステン（Ｗ）、タンタル（Ｔａ）から選択されるゲート導体を付着させるステップと、
（ｉ）ステップ（ｄ）で形成した前記絶縁層をエッチングするステップとを含む方法。 - ステップ（ｈ）の前に、前記ゲート誘電体上にドープしたポリシリコン層を形成するステップをさらに含む請求項１に記載の方法。
- 前記ゲート導体を付着させる前に、前記ゲート誘電体上および前記開口部の側壁にライナを形成する請求項１に記載の方法。
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