KR100715272B1 - 게이트 구조물의 형성 방법 및 이를 이용한 반도체 장치의제조 방법 - Google Patents

게이트 구조물의 형성 방법 및 이를 이용한 반도체 장치의제조 방법 Download PDF

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Abstract

개선된 전기적 특성을 갖는 게이트 구조물의 형성 방법 및 이를 이용한 반도체 장치의 제조 방법이 개시된다. 기판 상에 게이트 절연막 패턴, 제1 도전층 패턴 및 더미 게이트층 패턴을 포함하는 제1 예비 게이트 구조물을 형성한다. 제1 예비 게이트 구조물에 인접하는 기판에 불순물 영역들을 형성한 후, 기판 상에 제1 예비 게이트 구조물을 덮는 절연층을 형성한다. 더미 게이트층 패턴을 제거하여 게이트 절연막 패턴 및 제1 도전층 패턴을 포함하는 제2 예비 게이트 구조물을 형성한 다음, 제1 도전층 패턴 상에 제2 도전층 패턴을 형성한다. 게이트 전극을 도전층 패턴으로 변화되거나 도전층 패턴을 형성하기 위한 희생층의 역할을 수행하는 더미 게이트층 패턴을 적용함으로써, 불순물 영역의 형성 공정을 포함하는 반도체 장치의 제조를 위한 고온 공정들 하에서도 게이트 전극이 열화되는 것을 방지할 수 있다.

Description

게이트 구조물의 형성 방법 및 이를 이용한 반도체 장치의 제조 방법{METHOD OF FORMING A GATE STRUCTURE AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE USING THE SAME}
도 1 내지 도 4는 종래의 반도체 장치의 금속 게이트 형성 방법을 설명하기 위한 단면도들이다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 게이트 구조물을 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 10 내지 도 14는 본 발명의 다른 실시예에 따른 게이트 구조물을 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 실험예 1 내지 실험예 3과 비교예 1 내지 비교예 3에 따른 게이트 구조물들의 커패시턴스를 등가 산화막 두께의 비율로 환산하여 나타낸 그래프이다.
＜도면의 주요 부분에 대한 부호의 설명＞
100, 200：기판 105, 205：게이트 절연막
110, 210：제1 도전층 115, 215：더미 게이트층
120, 220：더미 게이트층 패턴 125, 225：제1 도전층 패턴
127, 128, 237, 238： 불순물 영역들
130, 230：게이트 절연막 패턴 135：제1 예비 게이트 구조물
140, 240：절연층 145：개구
148：제2 예비 게이트 구조물 150, 245：제2 도전층 패턴
155, 260：게이트 구조물 235：예비 게이트 구조물
255：금속층
본 발명은 게이트 구조물의 형성 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 향상된 전기적 특성을 확보할 수 있는 게이트 구조물의 형성 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
종래의 트랜지스터와 같은 반도체 장치에 있어서, 게이트 전극은 주로 불순물로 도핑된 폴리실리콘을 사용하여 형성하였다. 구체적으로, 반도체 기판 상에 게이트 절연막을 형성한 후, 상기 게이트 산화막 상에 불순물로 도핑된 폴리실리콘막을 형성한다. 이어서, 사진 식각 공정 등을 이용하여 상기 폴리실리콘막과 게이트 절연막을 패터닝함으로써, 반도체 기판 상에 게이트 산화막 패턴과 게이트 전극을 형성하게 된다. 그러나, 이와 같이 불순물로 도핑된 폴리실리콘으로 이루어진 게이트 전극은 도핑되는 불순물의 결핍 등에 기인하여 반전측 유효 산화막의 두께가 증가하는 문제점이 있다. 또한, 종래의 폴리실리콘으로 구성된 게이트 전극을 구비하 는 트랜지스터에 있어서, 게이트 절연막으로 높은 유전율을 갖는 물질을 사용할 경우에는 페르미 레빌 피닝(Fermi level pinning) 현상에 의해 트랜지스터의 문턱 전압(threshold voltage)이 변화되는 문제점도 발생한다.
전술한 문제점들을 고려하여, 금속을 사용하여 게이트 전극을 형성하는 방법이 개발되었다. 이러한 금속을 포함하는 게이트를 형성하는 방법은 대한민국 공개특허 제2003-0001063호 및 일본 공개특허 제2005-228759호 등에 개시되어 있다.
도 1 내지 도 4는 상기 대한민국 공개특허에 개시된 반도체 장치의 금속 게이트 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(5) 상에 게이트 산화막 패턴(10), 확산 방지막 패턴(15) 및 더미 폴리실리콘막 패턴(20)을 포함하는 더미 게이트를 형성한 다음, 상기 더미 게이트의 측벽 상에 스페이서(25)를 형성한다.
상기 더미 게이트 및 스페이서(25)를 덮으면서 반도체 기판(5) 상에 제1 층간 절연막(30)을 형성한 후, 제1 층간 절연막(30)을 화학 기계적 연마(CMP) 공정으로 연마하여 상기 더미 게이트의 더미 폴리실리콘막 패턴(20)을 노출시킨다.
도 2를 참조하면, 더미 폴리실리콘막 패턴(20)을 습식 식각 공정 또는 건식 식각 공정으로 제거하여 확산 방지막 패턴(15)을 노출시킨다. 더미 폴리실리콘막 패턴(20)이 제거됨에 따라, 스페이서(25) 및 확산 방지막 패턴(15)에 의해 정의되는 개구(35)가 형성된다.
도 3을 참조하면, 확산 방지막 패턴(15) 상에 개구(35)를 채우는 알루미늄막(38)을 형성한다. 이 경우, 알루미늄막(38)은 선택적 화학 기상 증착 공정(CVD) 을 이용하여 형성된다.
도 4를 참조하면, 알루미늄막(38)을 열처리하여 알루미늄막(38)에 포함된 원자들의 배향성을 향상시킨다. 알루미늄막(38)은 산소 분위기 하에서 열처리되며, 이에 따라 알루미늄막(38) 상에는 산화알루미늄막(40)이 형성된다.
산화알루미늄막(40)을 덮으면서 제1 층간 절연막(30) 상에 제2 층간 절연막(45)을 형성한다. 알루미늄막(38) 상에 산화막루미늄막(40)이 형성되기 때문에 후속하여 제2 층간 절연막(45) 및 제1 층간 절연막(30)을 식각하여 반도체 기판(5)을 노출시키는 배선용 콘택 홀을 형성할 때, 알루미늄막(38)이 손상되는 것을 방지할 수 있다.
그러나 전술한 종래의 금속 게이트의 형성 방법에 있어서, 알루미늄을 사용하여 게이트 전극을 형성하기 때문에 반도체 장치를 제조하기 위하여 후속되는 고온 공정 동안 상기 게이트 전극이 게이트 산화막과 반응하여 게이트 전극의 전기적 특성이 열화되는 문제가 발생하게 된다. 또한, 비록 더미 폴리실리콘막을 이용하여 불순물 영역들을 형성하기 위한 열처리 공정을 수행한 다음, 상기 더미 폴리실리콘막을 제거하고 알루미늄으로 구성된 게이트 전극을 형성하지만, 후속하는 고온 공정의 영향으로 인하여 상기 게이트 전극으로부터 누설 전류(leakage current)가 증가하는 문제점도 발생한다.
본 발명의 제1 목적은 고온 공정 하에서도 전기적 특성의 열화를 방지할 수 있는 게이트 구조물의 제조 방법을 제공하는 것이다.
본 발명의 제2 목적은 고온 공정 하에서도 전기적 특성 저하를 방지할 수 있는 게이트 구조물을 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 바람직한 일 실시예에 따른 게이트 구조물의 제조 방법에 있어서, 기판 상에 게이트 절연막 패턴, 제1 도전층 패턴 및 더미 게이트층 패턴을 포함하는 제1 예비 게이트 구조물을 형성한다. 상기 더미 게이트층 패턴을 제거하여, 상기 게이트 절연막 패턴 및 상기 제1 도전층 패턴을 포함하는 제2 예비 게이트 구조물을 형성한다. 이어서, 상기 제1 도전층 패턴 상에 제2 도전층 패턴을 형성하여 상기 기판 상에 게이트 구조물을 완성한다. 상기 게이트 절연막 패턴에 대하여 열처리 공정 및 질화 공정을 더 수행할 수 있다. 상기 제2 예비 게이트 구조물은, 상기 기판 상에 상기 제1 예비 게이트 구조물을 덮는 절연층을 형성하고 상기 절연층을 부분적으로 제거하여 상기 더미 게이트층 패턴을 노출시킨 다음, 상기 더미 게이트층 패턴을 제거하여 형성될 수 있다. 상기 제1 도전층 패턴과 상기 제2 도전층 패턴 사이에는 접착층이 추가적으로 형성될 수 있다.
전술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 바람직한 다른 실시예에 따른 게이트 구조물의 제조 방법에 있어서, 기판 상에 게이트 절연막 패턴, 제1 도전층 패턴 및 더미 게이트층 패턴을 포함하는 예비 게이트 구조물을 형성한다. 이어서, 상기 더미 게이트층 패턴 상에 금속층을 형성한 후, 상기 금속층과 상기 더미 게이트층 패턴을 반응시켜 상기 제1 도전층 패턴 상에 제2 도전층 패턴을 형성하여 상기 기판 상에 게이트 구조물을 완성한다. 상기 제2 도전층 패턴은 상기 더미 게이트층 패턴과 상기 금속층 사이의 실리사이데이션 반응에 따라 형성될 수 있다. 또한, 상기 더미 게이트층 패턴과 반응하지 않은 금속층을 추가적으로 제거할 수 있다.
상술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 바람직한 일 실시예에 따른 반도체 장치의 제조 방법에 있어서, 기판 상에 게이트 절연막 패턴, 제1 도전층 패턴 및 더미 게이트층 패턴을 포함하는 제1 예비 게이트 구조물을 형성한다. 상기 제1 예비 게이트 구조물에 인접하는 기판에 불순물 영역들을 형성한 후, 상기 기판 상에 상기 제1 예비 게이트 구조물을 덮는 절연층을 형성한다. 상기 더미 게이트층 패턴을 제거하여, 상기 게이트 절연막 패턴 및 상기 제1 도전층 패턴을 포함하는 제2 예비 게이트 구조물을 형성한 다음, 상기 제1 도전층 패턴 상에 제2 도전층 패턴을 형성한다. 상기 제1 예비 게이트 구조물의 측벽 상에는 게이트 스페이서가 형성될 수 있다.
전술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 바람직한 다른 실시예에 따른 반도체 장치의 제조 방법에 있어서, 기판 상에 게이트 절연막 패턴, 제1 도전층 패턴 및 더미 게이트층 패턴을 포함하는 예비 게이트 구조물을 형성한다. 상기 예비 게이트 구조물에 인접하는 기판에 불순물 영역들을 형성한 다음, 상기 기판 상에 상기 예비 게이트 구조물을 덮는 절연층을 형성한다. 상기 절연층 및 상기 더미 게이트층 패턴 상에 금속층을 형성한 후, 상기 금속층과 상기 더미 게이트층 패턴을 반응시켜 상기 제1 도전층 패턴 상에 제2 도전층 패턴을 형성한다.
본 발명에 따르면, 제1 및 제2 도전층 패턴을 게이트 전극으로 적용하기 때문에, 종래의 불순물이 도핑된 폴리실리콘으로 이루어진 게이트 전극에 비하여 도펀트의 결핍에 기인하는 반전측 유효 산화막의 증가를 막을 수 있다. 또한, 상기 게이트 절연막 패턴으로 하프늄을 포함하는 고유전 물질을 사용하는 경우에도, 상기 제1 및 제2 금속을 포함하는 게이트 전극으로 인하여 페르미 레벨 피닝 현상에 기인하는 게이트 전극의 문턱 전압의 변화 등을 개선할 수 있다. 더욱이, 실리사이데이션 공정을 통해 상기 더미 게이트층 패턴을 제2 도전층 패턴으로 변화시키기 때문에 반도체 장치를 제조하기 위한 공정을 보다 간략화시켜 상기 반도체 장치의 제조에 요구되는 제조비용과 시간을 절감할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 게이트 구조물의 형성 방법 및 이를 포함하는 반도체 장치의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영 역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
게이트 구조물을 포함하는 반도체 장치의 제조 방법
도 5 내지 도 9는 본 발명의 일 실시예에 따른 게이트 구조물을 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 기판(100) 상에 게이트 절연막(105)을 형성한 다음, 게이트 절연막(105) 상에 제1 도전층(110) 및 더미 게이트층(115)을 순차적으로 형성한다.
기판(100)으로는 실리콘 웨이퍼 또는 SOI(Silicon-On-Insulator)와 같은 반도체 기판이나 금속 산화물 단결정 기판을 사용할 수 있다. 본 발명의 일 실시예에 따르면, 기판(100) 상에는 기판(100)을 액티브 영역 및 필드 영역으로 구분하기 위한 소자 분리막(도시되지 않음)이 형성될 수 있다.
게이트 절연막(105)은 기판(100) 상에 상대적으로 얇은 제1 두께로 형성된다. 본 발명의 일 실시예에 따르면, 게이트 절연막(105)은 높은 유전 상수를 갖는 금속 산화물을 사용하여 형성된다. 예를 들면, 게이트 절연막(105)은 하프늄(HfOX) 산화물 또는 지르코늄 산화물(ZrOX)을 사용하여 형성된다. 본 발명의 다른 실시예에 있어서, 게이트 절연막(105)은 금속 실리콘 산화물을 사용하여 형성된다. 예를 들면, 게이트 절연막(105)은 하프늄 실리콘 산화물(HfSiOX), 지르코늄 실리콘 산화물(ZrSiOX) 등을 사용하여 형성된다. 본 발명의 또 다른 실시예에 있어서, 게이트 절연막(105)은 실리콘 산화물을 사용하여 형성할 수 있다.
본 발명의 일 실시예에 따르면, 후처리 공정을 적용하여 게이트 절연막(105)의 구조를 치밀화하면서 게이트 절연막(105)의 전기적인 특성을 향상시킬 수 있다. 상기 후처리 공정은 열처리 공정 및 질화 공정을 포함한다. 예를 들면, 오존(O3)을 포함하는 분위기 하에서 게이트 절연막(105)을 열처리한 다음, 열처리된 게이트 절연막(105)을 질소를 포함하는 분위기 하에서 부분적으로 질화시킨다. 이때, 게이트 절연막(105)은 암모니아(NH3)를 포함하는 분위기 하에서 질화 처리될 수 있다.
다시 도 5를 참조하면, 제1 도전층(110)은 게이트 절연막(105) 상에 게이트 절연막(105)의 제1 두께보다 실질적으로 두꺼운 제2 두께로 형성된다. 본 발명의 일 실시예에 있어서, 제1 도전층(110)은 제1 금속을 사용하여 형성된다. 예를 들면, 제1 도전층(110)은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 지르코늄(Zr) 또는 하프늄(Hf)을 사용하여 형성된다. 본 발명의 다른 실시예에 따르면, 제1 도전층(110)은 도전성 금속 질화물을 사용하여 형성된다. 예를 들면, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 지르코늄 질화물(ZrN) 또는 하프늄 질화 물(HfN)을 사용하여 제1 도전층(110)을 형성할 수 있다.
더미 게이트층(115)은 제1 도전층(110)의 제2 두께보다 두꺼운 제3 두께를 가지면서 제1 도전층(110) 상에 형성된다. 더미 게이트층(115)은 아몰퍼스(amorphous) 실리콘 또는 폴리 실리콘을 사용하여 형성된다. 제1 도전층(110) 및 더미 게이트층(115)의 높이의 합계는 후속하여 형성되는 게이트 구조물(155)(도 9 참조)의 높이를 결정하므로 요구되는 높이를 갖는 게이트 구조물(155)을 형성하기 위하여 더미 게이트층(115)의 높이를 적절하게 조절할 수 있다.
도 6을 참조하면, 더미 게이트층(115) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 더미 게이트층(115), 제1 도전층(110) 및 게이트 절연막(105)을 차례로 패터닝한다. 이에 따라, 기판(100) 상에는 게이트 절연막 패턴(130), 제1 도전층 패턴(125) 및 더미 게이트층 패턴(120)을 구비하는 제1 예비 게이트 구조물(135)이 형성된다. 제1 에비 게이트 구조물(135)을 형성한 후, 상기 포토레지스트 패턴을 애싱(ashing) 공정 및/또는 스트리핑(stripping) 공정을 통하여 제거한다.
본 발명의 다른 실시예에 따르면, 더미 게이트층(115) 상에 하드 마스크 패턴(도시되지 않음)을 형성한 후, 상기 하드 마스크 패턴을 식각 마스크로 이용하여 더미 게이트층(115), 제1 도전층(110) 및 게이트 절연막(105)을 부분적으로 식각함으로써, 기판(100) 상에 게이트 절연막 패턴(130), 제1 도전층 패턴(125) 및 더미 게이트층 패턴(120)을 포함하는 제1 예비 게이트 구조물(135)을 형성할 수 있다.
본 발명의 또 다른 실시예에 있어서, 제1 예비 게이트 구조물(135)을 덮으면 서 기판(100) 상에 질화막을 형성한 다음, 상기 질화막을 이방성 식각 공정으로 식각함으로써 제1 예비 게이트 구조물(135)의 측벽 상에 게이트 스페이서(도시되지 않음)를 형성할 수 있다. 예를 들면, 상기 게이트 스페이서는 실리콘 질화물을 사용하여 형성된다.
제1 예비 게이트 구조물(135)에 인접하는 기판(100)에 불순물을 주입하여 불순물 영역들(127, 128)을 형성한다. 불순물 영역(127, 128)은, 예를 들면, 이온 주입 공정을 이용하여 형성된다. 기판(100)에 불순물 영역들(127, 128)을 형성하기 위한 이온 주입 공정에 있어서, 제1 예비 게이트 구조물(135)이 이온 주입 마스크의 역할도 수행한다. 또한, 제1 예비 게이트 구조물(135)의 측벽 상에 상기 게이트 스페이서가 형성될 경우, 불순물 영역들(127, 128)을 형성하는 이온 주입 공정 동안 제1 에비 게이트 구조물(135)과 상기 게이트 스페이서가 함께 이온 주입 마스크의 역할을 수행할 수 있다.
불순물 영역들(127, 128)이 형성된 기판(100)을 고온에서 열처리하여 불순물 영역들(127, 128)의 불순물을 확산시킴으로써, 제1 예비 게이트 구조물(135)에 인접하는 불순물 영역들(127, 128)을 완성한다. 불순물 영역들(127, 128)은, 예를 들면, 소스 영역 및 드레인 영역에 해당된다.
도 7을 참조하면, 제1 예비 게이트 구조물(135)을 덮으면서 기판(100) 상에 절연층(140)을 형성한다. 절연층(140)은 산화물이나 질화물 등의 절연 물질을 사용하여 형성된다. 예를 들면, 절연층(140)은 실리콘 산화물 또는 실리콘 질화물을 사용하여 형성된다.
화학 기계적 연마(CMP) 공정, 에치 백(etch back) 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제1 예비 게이트 구조물(135)의 더미 게이트층 패턴(120)이 노출될 때까지 절연층(140)을 부분적으로 제거한다.
도 8을 참조하면, 노출된 더미 게이트층 패턴(120)을 제거하여, 기판(100) 상에 게이트 절연막 패턴(120) 및 제1 도전층 패턴(125)을 포함하는 제2 예비 게이트 구조물(148)을 형성한다. 이에 따라, 절연층(140)에는 제1 도전층 패턴(125)을 노출시키는 개구(145)가 형성된다.
본 발명의 일 실시예에 있어서, 더미 게이트층 패턴(120)은 건식 식각 공정을 통하여 절연층(140) 및 제1 도전층 패턴(125)으로부터 제거된다. 예를 들면, 더미 게이트층 패턴(120)은 불소(F), 염소(Cl) 및/또는 산소(O)를 포함하는 식각 가스를 사용하여 절연층(140) 및 제1 도전층 패턴(125)으로부터 선택적으로 제거된다.
본 발명의 다른 실시예에 있어서, 습식 식각 공정을 통하여 절연층(140) 및 제1 도전층 패턴(125)으로부터 더미 게이트층 패턴(120)을 제거할 수 있다. 예를 들면, 암모니아(NH3) 용액을 포함하는 식각 용액을 사용하여 절연층(140) 및 제1 도전층 패턴(125)으로부터 선택적으로 더미 게이트층 패턴(120)을 제거할 수 있다.
도 9를 참조하면, 개구(145)를 채우면서 노출된 제1 도전층 패턴(125) 및 절연층(140) 상에 제2 도전층을 형성한다. 상기 제2 도전층은 티타늄(Ti), 텅스텐(W), 니켈(Ni), 코발트(Co), 탄탈륨(Ta), 알루미늄(Al) 또는 구리(Cu) 등과 같은 제2 금속을 사용하여 형성된다.
본 발명의 다른 실시예에 있어서, 상기 제2 도전층이 화학 기상 증착(CVD) 공정을 통하여 텅스텐을 증착시켜 형성할 경우에는 제1 도전층 패턴(125)과 상기 제2 도전층 사이에 접착층(도시되지 않음)을 형성할 수 있다. 이 경우, 상기 접착층은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 알루미늄 질화물(AlN), 티타늄 알루미늄 질화물(TiAlN) 등과 같은 금속 질화물을 사용하여 형성된다.
상기 제2 도전층을 부분적으로 제거하여 개구(145)를 채우면서 제1 도전층 패턴(125) 상에 제2 도전층 패턴(150)을 형성한다. 제2 도전층 패턴(150)은, 예를 들면, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 형성된다. 이에 따라, 기판(100) 상에는 게이트 절연막 패턴(130), 제1 도전층 패턴(125) 및 제2 도전층 패턴(150)을 포함하는 게이트 구조물(155)이 형성된다. 여기서, 제1 및 제2 도전층 패턴(125, 150)은 게이트 전극에 해당된다.
전술한 바와 같이, 각기 제1 및 제2 금속을 포함하는 제1 및 제2 도전층 패턴(125, 150)을 게이트 전극으로 적용할 경우, 종래의 불순물이 도핑된 폴리실리콘으로 이루어진 게이트 전극에 비하여 도펀트의 결핍에 기인하는 반전측 유효 산화막의 증가를 막을 수 있다. 또한, 게이트 절연막 패턴(130)으로 하프늄을 포함하는 고유전 물질을 사용하는 경우에도, 상기 제1 및 제2 금속을 포함하는 게이트 전극으로 인하여 페르미 레벨 피닝(Fermi level pinning) 현상에 기인하는 게이트 전극의 문턱 전압(threshold voltage)의 변화 등을 개선할 수 있다.
도 10 내지 도 14는 본 발명의 다른 실시예에 따른 게이트 구조물을 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 10을 참조하면, 실리콘 웨이퍼, SOI 기판 또는 금속 산화물 단결정 기판 등과 같은 기판(200) 상에 게이트 절연막(205)을 형성한다. 게이트 절연막(205)은 하프늄 산화물, 지르코늄 산화물, 하프늄 실리콘 산화물 또는 지르코늄 실리콘 산화물 등의 높은 유전 상수를 갖는 금속 산화물이나 금속 실리콘 산화물을 사용하여 형성된다. 본 발명의 일 실시예에 있어서, 기판(200) 상에 기판(200)을 액티브 영역과 필드 영역으로 구분하기 위한 소자 분리막(도시되지 않음)이 형성될 수 있으며, 게이트 절연막(205)은 이러한 소자 분리막 상에는 형성되지 않는다.
본 발명의 일 실시예에 있어서, 열처리 공정 및 질화 공정을 포함하는 후처리 공정을 적용하여 게이트 절연막(105)의 구조를 치밀화하고 게이트 절연막(105)의 전기적인 특성을 향상시킬 수 있다.
게이트 절연막(205) 상에는 게이트 절연막(205) 보다 실질적으로 두꺼운 두께를 갖는 제1 도전층(210)이 형성된다. 제1 도전층(210)은 티타늄, 탄탈륨, 텅스텐, 지르코늄 또는 하프늄과 같은 제1 금속이나 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 지르코늄 질화물, 하프늄 질화물 등의 도전성 금속 질화물을 사용하여 형성된다.
제1 도전층(210) 상에 제1 도전층(210) 보다 두꺼운 두께를 가지는 더미 게이트층(215)을 형성한다. 더미 게이트층(215)은 아몰퍼스 실리콘 또는 폴리 실리콘을 사용하여 형성된다. 게이트 구조물(260)(도 14 참조)의 높이는 더미 게이트 층(215)의 높이에 의해 주로 결정되므로 원하는 높이를 가지는 게이트 구조물(260)을 형성하기 위하여 더미 게이트층(215)의 높이를 적절하게 조절 가능하다.
도 11을 참조하면, 사진 식각 공정을 통하여 더미 게이트층(215), 제1 도전층(210) 및 게이트 절연막(205)을 순차적으로 식각함으로써, 기판(200) 상에 예비 게이트 구조물(235)을 형성한다. 예비 게이트 구조물(235)은 기판(200)의 상기 액티브 영역 상에 순차적으로 형성된 게이트 절연막 패턴(230), 제1 도전층 패턴(225) 및 더미 게이트층 패턴(220)을 포함한다.
본 발명의 다른 실시예에 따르면, 예비 게이트 구조물(235)의 측벽 상에 실리콘 질화물과 같은 질화물로 이루어진 게이트 스페이서(도시되지 않음)를 형성할 수 있다.
기판(200) 상에 예비 게이트 구조물(235)을 형성한 후, 예비 게이트 구조물(235)에 인접하는 부분의 기판(200)에 이온 주입 공정을 통하여 불순물을 주입함으로써, 불순물 영역들(237, 238)을 형성한다. 이러한 불순물 영역들(237, 238)을 형성하기 위한 이온 주입 공정에 있어서, 예비 게이트 구조물(235) 및/또는 상기 게이트 스페이서가 이온 주입 마스크의 역할을 수행한다.
예비 게이트 구조물(235)에 인접하는 부분들에 상기 불순물들이 주입된 기판(200)을 고온에서 열처리함으로써, 예비 게이트 구조물(235)에 인접하며, 예를 들면, 각기 소스 영역 및 드레인 영역으로 기능하는 불순물 영역들(237, 238)을 완성한다.
도 12를 참조하면, 산화물 또는 질화물을 사용하여 예비 게이트 구조물(235) 을 덮으면서 기판(200) 상에 절연층(240)을 형성한 후, 화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 절연층(240)을 부분적으로 제거함으로써, 예비 게이트 구조물(235)의 더미 게이트층 패턴(220)이 노출시킨다.
도 8을 참조하면, 절연층(240) 및 노출된 더미 게이트층 패턴(220) 상에 금속층(255)을 형성한다. 금속층(255)은 니켈, 코발트, 티타늄 등의 제2 금속을 사용하여 형성된다.
금속층(255)이 형성된 기판(200)을 열처리 공정을 통해 열처리하여 금속층(255)에 포함된 제2 금속과 더미 게이트층 패턴(220)에 함유된 실리콘을 반응시킨다. 이와 같은 금속층(255)과 더미 게이트층 패턴(220) 사이의 실리사이데이션(silicidation) 반응에 따라 더미 게이트층 패턴(220)이 금속 실리사이드를 포함하는 제2 도전층 패턴(245)으로 변화된다. 예를 들면, 더미 게이트층 패턴(220)은 니켈 실리사이드(NiSiX), 코발트 실리사이드(CoSiX), 티타늄 실리사이드(TiSiX) 등을 포함하는 제2 도전층 패턴(245)으로 변화된다.
도 14를 참조하면, 더미 게이트층 패턴(220)과 반응하지 않은 금속층(255)을 제2 도전층 패턴(245) 및 절연층(240)으로부터 제거하여, 기판(200) 상에 게이트 절연막 패턴(230), 제1 도전층 패턴(220) 및 제2 도전층 패턴(245)을 포함하는 게이트 구조물(260)을 형성한다. 제1 및 제2 도전층 패턴(225, 245)은 게이트 구조물(260)의 게이트 전극에 해당된다. 금속층(255)은 습식 식각 공정 또는 건식 식각 공정을 이용하여 절연층(240) 및 제2 도전층 패턴(245)으로부터 제거된다.
상술한 바에 따르면, 실리사이데이션 공정을 통해 더미 게이트층 패턴(220)을 제2 도전층 패턴(245)으로 변화시키기 때문에 반도체 장치를 제조하기 위한 공정을 보다 간략화시켜 상기 반도체 장치의 제조에 요구되는 제조비용과 시간을 절감할 수 있다. 또한, 상기 게이트 전극이 각기 제1 금속 및 금속 실리사이드로 이루어진 제1 및 제2 금속층 패턴(225, 245)을 포함하기 때문에, 불순물이 도핑된 폴리실리콘으로 이루어진 게이트 전극에 비하여 향상된 전기적 특성을 가질 수 있다.
게이트 구조물들의 특성 평가
이하, 본 발명의 다양한 실험예들 및 비교예들에 따른 게이트 구조물들의 전기적인 특성을 측정한 결과를 설명한다.
실험예 1
반도체 기판 상에 약 350㎚ 정도의 최대 두께를 갖는 소자 분리막을 형성하여 상기 반도체 기판 상에 액티브 영역을 정의하였다. 상기 액티브 영역 상에 하프늄 실리콘 산화물(HfSiOX)을 사용하여 약 2.5㎚ 정도의 두께를 갖는 게이트 절연막을 형성하였다. 상기 게이트 절연막을 오존(O3) 분위기 하에서 열처리한 후, 암모니아(NH3) 분위기 하에서 질화시켰다.
상기 게이트 절연막 상에 티타늄 질화물(TiN)을 사용하여 약 10㎚ 정도의 두 께로 제1 도전층을 형성하였다. 이 때, 상기 제1 도전층은 소스 가스로서 염화 티타늄(TiCl4) 가스를 사용하는 화학 기상 증착 공정으로 형성하였다.
상기 제1 도전층 상에 텅스텐(W)을 사용하여 약 100㎚ 정도의 두께를 갖는 제2 도전층을 형성하여 상기 게이트 절연막 상에 상기 제1 및 제2 도전층을 포함하는 게이트 전극을 형성하였다. 상기 제2 도전층은 불화 텅스텐(WF6) 가스를 소스 가스로 사용하는 화학 기상 증착 공정으로 형성하였다.
상기 제1 및 제2 도전층을 형성된 반도체 기판을 약 1,050℃ 정도의 온도에서 열처리 한 후, 상기 게이트 전극을 포함하는 게이트 구조물의 커패시턴스를 측정하여 등가 산화막 두께(EOT)로 환산하였다.
실험예 2
상술한 실험예 1과 같이 반도체 기판 상에 게이트 절연막을 형성한 후, 상기 게이트 절연막 상에 제1 및 제2 도전층을 순차적으로 형성하여 게이트 전극을 형성하였다.
상기 게이트 전극이 형성된 반도체 기판을 약 1,000℃ 정도의 온도에서 열처리 한 후, 상기 게이트 전극을 포함하는 게이트 구조물의 커패시턴스를 측정하여 등가 산화막 두께로 환산하였다.
실험예 3
전술한 실험예 1과 같이 반도체 기판 상에 게이트 절연막을 형성한 다음, 상기 게이트 절연막 상에 제1 및 제2 도전층을 순차적으로 형성하여 게이트 전극을 형성하였다.
상기 게이트 전극이 형성된 반도체 기판을 약 850℃ 정도의 온도에서 열처리 한 후, 상기 게이트 전극을 포함하는 게이트 구조물의 커패시턴스를 측정하여 등가 산화막 두께로 환산하였다.
비교예 1
반도체 기판 상에 약 350㎚ 정도의 최대 두께로 소자 분리막을 형성하여 상기 반도체 기판에 액티브 영역을 정의한 다음, 상기 액티브 영역 상에 하프늄 실리콘 산화물(HfSiOX)을 사용하여 약 2.5㎚ 정도의 두께를 갖는 게이트 절연막을 형성하였다. 상기 게이트 절연막을 오존 분위기 하에서 열처리한 후, 암모니아 분위기 하에서 질화시켰다.
상기 게이트 절연막 상에 티타늄 질화물을 사용하여 약 10㎚ 정도의 두께로 제1 도전층을 형성하였다. 상기 제1 도전층은 소스 가스로서 염화티타늄 가스를 사용하는 화학 기상 증착 공정으로 형성하였다.
상기 제1 도전층 상에 폴리 실리콘층을 형성한 후, 상기 폴리 실리콘층에 불순물을 도핑하여 약 125㎚ 정도의 두께를 가지는 제2 도전층을 형성하여 상기 게이트 절연막 상에 상기 제1 및 제2 도전층을 구비하는 게이트 전극을 형성하였다. 이 때, 상기 폴리 실리콘층은 실란(SiH4) 가스와 같은 소스 가스를 사용하는 화학 기상 증착 공정을 통하여 형성하였으며, 상기 불순물로는 인(P)을 사용하였다.
상기 게이트 전극이 형성된 반도체 기판을 약 1,050℃ 정도의 온도에서 열처리 한 후, 상기 게이트 전극을 포함하는 게이트 구조물의 커패시턴스를 측정하여 등가 산화막 두께로 환산하였다.
비교예 2
전술한 비교예 1과 같이 반도체 기판 상에 게이트 절연막을 형성한 다음, 상기 게이트 절연막 상에 제1 및 제2 도전층을 순차적으로 형성하여 게이트 전극을 형성하였다.
상기 게이트 전극이 형성된 반도체 기판을 약 1,000℃ 정도의 온도에서 열처리 한 후, 상기 게이트 전극을 포함하는 게이트 구조물의 커패시턴스를 측정하여 등가 산화막 두께로 환산하였다.
비교예 3
전술한 비교예 1과 같이 반도체 기판 상에 게이트 절연막을 형성한 다음, 상기 게이트 절연막 상에 제1 및 제2 도전층을 순차적으로 형성하여 게이트 전극을 형성하였다.
상기 게이트 전극이 형성된 반도체 기판을 약 850℃ 정도의 온도에서 열처리 한 후, 상기 게이트 전극을 포함하는 게이트 구조물의 커패시턴스를 측정하여 등가 산화막 두께로 환산하였다.
도 15는 실험예 1 내지 3과 비교예 1 내지 3에 따른 게이트 구조물들의 커패시턴스를 등가 산화막 두께(EOT)의 비율로 환산하여 나타낸 그래프이다. 도 15에 있어서, "I", "III" 및 "V"는 각기 비교예 1 내지 비교예 3에 따른 게이트 구조물들의 커패시턴스를 등가 산화막 두께의 비율로 환산하여 나타낸 것이며, "II", "IV" 및 "VI"은 각기 실험예 1 내지 실험예 3에 따른 게이트 구조물들의 커패시턴스를 등가 산화막 두께의 비율로 환산하여 나타낸 것이다.
도 15에 도시한 바와 같이, 비교예 1 내지 비교예 3에 따른 게이트 구조물들의 등가 산화막 두께의 비는 후속하는 열처리 공정의 온도에 따라 크게 변화되지 않았다. 이에 비하여, 실험예 1 내지 실험예 3에 따른 게이트 구조물들의 등가 산화막 두께의 비율은 후속하는 열처리 온도에 따라 비교예 1 내지 비교예 3의 경우에 비하여 크게 증가되는 경향을 나타내었다. 특히, 실험예 3에 따라 약 1,050℃ 정도의 온도에서 게이트 구조물의 등가 산화막 두께는 비교예 3에 따른 게이트 구조물에 비하여 거의 2배 정도의 우수한 등가 산화막 두께를 나타내었다. 즉, 실험예 1 내지 실험예 3에 따른 게이트 구조물은 매우 우수한 커패시턴스를 가짐을 확인할 수 있다.
전술한 바와 같이 본 발명에 의하면, 게이트 구조물을 구성하는 도전층 패턴으로 변화되거나 게이트 전극의 도전층 패턴을 형성하기 위한 희생층의 역할을 수 행하는 더미 게이트층 패턴을 적용함으로써, 불순물 영역의 형성 공정을 포함하는 반도체 장치의 제조를 위한 고온 공정들 하에서도 게이트 전극이 열화되는 것을 방지할 수 있다. 이에 따라, 상기 게이트 전극으로부터 누설 전류가 발생하는 것을 방지할 수 있을 뿐만 아니라 이러한 게이트 전극을 포함하는 반도체 장치의 문턱 전압을 일정하게 유지할 수 있으므로 결국 반도체 장치의 전기적인 특성을 크게 향상시킬 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (24)

  1. 기판 상에 게이트 절연막 패턴, 제1 도전층 패턴 및 더미 게이트층 패턴을 포함하는 제1 예비 게이트 구조물을 형성하는 단계;
    상기 더미 게이트층 패턴을 제거하여, 상기 게이트 절연막 패턴 및 상기 제1 도전층 패턴을 포함하는 제2 예비 게이트 구조물을 형성하는 단계; 및
    상기 제1 도전층 패턴 상에 제2 도전층 패턴을 형성하는 단계를 포함하는 게이트 구조물의 형성 방법.
  2. 제1항에 있어서, 상기 게이트 절연막 패턴은 하프늄 산화물, 지르코늄 산화물, 하프늄 실리콘 산화물 및 지르코늄 실리콘 산화물로 이루어진 그룹 중에서 선택된 어느 하나를 사용하여 형성되는 것을 특징으로 하는 게이트 구조물의 형성 방법.
  3. 제1항에 있어서, 상기 제1 예비 게이트 구조물을 형성하는 단계는,
    상기 게이트 절연막 패턴을 열처리하는 단계; 및
    상기 게이트 절연막 패턴을 질화시키는 단계를 더 포함하는 것을 특징으로 하는 게이트 구조물의 형성 방법.
  4. 제3항에 있어서, 상기 게이트 절연막 패턴을 오존(O3)을 포함하는 분위기 하에서 열처리하고, 암모니아(NH3)를 포함하는 분위기 하에서 질화시키는 것을 특징으로 하는 게이트 구조물의 형성 방법.
  5. 제1항에 있어서, 상기 제1 도전층 패턴은 티타늄, 탄탈륨, 텅스텐, 지르코늄, 하프늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 지르코늄 질화물 및 하프늄 질화물로 이루어진 그룹 중에서 선택된 어느 하나를 사용하여 형성되는 것을 특징으로 하는 게이트 구조물의 형성 방법.
  6. 제1항에 있어서, 상기 더미 게이트층 패턴은 아몰퍼스 실리콘 또는 폴리실리콘을 사용하여 형성되는 것을 특징으로 하는 게이트 구조물의 형성 방법.
  7. 제1항에 있어서, 상기 제2 예비 게이트 구조물을 형성하는 단계는,
    상기 기판 상에 상기 제1 예비 게이트 구조물을 덮는 절연층을 형성하는 단계;
    상기 절연층을 부분적으로 제거하여 상기 더미 게이트층 패턴을 노출시키는 단계; 및
    상기 더미 게이트층 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 게이트 구조물의 형성 방법.
  8. 제7항에 있어서, 상기 더미 게이트층 패턴은 암모니아 용액을 포함하는 식각 용액을 사용하는 습식 식각 공정, 또는 불소, 염소 및 산소로 이루어진 그룹 중에서 선택된 적어도 하나를 포함하는 식각 가스를 사용하는 건식 식각 공정으로 제거하는 것을 특징으로 하는 게이트 구조물의 형성 방법.
  9. 제1항에 있어서, 상기 제2 도전층 패턴은 텅스텐, 티타늄, 니켈, 코발트, 탄탈륨, 알루미늄 및 구리로 이루어진 그룹 중에서 선택된 어느 하나를 사용하여 형성되는 것을 특징으로 하는 게이트 구조물의 형성 방법.
  10. 제1항에 있어서, 상기 제2 도전층 패턴을 형성하기 전에, 상기 제1 도전층 패턴 상에 접착층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 게이트 구조물의 형성 방법.
  11. 제10항에 있어서, 상기 접착층은 티타늄 질화물, 탄탈륨 질화물, 알루미늄 질화물 및 티타늄 알루미늄 질화물로 이루어진 그룹 중에서 선택된 하나를 사용하여 형성되는 것을 특징으로 하는 게이트 구조물의 형성 방법.
  12. 기판 상에 게이트 절연막 패턴, 제1 도전층 패턴 및 더미 게이트층 패턴을 포함하는 예비 게이트 구조물을 형성하는 단계;
    상기 더미 게이트층 패턴 상에 금속층을 형성하는 단계; 및
    상기 금속층과 상기 더미 게이트층 패턴을 반응시켜 상기 제1 도전층 패턴 상에 제2 도전층 패턴을 형성하는 단계를 포함하는 게이트 구조물의 형성 방법.
  13. 제12항에 있어서, 상기 예비 게이트 구조물을 형성하는 단계는,
    상기 게이트 절연막 패턴을 열처리하는 단계; 및
    상기 게이트 절연막 패턴을 질화시키는 단계를 더 포함하는 것을 특징으로 하는 게이트 구조물의 형성 방법.
  14. 제12항에 있어서, 상기 더미 게이트층 패턴은 아몰퍼스 실리콘 또는 폴리실리콘을 사용하여 형성되며, 상기 금속층은 니켈, 코발트 및 티타늄으로 이루어진 그룹 중에서 선택된 어느 하나를 사용하여 형성되는 것을 특징으로 하는 게이트 구조물의 형성 방법.
  15. 제12항에 있어서, 상기 제2 도전층 패턴은 상기 더미 게이트층 패턴과 상기 금속층 사이의 실리사이데이션 반응에 따라 형성되는 것을 특징으로 하는 게이트 구조물의 형성 방법.
  16. 제15항에 있어서, 상기 제2 도전층 패턴은 니켈 실리사이드, 코발트 실리사이드 및 티타늄 실리사이드로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 게이트 구조물의 형성 방법.
  17. 제12항에 있어서, 상기 더미 게이트층 패턴과 반응하지 않은 금속층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 게이트 구조물의 형성 방법.
  18. 기판 상에 게이트 절연막 패턴, 제1 도전층 패턴 및 더미 게이트층 패턴을 포함하는 제1 예비 게이트 구조물을 형성하는 단계;
    상기 제1 예비 게이트 구조물에 인접하는 기판에 불순물 영역들을 형성하는 단계;
    상기 기판 상에 상기 제1 예비 게이트 구조물을 덮는 절연층을 형성하는 단계;
    상기 더미 게이트층 패턴을 제거하여, 상기 게이트 절연막 패턴 및 상기 제1 도전층 패턴을 포함하는 제2 예비 게이트 구조물을 형성하는 단계; 및
    상기 제1 도전층 패턴 상에 제2 도전층 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서, 상기 불순물 영역들을 형성하기 전에, 상기 제1 예비 게이트 구조물의 측벽 상에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제18항에 있어서, 상기 제2 예비 게이트 구조물을 형성하는 단계는,
    상기 절연층을 부분적으로 제거하여 상기 더미 게이트층 패턴을 노출시키는 개구를 형성하는 단계;
    상기 더미 게이트층 패턴을 제거하여 상기 제1 도전층 패턴을 노출시키는 단계;
    상기 개구를 채우면서 상기 제1 도전층 패턴 상에 상기 제2 도전층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제18항에 있어서, 상기 제2 도전층 패턴을 형성하기 전에, 상기 제1 도전층 패턴 상에 접착층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 기판 상에 게이트 절연막 패턴, 제1 도전층 패턴 및 더미 게이트층 패턴을 포함하는 예비 게이트 구조물을 형성하는 단계;
    상기 예비 게이트 구조물에 인접하는 기판에 불순물 영역들을 형성하는 단계;
    상기 기판 상에 상기 예비 게이트 구조물을 덮는 절연층을 형성하는 단계;
    상기 절연층 및 상기 더미 게이트층 패턴 상에 금속층을 형성하는 단계; 및
    상기 금속층과 상기 더미 게이트층 패턴을 반응시켜 상기 제1 도전층 패턴 상에 제2 도전층 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  23. 제22항에 있어서, 상기 제2 도전층 패턴은 상기 더미 게이트층 패턴과 상기 금속층 사이의 실리사이데이션 반응에 따라 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제22항에 있어서, 상기 더미 게이트층 패턴과 반응하지 않은 금속층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6440808B1 (en) 2000-09-28 2002-08-27 International Business Machines Corporation Damascene-gate process for the fabrication of MOSFET devices with minimum poly-gate depletion, silicided source and drain junctions, and low sheet resistance gate-poly
KR20030075745A (ko) * 2002-03-20 2003-09-26 삼성전자주식회사 반도체 소자의 금속게이트 형성방법

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