JP2000031291A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 低抵抗金属ゲートを備えた半導体装置を提供
する。 【解決手段】 シリコン基板１に素子分離２を形成した
後、薄い絶縁膜３０と多結晶シリコン膜７からなるゲー
ト状構造を形成する。次に、シリコン窒化膜からなるサ
イドウォールスペーサ８およびソース・ドレイン領域９
を形成する。ＣＶＤ法によって層間絶縁膜を形成した
後、ＣＭＰによって層間絶縁膜１７の表面を平坦化し、
ゲート状構造７の上面を露出させる。ウェットエッチン
グ法によってゲート状構造７を除去し、層間絶縁膜１７
内に溝１２を形成する。ゲート絶縁膜を形成した後、ス
パッタ法によってＴｉＮからなるバリアメタル膜を形成
し、ＣＶＤ法によってタングステン膜を形成する。ＣＭ
Ｐ法によって層間絶縁膜１７上のタングステン膜及びバ
リアメタル膜を除去するとともに、溝１２内の金属の上
面を層間絶縁膜１７の上面より低くする。こうして、溝
１２内に金属ゲートを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関する。

【０００２】

【従来の技術】半導体集積回路装置の高集積化及び高速
化を目的として、ＭＯＳＦＥＴのゲート電極の低抵抗化
が進められている。ゲート電極の材料としてタングステ
ン（Ｗ）などの低抵抗高融点金属を用いたＭＯＳ型電界
効果トランジスタ（ＭＯＳＦＥＴ）が開発されつつあ
る。

【０００３】図２０（ａ）および（ｂ）を参照しながら
高融点金属ゲート電極を有する型ＭＯＳＦＥＴの従来の
製造方法を説明する。

【０００４】まず、図２０（ａ）を参照する。シリコン
基板１０１上に素子分離１０２を形成した後、ゲート絶
縁膜１０３を介してＴｉＮ等の高融点金属化合物膜１０
４、タングステン等の高融点金属膜１０５およびシリコ
ン窒化膜１０６からなる多層膜を基板１０１上の全面に
堆積する。次に、リソグラフィ技術およびエッチング技
術を用いて、この多層膜をパターニングすることによっ
て、上面がシリコン窒化膜１０６に覆われたゲート電極
１０７を形成する。ゲート電極１０７を注入マスクとし
て、Ａｓイオン等の不純物イオンを比較的低いエネルギ
ーでシリコン基板１０１に注入した後、図２０（ｂ）に
示すように、ゲート電極１０７の側壁にシリコン酸化膜
（ＳｉＯ₂）からなるサイドウォールスペーサ１０８を
形成する。その後、ゲート電極１０７とサイドウォール
スペーサ１０８とを注入マスクとして、Ａｓイオン等の
不純物イオンをシリコン基板１に注入し、ソース／ドレ
イン領域１０９として機能する不純物拡散層をゲート電
極１０７に対して自己整合的に形成する。この後、不純
物を活性化するための高温熱処理が実行される。

【０００５】現在、相補型ＭＯＳＦＥＴ（ＣＭＯＳ）と
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）とを１つのチップに混載したＬＳＩの開発が進めら
れている。ＣＭＯＳ／ＤＲＡＭ混載型ＬＳＩのゲート電
極の材料に低抵抗金属を用いると、高温熱処理工程等に
よって低抵抗金属がはがれるという問題や、ゲート絶縁
膜及び層間絶縁膜中へ金属または金属中の不純物が拡散
し、ＭＯＳＦＥＴの特性が劣化するという問題が生じ得
る。これらの問題を避けるためには、ゲート電極形成後
の熱処理の低温・短時間化や熱処理工程数の低減が必要
である。

【０００６】ソース／ドレイン領域の形成後にゲート電
極を形成する半導体装置の製造方法が特開平８−３７２
９６号公報に開示されている。図２１（ａ）から（ｅ）
および図２２（ａ）から（ｅ）を参照しながら、この半
導体装置の製造方法を説明する。

【０００７】まず、図２１（ａ）に示すように、素子分
離１０２が表面に形成されたｐ型シリコン基板１０１上
に、減圧化学的気相成長法（ＬＰ−ＣＶＤ法）にを用い
てｎ型不純物であるリン（Ｐ）を高濃度に含有する第１
のフォスフォ・シリケート・ガラス（ＰＳＧ）膜１１０
を堆積する。第１のＰＳＧ膜１１０の厚さは、約４００
ｎｍとする。次に、リソグラフィ技術用いて、図２１
（ｂ）に示すように、ゲート配線パターンを規定する開
口部を持つレジストパターン１１１を第１のＰＳＧ膜１
１０上に形成する。この後、図２１（ｃ）に示すよう
に、リアクテイブ・イオン・エッチング（ＲＩＥ）法に
よって第１のＰＳＧ膜１１０の一部を基板１０１の表面
に至るまでエッチングし、それによって第１のＰＳＧ膜
１１０中に溝１１２を形成した後、レジストパターン１
１１を除去する。

【０００８】次に、図２１（ｄ）に示すように、第１の
ＰＳＧ膜１１１よりもリン濃度（Ｐ濃度）の低い第２の
ＰＳＧ膜１１３をＬＰ−ＣＶＤ法によって基板１０１の
全面に堆積した後、図２１（ｅ）に示すように、異方性
エッチング技術によって第２のＰＳＧ膜１１３を表面か
らエッチバックし、それによって溝１１２の内壁にＰＳ
Ｇスペーサー１１４を形成する。

【０００９】図２２（ａ）に示すように、熱酸化法によ
って溝１１２の底面に露出するシリコン基板１０１の表
面上にゲート絶縁膜１０３を形成した後、熱拡散法によ
って第１のＰＳＧ膜１１０およびＰＳＧスペーサー１１
４からシリコン基板１０１中にＰを拡散させ、それによ
って図２２（ｂ）に示すソース／ドレイン領域１０９と
して機能する不純物拡散層を形成する。このとき、第１
のＰＳＧ膜１１０からの拡散によりソース／ドレイン領
域１０９のｎ⁺型部分が形成され、ＰＳＧスペーサー１
１４からの拡散によりソース／ドレイン領域１０９のｎ
^-型部分が形成される。熱拡散に必要な温度は、９５０
〜１０００℃程度であると考えられる。

【００１０】図２２（ｃ）に示すように、基板１０１の
全面を覆うようにタングステン等からなる金属膜１０５
を堆積した後、図２２（ｄ）に示すように、化学機械研
磨法（ＣＭＰ）によって金属膜１０５、第１のＰＳＧ膜
１１０及びＰＳＧスペーサー１１４の上面を研磨し、平
坦化を実現するとともに、溝１１２内に埋め込まれた金
属膜１０５からゲート電極１７０を形成する。

【００１１】次に、図２２（ｅ）に示すように、第１の
ＰＳＧ膜１１０および金属膜１０５上にレジストパター
ン１２０を形成する。レジストパターン１２０は、第１
のＰＳＧ膜１１０に形成するコンタクトホールを規定す
る開口部１２１を有している。この開口部１２１を介し
て、第１のＰＳＧ膜１１０の一部をエッチングすること
によって、ソース／ドレイン領域１０９に達するコンタ
クトホールが形成される。その後、不図示の配線が形成
され、配線はコンタクトホールを介してソース／ドレイ
ン領域１０９に接続される。こうして、金属ゲートを持
つＭＯＳＦＥＴが作製される。

【００１２】このような製造方法によれば、ソース／ド
レイン領域１０９形成のための高温熱処理後に金属膜５
の堆積およびゲート電極１７０の形成を行っているた
め、金属ゲート電極１７０の剥がれなどの問題が生じに
くい利点がある。

【００１３】

【発明が解決しようとする課題】図２１（ａ）から
（ｅ）および図２２（ａ）から（ｅ）を参照しながら説
明した半導体装置の製造方法によれば、ゲート電極１７
０の低抵抗化は実現できるが、ソース／ドレイン領域１
０９に達するコンタクトホールを第１のＰＳＧ膜１１０
中に形成するとき、それらのコンタクトホールがゲート
電極１７０に達しないようにマスクアライメントを実行
する必要がある。ソース／ドレイン領域１０９のための
コンタクトホールがゲート電極１７０に達すると、ゲー
ト電極１７０とソース／ドレイン領域１０９とがショー
トしてしまうからである。このようなショートを防止す
るには、ゲート電極１７０から離れた位置にコンタクト
ホールを形成する必要があるため、ひとつのトランジス
タが占める面積が増加する。

【００１４】本発明の目的は、ソース／ドレイン領域形
成のための高温熱処理プロセス後に低抵抗材料からなる
ゲート電極を形成し、しかも、高集積化に適したコンタ
クト配置を可能にする半導体装置の製造方法を提供する
ことにある。

【００１５】本発明の他の目的は、低抵抗材料からなる
ゲート電極を有し、しかも高集積化に適した構造の半導
体装置を提供することにある。

【００１６】

【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体領域と、前記半導体領域の上に位
置し、ゲート配線構造を規定するゲート状構造と、前記
ゲート状構造の側面に位置するサイドウォールスペーサ
と、前記半導体領域内に位置するソース／ドレイン領域
とを備えた疑似ＭＯＳトランジスタ構造を形成する工程
と、前記サイドウォールスペーサの材料とは異なる材料
から形成された層間絶縁膜で前記疑似ＭＯＳ構造を完全
に覆う工程と、前記層間絶縁膜の上部を除去し、それに
よって前記ゲート状構造の上面を露出させる工程と、前
記ゲート状構造を選択的にエッチングし、前記サイドウ
ォールスペーサに挟まれた溝を形成する工程と、導電性
材料膜で前記溝の少なくとも一部分を埋め、前記導電性
材料膜からゲート配線を形成する工程と、前記層間絶縁
膜をエッチングするために使用するエッチャントに対し
てエッチングマスクとして機能する層を前記ゲート配線
上に設ける工程と、前記エッチャントを用いて、前記ソ
ース／ドレイン領域に達するコンタクトホールを前記層
間絶縁膜中に形成する工程とを包含する。

【００１７】前記ゲート配線を形成する工程は、前記導
電性材料膜によって前記溝を完全に埋め込むように、前
記導電材料膜を前記層間絶縁膜上に成長させる工程と、
前記導電性材料膜のうち、前記層間絶縁膜の上面のレベ
ルよりも低い或るレベルよりも上に位置する不要部分を
除去し、前記導電性材料膜の一部を前記溝内部に残置さ
せる工程とを包含していることが好ましい。

【００１８】前記導電性材料膜の前記一部を前記溝内部
に残置させる工程は、前記導電性材料膜の前記不要部分
を化学的機械研磨法を用いて除去する工程を含んでいて
もよい。

【００１９】前記導電性材料膜の前記一部を前記溝内部
に残置させる工程は、前記導電性材料膜の前記不要部分
をエッチバック法を用いて除去する工程を含んでいても
よい。

【００２０】前記ゲート配線を形成する工程は、選択的
成長法を用いて前記導電性材料膜を前記溝内に選択的に
成長させる工程を包含してもよい。

【００２１】前記エッチングマスクとして機能する前記
層を前記ゲート配線上に設ける工程は、前記エッチャン
トに対するエッチレートが前記層間絶縁膜よりも低い材
料からなる耐エッチング膜によって前記ゲート配線およ
び前記層間絶縁膜の両方を覆う工程と、前記耐エッチン
グ膜のうち、前記層間絶縁膜の上面のレベルよりも上に
位置する不要部分を除去し、前記耐エッチング膜の一部
を前記溝内部に残置させる工程とを包含していてもよ
い。

【００２２】前記エッチングマスクとして機能する前記
層を前記ゲート配線上に設ける工程は、前記エッチャン
トに対するエッチレートが前記層間絶縁膜よりも低い材
料からなる耐エッチング膜によって前記ゲート配線およ
び前記層間絶縁膜の両方を覆う工程と、リソグラフィ技
術およびエッチング技術を用いて前記耐エッチング膜を
パターニングし、それによって前記エッチングマスクと
して機能する前記層を形成する工程とを包含していても
よい。

【００２３】前記疑似ＭＯＳトランジスタ構造を形成す
る工程は、前記半導体領域の上に前記ゲート状構造を形
成する工程と、前記ゲート状構造の側面にサイドウォー
ルスペーサを形成する工程と、イオン注入技術を用いて
前記半導体領域内にソース／ドレイン領域を形成する工
程とを包含することが好ましい。

【００２４】前記疑似ＭＯＳトランジスタ構造を形成す
る工程は、前記ソース／ドレイン領域上にシリサイド層
を形成する工程を包含していてもよい。

【００２５】前記疑似ＭＯＳトランジスタ構造を形成す
る工程は、前記半導体領域内にソース／ドレイン領域を
覆うように金属膜を堆積する工程と、前記金属膜と前記
半導体領域との間でシリサイド化反応を引き起こし、そ
れによって前記シリサイド層を形成する工程と、前記金
属膜の未反応部分をエッチングする工程とを包含してい
てもよい。

【００２６】前記金属膜と前記半導体領域との間でシリ
サイド化反応を引き起こし、それによって前記シリサイ
ド層を形成する工程は、前記ゲート状構造上にもシリサ
イド層を形成してもよい。

【００２７】前記半導体領域の上に前記ゲート状構造を
形成する工程は、前記半導体領域上に絶縁膜を形成する
工程と、前記絶縁膜上に多結晶シリコン膜を堆積する工
程と、リソグラフィ技術およびエッチング技術を用いて
前記多結晶シリコン層および前記絶縁膜をパターニング
し、それによって配線状に加工する工程とを包含してい
てもよい。

【００２８】前記半導体領域の上に前記ゲート状構造を
形成する工程は、少なくともひとつのエッチャントに対
して前記層間絶縁膜および前記サイドウォールスペーサ
が示すエッチレートよりも大きなエッチレートを示す選
択エッチング膜で前記半導体領域を覆う工程と、リソグ
ラフィ技術およびエッチング技術を用いて前記選択エッ
チング膜をパターニングし、それによって配線状に加工
する工程とを包含していてもよい。

【００２９】前記選択エッチング膜は不純物を高濃度に
含有するシリコン酸化膜であってもよい。

【００３０】前記選択エッチング膜は多結晶シリコン膜
であってもよい。

【００３１】前記層間絶縁膜はシリコン酸化膜であって
もよい。

【００３２】前記層間絶縁膜は有機材料から形成されて
いてもよい。

【００３３】前記ゲート配線を形成する工程は、前記溝
の底面および側面を覆うバリアメタル層を形成する工程
と、前記バリアメタル層上に金属層を形成する工程と、
を包含していることが好ましい。

【００３４】前記金属層は高融点金属から形成されてい
ることが好ましい。

【００３５】前記金属層はアルミニウムを主成分として
いてもよい。

【００３６】前記バリアメタルはチタンナイトライドか
ら形成されていることが好ましい。

【００３７】前記溝を形成する工程において、前記半導
体領域の表面が露出するまで、前記ゲート状構造をエッ
チングし、その後、前記ゲート配線を形成する前記工程
の前に、前記溝内で露出する前記半導体領域の表面上に
ゲート絶縁膜を形成する工程を更に含んでいてもよい。

【００３８】前記半導体領域の上に前記ゲート状構造を
形成する工程は、前記半導体領域の表面にゲート絶縁膜
を形成する工程を含んでいてもよい。

【００３９】前記溝を形成する工程において、前記ゲー
ト絶縁膜の表面が露出するまで、前記ゲート状構造をエ
ッチングすることが好ましい。

【００４０】前記半導体領域の上に前記ゲート状構造を
形成する工程は、前記半導体領域の表面にゲート絶縁層
を形成する工程と、前記ゲート絶縁膜上にバリアメタル
層を形成する工程と、リソグラフィ技術およびエッチン
グ技術を用いて少なくとも前記バリアメタル膜をパター
ニングし、それによって配線状に加工する工程と、を包
含してもよい。

【００４１】前記溝を形成する工程において、前記バリ
アメタル膜の表面が露出するまで、前記ゲート状構造を
エッチングすることが好ましい。

【００４２】前記ゲート配線を形成する工程は、選択成
長法によって、前記溝内の前記バリアメタル層上に前記
導電材料膜を成長させてもよい。

【００４３】本発明による半導体装置は、半導体領域
と、前記半導体領域の表面に形成されたソース／域およ
びドレイン領域と、前記半導体領域の表面に形成され、
前記ソース／域と前記ドレイン領域との間に位置するチ
ャネル領域と、前記半導体領域を覆う層間絶縁膜と、前
記層間絶縁膜中に形成され、前記チャネル領域を含む領
域上に形成された溝と、前記層間絶縁膜の前記溝の底面
に位置するゲート絶縁膜と、前記溝内に形成れさたゲー
ト電極と、前記ゲート電極の側面に形成された絶縁性サ
イドウォールスペーサとを備えており、前記ゲート電極
は、前記ゲート絶縁膜上および前記溝の側面上に設けら
れたバリアメタル層と、前記バリアメタル層に囲まれた
導電層とを有しており、前記層間絶縁膜をエッチングす
るために使用するエッチャントに対してエッチングマス
クとして機能する層を前記ゲート配線上に備えている。

【００４４】前記層間絶縁膜には、コンタクトホールが
形成されており、前記コンタクトホール内の一部は、前
記絶縁性サイドウォールスペーサまたは前記エッチング
マスクとして機能する前記層に占められていることが好
ましい。

【００４５】本発明のデュアルゲート型ＣＭＯＳ半導体
装置の製造方法は、ｐ型ＭＯＳトランジスタのためのｎ
型半導体領域およびｎ型ＭＯＳトランジスタのためのｐ
型半導体領域と、前記ｎ型半導体領域の上に位置し、ゲ
ート配線構造を規定する第１ゲート状構造と、前記ｐ型
半導体領域の上に位置し、ゲート配線構造を規定する第
２ゲート状構造と、前記第１および第２ゲート状構造の
側面に位置するサイドウォールスペーサと、前記各半導
体領域内に位置するソース／ドレイン領域とを備えた疑
似ＭＯＳトランジスタ構造を形成する工程と、前記サイ
ドウォールスペーサの材料とは異なる材料から形成され
た層間絶縁膜で前記疑似ＭＯＳトランジスタ構造を完全
に覆う工程と、前記層間絶縁膜の上部を除去し、それに
よって前記第１および第２ゲート状構造の上面を露出さ
せる工程と、前記第１および第２ゲート状構造を選択的
にエッチングし、前記サイドウォールスペーサに挟まれ
た複数の溝を形成する工程と、 導電性材料膜で前記複
数の溝の各々の少なくとも一部分を埋め、ゲート配線を
形成する工程と、前記層間絶縁膜をエッチングするため
に使用するエッチャントに対してエッチングマスクとし
て機能する層を前記ゲート配線上に設ける工程と、前記
エッチャントを用いて、前記ソース／ドレイン領域に達
するコンタクトホールを前記層間絶縁膜中に形成する工
程と、を包含し、前記疑似ＭＯＳトランジスタ構造を形
成する工程は、前記各半導体領域の上にゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜上に半導体薄膜を形
成する工程と、ｎ型不純物がドープされた第１ドーパン
ト源を前記半導体薄膜の第１領域上に形成し、ｐ型不純
物がドープされた第２ドーパントを前記半導体薄膜の第
２領域上に形成する工程と、前記第１および第２ドーパ
ント源ならびに前記半導体薄膜をパターニングすること
によって、前記第１ドーパント源の一部を含む第１ゲー
ト状構造を形成するとともに、前記第２ドーパント源の
一部を含む第２ゲート状構造を形成する工程とを包含し
ており、前記ゲート配線を形成する工程は、前記第１ド
ーパント源からｎ型不純物がドープされた前記半導体薄
膜の一部および前記導電性材料膜の一部からｎ型ＭＯＳ
トランジスタのためのゲート配線を形成し、前記第２ド
ーパント源からｐ型不純物がドープされた前記半導体薄
膜の一部および前記導電性材料膜の他の一部からｐ型Ｍ
ＯＳトランジスタのためのゲート配線を形成する。

【００４６】前記ゲート配線を形成する工程は、選択的
成長法を用いて前記導電性材料膜を前記溝内に選択的に
成長させる工程を包含していていもよい。

【００４７】前記エッチングマスクとして機能する前記
層を前記ゲート配線上に設ける工程は、前記エッチャン
トに対するエッチレートが前記層間絶縁膜よりも低い材
料からなる耐エッチング膜によって前記ゲート配線およ
び前記層間絶縁膜の両方を覆う工程と、前記耐エッチン
グ膜のうち、前記層間絶縁膜の上面のレベルよりも上に
位置する不要部分を除去し、前記耐エッチング膜の一部
を前記溝内部に残置させる工程と、を包含していてもよ
い。

【００４８】前記エッチングマスクとして機能する前記
層を前記ゲート配線上に設ける工程は、前記エッチャン
トに対するエッチレートが前記層間絶縁膜よりも低い材
料からなる耐エッチング膜によって前記ゲート配線およ
び前記層間絶縁膜の両方を覆う工程と、リソグラフィ技
術およびエッチング技術を用いて前記耐エッチング膜を
パターニングし、それによって前記エッチングマスクと
して機能する前記層を形成する工程とを包含していても
よい。

【００４９】本発明によるデュアルゲート型ＣＭＯＳ半
導体装置置ｐ型ＭＯＳトランジスタのためのｎ型半導体
領域と、ｎ型ＭＯＳトランジスタのためのｐ型半導体領
域と、前記各半導体領域の表面に形成されたソース領域
およびドレイン領域と、前記各半導体領域の表面に形成
され、前記ソース領域と前記ドレイン領域との間に位置
するチャネル領域と、前記各半導体領域を覆う層間絶縁
膜と、前記層間絶縁膜中に形成され、前記チャネル領域
を含む領域上に形成された溝と、前記層間絶縁膜の前記
溝の底面に位置するゲート絶縁膜と、前記溝内に形成れ
さたゲート電極と、前記ゲート電極の側面に形成された
絶縁性サイドウォールスペーサとを備えており、前記ゲ
ート電極は、前記ゲート絶縁膜上に設けられた半導体層
と、前記半導体層上に設けられた導電層とを有してお
り、前記層間絶縁膜をエッチングするために使用するエ
ッチャントに対してエッチングマスクとして機能する層
を前記ゲート配線上に備えている。

【００５０】前記ｐ型ＭＯＳトランジスタのための前記
ゲート電極に含まれる前記半導体層にはｐ型不純物がド
ープされ、前記ｎ型ＭＯＳトランジスタのための前記ゲ
ート電極に含まれる前記半導体層にはｎ型不純物がドー
プされていてもよい。

【００５１】前記層間絶縁膜には、コンタクトホールが
形成されており、前記コンタクトホール内の一部は、前
記絶縁性サイドウォールスペーサまたは前記エッチング
マスクとして機能する前記層に占められていてもよい。

【００５２】

【発明の実施の形態】以下、図面を参照ながら、本発明
による半導体装置およびその製造方法の実施形態を説明
する。 （実施形態１）図１（ａ）および（ｂ）、図２（ａ）か
ら（ｅ）ならびに図３（ａ）から（ｄ）を参照しなが
ら、本発明の第１の実施形態を説明する。

【００５３】まず、図１（ａ）および（ｂ）を参照す
る。

【００５４】本実施形態の半導体装置は、半導体領域で
あるシリコン基板１と、基板１の表面に形成されたソー
ス／ドレイン領域９と、ソース領域とドレイン領域との
に位置するチャネル領域と、シリコン基板１を覆う層間
絶縁膜１７とを備えている。層間絶縁膜１７中にはチャ
ネル領域に達する複数の溝が形成され、その溝内にはゲ
ート電極７０が埋められている。より詳細には、層間絶
縁膜１７の溝底面のうちチャネル領域上に位置する部分
にはゲート絶縁膜３が形成されており、そのゲート絶縁
膜３を覆うようにゲート電極７０が存在する。

【００５５】ゲート電極７０の側面は絶縁性サイドウォ
ールスペーサ８によって挟まれ、ゲート電極７０の上面
は、層間絶縁膜１７をエッチングするために使用するエ
ッチャントに対してエッチングマスクとして機能するマ
スク層１６に覆われている。ゲート電極７０は、ゲート
絶縁膜３およびサイドウォールスペーサ８に接する位置
に設けられたバリアメタル層４、およびバリアメタル層
４に囲まれた導電層５から構成されている。

【００５６】図１（ａ）では、わかりやすさのため、製
造工程中に層間絶縁膜１７上に形成されるレジストパタ
ーン２０が示されている。レジストパターン２０は、層
間絶縁膜１７に形成するコンタクトホール２１の形状お
よび位置を規定する開口部を有している。レジストパタ
ーン２０をマスクとして、層間絶縁膜１７の一部をエッ
チングすることによって、層間絶縁膜１７中にソース／
ドレイン領域９に達するコンタクトホール２１が形成さ
れる。コンタクトホール２１の形成後、レジストパター
ン２０は除去される。層間絶縁膜１７上には不図示の配
線が形成され、配線の一部がコンタクトホール２１を介
してソース／ドレイン領域９に電気的に接続される。

【００５７】図１（ａ）および（ｂ）は、レジストパタ
ーン２０を形成するリソグラフィ工程において、マスク
アライメントにずれが生じた結果、絶縁性サイドウォー
ルスペーサ８およびマスク層１６の一部が図中左側のコ
ンタクトホール２１内に露出してしまっている様子を示
している。このようなマスクアライメントのずれが生じ
ても、ゲート電極７０は絶縁性サイドウォールスペーサ
８およびマスク層１６によって被覆されているので、ソ
ース／ドレイン領域９に接続される配線とゲート電極７
０との間に電気的ショートは生じない。

【００５８】なお、図１（ｂ）では、コンタクトホール
２１の形状を矩形に記載されているが、現実には円形で
あってもよい。また、本実施形態のゲート電極７０はゲ
ート配線をも兼ねている。ひとつのゲート電極７０がひ
とつの活性領域横切るように形成されている、複数のゲ
ート電極がひとつの活性領域を横切っていても良い。

【００５９】次に、図２（ａ）から（ｅ）および図３
（ａ）から（ｄ）を参照しながら、本実施形態の半導体
装置の製造方法を説明する。

【００６０】まず、図２（ａ）を参照する。ｐ型シリコ
ン基板１の表面に公知の方法を用いて素子分離２を形成
した後、シリコン基板１上に薄い絶縁膜（厚さ：約４ｎ
ｍ）３０を形成する。この絶縁膜３０の表面上に多結晶
シリコン膜（厚さ：約１００ｎｍ）を堆積した後、リソ
グラフィ技術およびドライエッチング技術を用いて多結
晶シリコン膜をパターニングし、それによって多結晶シ
リコンからなるゲート状構造７を形成する。このパター
ニングに際して、ゲート状構造７が形成されてない領域
における絶縁膜３０は除去されても良い。この後、図２
（ａ）に示すように、ゲート状構造７を注入マスクとし
て、ドーズ１×１０¹⁴から２×１０¹⁴ｃｍ^-2のｎ型不純
物イオン（例えばＡｓイオン）を約２０ｋｅＶの加速エ
ネルギーでシリコン基板１中に注入する。なお、図面で
は、簡単のため、単一の素子が示されているが、現実に
は、基板１に同時に多数のトランジスタ素子が形成され
る。各トランジスタ素子は、素子分離２によって電気的
に分離される。

【００６１】このようにして形成したゲート状構造７
は、のちに、ゲート電極に置き換えられる。ゲート電極
７０の形状パターンは、ゲート状構造７の形状パターン
によって規定される。本実施形態では、ゲート状構造７
の高さを約２００〜２５０ｎｍとし、その幅（ゲート長
に相当）を約０．０５〜０．１３μｍとしている。本実
施形態のゲート状構造７は最終的には完全に除去される
ため、導電性を有する必要はない。後の工程で形成され
る層間絶縁膜１７に対してエッチング選択性のある材料
から形成されていればよい。

【００６２】次に、ゲート状構造７を覆うようにシリコ
ン窒化膜を基板１上に堆積した後、ＲＩＥ法によって、
図２（ｂ）に示すように、ゲート状構造７の側壁にシリ
コン窒化膜からなるサイドウォールスペーサ８を形成す
る。シリコン窒化膜の厚さは、例えば約３０〜７０ｎｍ
とする。次に、ゲート状構造７およびサイドウォールス
ペーサ８を注入マスクとして用い、ドーズ量２×１０¹⁵
から３×１０¹⁵ｃｍ^-2のｎ型不純物イオン（例えばＡｓ
イオン）を約３０ｋｅＶの加速エネルギーで基板１中に
注入する。この後、アニール処理によって不純物イオン
を活性化し、ソース／ドレイン領域９として機能するｎ
型不純物拡散層を形成する。活性化のためのアニール温
度は、典型的には、約９５０から１０００℃、アニール
時間は、１０から３０秒である。こうして、通常のＭＯ
Ｓトランジスタに類似した疑似ＭＯＳ構造が形成され
る。

【００６３】この後、図２（ｃ）に示すように、ＣＶＤ
法によって、シリコン酸化膜（厚さ：約３００ｎｍ）か
らなる層間絶縁膜１７’を形成し、上記疑似ＭＯＳ構造
を覆う。シリコン酸化膜の厚さは、ゲート状構造７の高
さより大きくすることが好ましい。シリコン酸化膜の代
わりに、他の材料（例えば低誘電率有機材料）から層間
絶縁膜１７を形成しても良い。ゲート状構造７、サイド
ウォールスペーサ８および層間絶縁膜１７’の材料は、
以下に示すようなエッチングレート関係を有するものか
ら適宜選択され得る。

【００６４】第１の関係： あるエッチャントに対し
て、ゲート状構造７のエッチングレートがサイドウォー
ルスペーサ８および層間絶縁膜１７’のエッチングレー
トよりも充分に大きくなる関係。

【００６５】第２の関係： あるエッチャントに対し
て、層間絶縁膜１７’のエッチングレートがサイドウォ
ールスペーサ８のエッチングレートよりも充分に大きく
なる関係。

【００６６】このような関係を満足する材料として、本
実施形態では、多結晶シリコン、窒化シリコンおよび酸
化シリコンを選択し、それぞれを、ゲート状構造７、サ
イドウォールスペーサ８および層間絶縁膜１７’の材料
として使用している。この代わりに、高濃度に不純物が
ドープされた酸化シリコン、窒化シリコンおよびノンド
ープ酸化シリコンを選択して、それぞれを、ゲート状構
造７、サイドウォールスペーサ８および層間絶縁膜１
７’の材料として使用してもよい。

【００６７】次に、化学的機械研磨（ＣＭＰ）法によっ
て層間絶縁膜１７’の上部を除去し、その表面を平坦化
する。このとき、図２（ｄ）に示すように、ゲート状構
造７の上面を露出させる。このようにゲート状構造７の
上面を露出させるのは、ゲート状構造７と、そのエッチ
ングのためのエッチャントとを接触可能な状態にするた
めである。表面が平坦化された層間絶縁膜１７’は「層
間絶縁膜１７」と表記する。

【００６８】次に、図２（ｅ）に示すように、例えばＫ
ＯＨ等のアルカリ溶液を用いたウェットエッチング法に
よってゲート状構造７をエッチングし、それによって層
間絶縁膜１７中に溝１２を形成する。このエッチング
は、ゲート状構造７を選択的に除去するために行う。そ
のためには、層間絶縁膜１７およびサイドウォールスペ
ーサ８に対するエッチングレートよりも、ゲート状構造
７に対するエッチングレートの充分に大きなエッチャン
トを用いてエッチングを行う必要がある。本実施形態で
は、ゲート状構造７を多結晶シリコンから形成している
ため、ＫＯＨ等のアルカリ溶液を用いたエッチングによ
って、層間絶縁膜１７およびサイドウォールスペーサ８
をほとんどエッチングすることなく、ゲート状構造７の
除去を達成することが可能になる。ゲート状構造７を除
去した後、フッ酸系エッチャントを用いて、溝１２の底
部に位置する絶縁膜３０を除去する。フッ酸系エッチャ
ントを用いると、層間絶縁膜１７の表面も薄くエッチン
グされるが、絶縁膜３０が薄いため、問題にならない。
ゲート状構造７を作製する際、絶縁膜３０の形成工程を
省略すると、ゲート状構造７の選択エッチング工程で、
シリコン基板１の表面がオーバーエッチングされる可能
性がある。そのため、ゲート状構造７のエッチングに対
してエッチストッパーとして機能し得る比較的に薄い絶
縁膜３０で基板１の表面を保護しておくことが好まし
い。ただし、ゲート状構造７の材料として、シリコンに
対するエッチング選択性の高い材料（例えば高濃度不純
物を含むシリコン酸化膜など）を用いる場合、絶縁膜３
０でシリコン基板１の表面を覆っておく必要はない。な
お、絶縁膜３０の厚さは、最終的にゲート絶縁膜として
機能する膜の厚さに関係なく決定され得る。

【００６９】次に、図３（ａ）に示すように、ＣＶＤ法
によってゲート絶縁膜（厚さ：約４ｎｍ）３’を形成し
た後、スパッタ法によってＴｉＮ 等の高融点金属化合
物からなるバリアメタル（厚さ：約１０ｎｍ）４’を基
板１の全面を覆うように堆積する。ゲート絶縁膜３’は
熱酸化法によってシリコン基板１の表面上にのみ形成し
ても良い。これに続いて、ＣＶＤ法により、タングステ
ン等の金属膜（厚さ：約１２０ｎｍ）５’をバリアメタ
ル４’上に成長させる。バリアメタル４’および金属膜
５’から最終的にゲート電極７０が形成される。そのた
め、低抵抗材料（少なくとも多結晶シリコンよりも低い
抵抗を示す材料）を用いて金属膜５を形成することが好
ましい。本実施形態では、金属膜５の材料としてタング
ステンを選択しているが、タングステン以外にアルミニ
ウム、銅、モリブデン、コバルトシリサイドまたはチタ
ンシリサイド等を選択してもよい。なお、本願明細書で
は、高融点金属シリサイドも「金属」の中に含めるもの
とする。

【００７０】本実施形態によれば、ソース／ドレイン領
域９の形成のための活性化アニールを終了した後にゲー
ト電極７０を形成するため、ゲート電極７０の形成後に
約４００℃以上の高温熱処理が施されることはない。そ
のため、抵抗および融点が比較的に低いアルミニウムを
用いることが可能になる。なお、バリアメタル４’の材
料としては、現時点ではＴｉＮが最も優れていると考え
られるが、タンタル（Ｔａ）、タンタル合金および窒化
タングステン等も将来的には有望である。バリアメタル
４’の厚さは、その上に堆積する金属膜５’の種類に応
じて選択される。ゲート絶縁膜３’またはシリコンとの
反応性が低い材料から金属膜５’を形成する場合、バリ
アメタル４’は不要である。たとえば、チタンシリサイ
ドから金属膜５を形成する場合、バリアメタル１０を省
略しても良い。金属膜５’をアルミニウムから形成する
場合は、バリアメタル４’を厚くすること（例えば、約
１５ｎｍ以上にの厚さにすること）が好ましい。

【００７１】次に、ＣＭＰ法によって、基板１の全面を
研磨し、基板１上に形成された構造の上面を平坦化す
る。この平坦化工程は、図３（ｂ）に示すように、層間
絶縁膜１７の表面が露出するまで実行する。この際、バ
リアメタル４’及び金属膜５’のうち溝１２内に位置す
る部分は溝１２内に残存する。バリアメタル４’及び金
属膜５’のうち層間絶縁膜１７の上面のレベルよりも上
に位置する部分は除去される。バリアメタル４’及び金
属膜５’のうち溝１２内に残存する部分（「バリアメタ
ル４」および「金属膜５」）によってゲート電極７０を
形成することになる。平坦化工程で層間絶縁膜１７と金
属膜５との間に選択性が生じる薬液（例えば、スラリー
中のＨ₂Ｏ₂またはＫＩＯ₃）を用いたＣＭＰによって、
ゲート電極７０の高さを溝１２の深さよりも低くするこ
とができる。本実施形態では、ゲート電極７０の上面レ
ベルが層間絶縁膜１７の上面レベルよりも約５０ｎｍ〜
７０ｎｍ下がるようにＣＭＰ工程の条件を調整する。な
お、ＣＭＰ法の代わりに、ＲＩＥによる全面エッチバッ
ク法を用いてもよい。この場合、層間絶縁膜１７と金属
膜５との間に選択性のあるエッチング用ガス系を用い、
金属膜５のエッチング量が多くなるようにすれば、溝１
２内に残存するゲート電極７０の高さを溝１２の深さよ
り小さくすることができる。また、ＣＭＰ法と通常のエ
ッチングとを組み合わせても良い。

【００７２】次に、図３（ｃ）に示すように、ＣＶＤ法
により層間絶縁膜１７の全面を覆うようにシリコン窒化
膜１６’を堆積する。シリコン窒化膜１６’の厚さは、
ゲート電極７０の上面レベルと層間絶縁膜１７の上面レ
ベルとの間に位置する空間を実質的に埋める厚さ以上に
調整される。

【００７３】次に、図３（ｄ）に示すように、ＣＭＰ法
によってシリコン窒化膜１６のうち層間絶縁膜１７上に
位置する部分を除去し、シリコン窒化膜１６’のうち溝
１２内に位置する部分（「シリコン窒化膜１６」）だけ
を残存させる。このゲート電極７０上に残されたシリコ
ン窒化膜１６は、次に述べるコンタクトホール２１の形
成工程において、エッチングマスクとして機能する。ゲ
ート電極７０上のマスク層１６の厚さは、このコンタク
トホール形成のためのエッチング工程に際して耐エッチ
ングマスクとして充分に機能する大きさであればよい。

【００７４】次に、前述の図１（ａ）に示したように、
リソグラフィ技術およびエッチング技術を用いて、ソー
ス／ドレイン領域９に達するコンタクトホール２１を形
成する。このコンタクトホール２１の形成に際して、ゲ
ート電極７０の側面および上面を覆っているはシリコン
窒化膜（８および１６）は、コンタクトホール形成用の
エッチャントに対してエッチストッパーとして機能す
る。そのため、ゲート電極７０の表面はコンタクトホー
ル内に露出することはない。このあと、コンタクトホー
ルを導電性材料（不図示）で埋める工程が実行され、更
にその後の多層配線形成工程が実行される。

【００７５】本実施形態の製造方法によれば、ゲート電
極７０とコンタクトホール２１とが平面レイアウト上で
重なり合っても、コンタクトホール２１内の導電性材料
とゲート電極７０との間にショートは生じない。コンタ
クトホール２１内の導電性材料とゲート電極７０との間
には、コンタクトホール２１の形成のためのエッチング
に対してマスクとして機能する絶縁性部材が存在するか
らである。このように形成したコンタクトを本願明細書
では「セルフアラインコンタクト」と称することにす
る。

【００７６】本実施形態の製造方法によると、ソース／
ドレイン領域９のための活性化アニール工程後にゲート
電極７０を形成するので、ゲート電極７０が高温の熱処
理にさらされることから生じる「はがれ」や「絶縁膜中
への拡散」といった種々の問題を回避することができ
る。また、ゲート電極７０の側面部分及び底面部分にバ
リアメタル４が存在するため、金属膜５の材料として、
耐熱性は優れていないが抵抗の比較的に低い材料（例え
ば銅やアルミニウム）を用いることが可能となる。この
ことは、ゲートの低抵抗化を実現し、ＭＯＳＦＥＴの動
作を高速化する。また、本実施形態のゲート電極７０
は、その上面及び側面がシリコン窒化膜で覆われている
ため、製造方法に前述のセルフアラインコンタクトプロ
セスを適用することが可能となり、素子集積度を向上さ
せることが可能になる。

【００７７】（実施形態２）図４（ａ）および（ｂ）を
参照しながら、本発明の第２の実施形態を説明する。

【００７８】まず、図２（ａ）から（ｅ）および図３
（ａ）から（ｃ）を参照しながら第１の実施形態につい
て説明した各工程を経て、図３（ｃ）に示す構造を形成
する。その後、図４（ａ）に示すように、リソグラフィ
ー技術を用いて、サイドウォールスペーサ８の上部及び
ゲート電極７０を覆う領域のシリコン窒化膜１６’上に
レジストパターン１１を形成する。この後、図４（ｂ）
に示すように、ドライエッチング技術を用いて、シリコ
ン窒化膜をパターニングし、サイドウォールスペーサ８
及びゲート電極７０を覆うシリコン窒化膜マスク１６０
を形成する。この後、図１（ａ）および（ｂ）に示すよ
うなコンタクトホールを層間絶縁膜１７に形成する。

【００７９】本実施形態の製造方法によれば、第１の実
施形態による場合と同様に、ゲート電極７０の上面及び
側面がシリコン窒化膜で覆われているため、セルフアラ
インコンタクトを形成することが可能となり、集積度を
向上できる。本実施形態の場合、シリコン窒化膜マスク
１６０の厚さはシリコン窒化膜１６’の堆積直後の厚さ
に等しいので、シリコン窒化膜１６’の厚さを調整する
だけで、任意の厚さを有するシリコン窒化マスク１６０
でゲート電極を覆うことができる。第１の実施形態によ
る場合は、シリコン窒化膜マスク１６を厚くするには、
層間絶縁膜１７を厚くするか、ゲート電極７０の高さを
小さくする必要がある。これに対し、本実施形態によれ
ば、シリコン窒化膜１６’の厚さを調整するだけで、必
要な厚さのマスク１６０を形成できる。このため、セル
フアラインコンタクトの形成時にシリコン窒化膜マスク
１６０に十分なエッチング耐性を与えるとともに、コン
タクトホールのアスペクト比が大きくなりすぎないよう
にすることが可能になる。

【００８０】なお、本実施形態の製造方法による場合、
ゲート電極７０の上面レベルを層間絶縁膜１７の上面レ
ベルよりも意図的に低くする必要なはい。このため、ゲ
ート電極７０の高さを低くする必要が無いので、ゲート
電極（ゲート配線）の低抵抗化に適している。

【００８１】（実施形態３）図５（ａ）から（ｃ）およ
び図６（ａ）から（ｃ）を参照しながら、本発明の第３
の実施形態を説明する。

【００８２】まず、ｐ型シリコン基板１の表面に公知の
方法を用いて素子分離２を形成した後、シリコン基板１
上にゲート絶縁膜（厚さ：約４ｎｍ）３を形成する。こ
のゲート絶縁膜３上に、スパッタ法によってＴｉＮ 等
の高融点金属化合物からなるバリアメタル（厚さ：約１
０ｎｍ）４を堆積する。通常のＣＶＤ法によってバリア
メタル１０上に多結晶シリコン膜（厚さ：約１００ｎ
ｍ）を堆積した後、リソグラフィ技術およびドライエッ
チング技術を用いて多結晶シリコン膜をパターニング
し、それによって図５（ａ）に示すような多結晶シリコ
ンからなるゲート状構造７を形成する。このパターニン
グ工程に際して、バリアメタル４も多結晶シリコン膜と
同様の平面形状に加工する。この後、ゲート状構造７を
注入マスクとして、ドーズ量１×１０¹⁴から２×１０¹⁴
ｃｍ^-2のｎ型不純物イオン（例えばＡｓイオン）を約２
０ｋｅＶの加速エネルギーでシリコン基板１中に注入す
る。

【００８３】このようにして形成したゲート状構造７
は、のちに、ゲート電極に置き換えられるが、バリアメ
タル４およびゲート絶縁膜３は、置き換えられることな
く最終デバイスの要素として使用される。本実施形態で
は、ゲート状構造７の高さを約２００〜２５０ｎｍと
し、その幅（ゲート長に相当）を約５０〜１３０ｎｍと
している。

【００８４】次に、ゲート状構造７を覆うようにシリコ
ン窒化膜を基板１上に堆積した後、ＲＩＥ法によって、
図５（ｂ）に示すように、ゲート状構造７の側壁にシリ
コン窒化膜からなるサイドウォールスペーサ８を形成す
る。シリコン窒化膜の厚さは、例えば約３０〜７０ｎｍ
とする。次に、ゲート状構造７およびサイドウォールス
ペーサ８を注入マスクとして用い、ドーズ量２×１０¹⁵
から３×１０¹⁵ｃｍ^-2のｎ型不純物イオン（例えばＡｓ
イオン）を約３０ｋｅＶの加速エネルギーで基板１中に
注入する。この後、アニール処理によって不純物イオン
を活性化し、ソース／ドレイン領域９として機能するｎ
型不純物拡散層を形成する。アニール温度は、典型的に
は、約９５０から１０００℃、アニール時間は、１０か
ら３０秒である。バリアメタル４の材料としては、この
ような熱処理工程で下地のゲート絶縁膜３と反応しない
安定したものが好ましい。

【００８５】この後、ＣＶＤ法によって、シリコン酸化
膜（厚さ：約８００ｎｍ）からなる層間絶縁膜１７を形
成する。シリコン酸化膜の厚さは、ゲート状構造７の高
さより大きくすることが好ましい。シリコン酸化膜の代
わりに他の材料（例えば低誘電率有機材料）から層間絶
縁膜１７を形成しても良い。ゲート状構造７、サイドウ
ォールスペーサ８および層間絶縁膜１７の材料は、第１
の実施形態について説明したエッチングレート関係を有
する。次に、ＣＭＰ法によって層間絶縁膜１７の上部を
除去し、その表面を平坦化する。このとき、図５（ｂ）
に示すように、ゲート状構造７の上面を露出させる。

【００８６】次に、図５（ｃ）に示すように、例えばＫ
ＯＨ等のアルカリ溶液を用いたウェットエッチング法に
よってゲート状構造７をエッチングし、それによって層
間絶縁膜１７中に溝１２を形成する。このエッチング
は、ゲート状構造７を選択的に除去するために行う。そ
のためには、層間絶縁膜１７、サイドウォールスペーサ
８およびバリアメタル４に対するエッチングレートより
も、ゲート状構造７に対するエッチングレートの充分に
大きなエッチャントを用いてエッチングを行う必要があ
る。本実施形態では、ゲート状構造７を多結晶シリコン
から形成しているため、ＫＯＨ等のアルカリ溶液を用い
たエッチングによって、層間絶縁膜１７、サイドウォー
ルスペーサ８およびバリアメタル４をほとんどエッチン
グすることなく、ゲート状構造７の除去を達成すること
が可能になる。ゲート状構造７を除去した後、溝１２の
底部にはバリアメタル４が露出し、その下にゲート絶縁
膜３が存在している。

【００８７】次に、図６（ａ）に示すように、選択成長
法により、タングステン等の金属膜（厚さ：約５０ｎ
ｍ）５をバリアメタル４上に選択的に成長させる。こう
して、バリアメタル４および金属膜５から最終的にゲー
ト電極７０が形成される。本実施形態でも、金属膜５の
材料としてタングステンを選択しているが、タングステ
ン以外にアルミニウム、チタンタングステン等の選択成
長可能な金属を選択してもよい。

【００８８】本実施形態の製造方法によれば、金属膜５
の成長時間など成長条件を調整することによって、ゲー
ト電極７０の高さを任意に制御できる。本実施形態で
は、ゲート電極７０の上面レベルが層間絶縁膜１７の上
面レベルよりも約５０ｎｍ〜７０ｎｍ下がるように金属
膜５の成長条件を調整する。

【００８９】次に、図６（ｂ）に示すように、ＣＶＤ法
により層間絶縁膜１７の全面を覆うようにシリコン窒化
膜１６’を堆積する。シリコン窒化膜１６’の厚さは、
ゲート電極７０の上面レベルと層間絶縁膜１７の上面レ
ベルとの間に位置する空間を実質的に埋めるように調整
される。次に、ＣＭＰ法によってシリコン窒化膜１６’
のうち層間絶縁膜１７上に位置する部分を除去し、シリ
コン窒化膜１６’のうち溝１２内に位置する部分（「シ
リコン窒化膜１６」）だけを残存させる。このゲート電
極７０上に残されたシリコン窒化膜１６は、次に述べる
コンタクトホール形成工程において、エッチングマスク
として機能する。ゲート電極７０上のマスク層１６の厚
さは、このコンタクトホール形成のためのエッチング工
程に際して耐エッチングマスクとして充分に機能する大
きさであればよい。

【００９０】次に、図６（ｃ）に示すように、リソグラ
フィ技術およびエッチング技術を用いて、レジストパタ
ーン２０を形成し、ソース／ドレイン領域９に達するコ
ンタクトホール２１を層間絶縁膜１７に形成する。この
コンタクトホール２１の形成に際して、ゲート電極７０
の側面および上面を覆っているはシリコン窒化膜は、コ
ンタクトホール２１の形成用のエッチャントに対してエ
ッチストッパーとして機能する。そのため、ゲート電極
７０の表面はコンタクトホール内に露出することはな
い。このように本実施形態によれば、溝１２内のバリア
メタル４上に金属膜５を選択成長させるため、金属膜５
のエッチング（ＣＭＰやエッチバックを含む）工程が不
要になり、製造工程数が低減される。このように、本実
施形態のバリアメタル４は、ゲート絶縁膜３と金属膜５
との間の反応防止膜として機能する他に、金属膜５の選
択成長用下地としても機能する。

【００９１】以上の各実施形態では、トランジスタを単
結晶シリコン基板に形成しているが、トランジスタは他
の形態の半導体領域に形成しても良い。「半導体領域」
は、例えば、ガラスなどから形成された絶縁性基板や絶
縁性フィルムキャリア上に形成された半導体層であって
もよい。また、本願発明が適用される半導体装置は、通
常の半導体装置に限定されず、たとえば、液晶表示装置
やＣＭＯＳ型撮像装置をも広く含む。

【００９２】（実施形態４）図７（ａ）から（ｄ）、図
８（ａ）から（ｄ）ならびに図９（ａ）および（ｂ）を
参照しながら、本発明の第４の実施形態を説明する。

【００９３】まず図７（ａ）を参照する。ｐ型シリコン
基板１の表面に公知の方法を用いて素子分離２を形成し
た後、シリコン基板１上にゲート絶縁膜（厚さ：約４ｎ
ｍ）３を形成する。このゲート絶縁膜３上に、スパッタ
法によってＴｉＮ 等の高融点金属化合物からなるバリ
アメタル（厚さ：約２０ｎｍ）４ａを堆積する。この
後、ホウ素を含んだシリコン酸化膜（ＢＳＧ膜：ボロシ
リケートグラス膜）を１５０ｎｍの厚さに堆積する。

【００９４】リソグラフィ技術およびドライエッチング
技術を用いて、ＢＳＧ膜をパターニングし、それによっ
て図７（ａ）に示すようなゲート状構造７ａを形成す
る。このパターニングに際して、ゲート状構造７ａが形
成されてない領域におけるバリアメタル４ａおよびゲー
ト絶縁膜３は除去される。この後、ゲート状構造７ａを
注入マスクとして、ドーズ量１×１０¹⁴から２×１０¹⁴
ｃｍ^-2のｎ型不純物イオン（例えばＡｓイオン）を約２
０ｋｅＶの加速エネルギーでシリコン基板１中に注入す
る。

【００９５】このようにして形成したゲート状構造７ａ
は、のちに、導電性を持ったゲート電極に置き換えられ
るが、ゲート状にパターニングされたバリアメタル４ａ
およびゲート絶縁膜３は、置き換えられることなく最終
デバイスの要素として使用される。本実施形態では、ゲ
ート状構造７ａの高さを約２００〜２５０ｎｍとし、そ
の幅（ゲート長に相当）を約０．０５〜０．１３μｍと
している。

【００９６】次に、ゲート状構造７ａを覆うようにシリ
コン窒化膜を基板１上に堆積した後、ＲＩＥ法によっ
て、図７（ｂ）に示すようにゲート状構造７ａの側壁に
シリコン窒化膜からなるサイドウォールスペーサ８を形
成する。シリコン窒化膜の厚さは、例えば約３０〜７０
ｎｍとする。次に、ゲート状構造７ａおよびサイドウォ
ールスペーサ８を注入マスクとして用い、ドーズ量２×
１０¹⁵から３×１０¹⁵ｃｍ^-2のｎ型不純物イオン（例え
ばＡｓイオン）を約３０ｋｅＶの加速エネルギーで基板
１中に注入する。この後、アニール処理によって不純物
イオンを活性化し、ソース／ドレイン領域９として機能
するｎ型不純物拡散層を形成する。アニール温度は、典
型的には、約９５０から１０００℃、アニール時間は、
１０から３０秒である。

【００９７】基板表面の全面を覆うようにチタンなどの
高融点金属膜（厚さは例えば３０ｎｍ程度）を堆積した
後、６５０℃程度の温度で熱処理を６０秒程度実行す
る。この結果、図７（ｃ）に示すように、シリコンと高
融点金属膜とが接触する領域でシリサイド化が生じ、ソ
ース／ドレイン領域９上にシリサイド層９０が形成され
る。選択ウェットエッチング法によって高融点金属膜の
未反応部分を除去した後、シリサイド層９０の抵抗を下
げるために９００℃の温度で１０秒間程度の熱処理を行
う。

【００９８】この後、図７（ｄ）に示すように、不純物
を実質的に含まないシリコン酸化膜（ＮＳＧ膜）からな
る層間絶縁膜（厚さ：約８００ｎｍ）１７をＣＶＤ法に
よって形成する。ＮＳＧ膜の厚さは、ゲート状構造７ａ
の高さより大きくすることが好ましい。ＮＳＧ膜の代わ
りに他の材料（例えば低誘電率有機材料）から層間絶縁
膜１７を形成しても良い。ゲート状構造７ａ、サイドウ
ォールスペーサ８および層間絶縁膜１７の材料は、第１
の実施形態について説明したエッチングレート関係を有
する。次に、ＣＭＰ法によって層間絶縁膜１７の上部を
除去し、その表面を平坦化する。このとき、図８（ａ）
に示すように、ゲート状構造７ａの上面（ＢＳＧ膜の上
面）を露出させる。

【００９９】次に、図８（ｂ）に示すように、例えば蒸
気化したフッ酸による選択エッチング法によってゲート
状構造７ａをエッチングし、それによって層間絶縁膜１
７中に溝１２を形成する。このエッチングは、ＢＰＳＧ
膜からなるゲート状構造７ａを選択的に除去するために
行う。ゲート状構造７ａを除去した後、溝１２の底部に
はバリアメタル４ａが露出し、その下にゲート絶縁膜３
が存在している。

【０１００】次に、図８（ｃ）に示すように、タングス
テン等の金属膜（厚さ：約５０ｎｍ）５をバリアメタル
４ａ上に選択成長法によって成長させる。こうして、バ
リアメタル４ａおよび金属膜５から最終的にゲート電極
を形成する。本実施形態でも、金属膜５の材料としてタ
ングステンを選択しているが、タングステン以外にアル
ミニウム、チタンタングステン等の選択成長可能な金属
を選択してもよい。

【０１０１】本実施形態の製造方法によれば、金属膜５
の成長時間など成長条件を調整することによって、ゲー
ト電極の高さを任意に制御できる。本実施形態では、ゲ
ート電極の上面レベルが層間絶縁膜１７の上面レベルよ
りも約５０ｎｍ〜７０ｎｍ下がるように金属膜５の成長
条件を調整する。

【０１０２】次に、ＣＶＤ法により層間絶縁膜１７の全
面を覆うようにシリコン窒化膜１６’を堆積する。シリ
コン窒化膜１６’の厚さは、ゲート電極７０の上面レベ
ルと層間絶縁膜１７の上面レベルとの間に位置する空間
を実質的に埋めるように調整される。

【０１０３】次に、図８（ｄ）に示すように、ＣＭＰ法
によってシリコン窒化膜１６’のうち層間絶縁膜１７上
に位置する部分を除去し、シリコン窒化膜１６’のうち
溝１２内に位置する部分（「シリコン窒化膜１６」）だ
けを残存させる。このゲート電極７０上に残されたシリ
コン窒化膜１６は、次に述べるコンタクトホール形成工
程において、エッチングマスクとして機能する。ゲート
電極７０上のマスク層１６の厚さは、このコンタクトホ
ール形成のためのエッチング工程に際して耐エッチング
マスクとして充分に機能する大きさであればよい。

【０１０４】次に、図９（ａ）に示すように、第２の層
間絶縁膜２７を層間絶縁膜１７上に堆積した後、ソース
／ドレイン領域９上のシリサイド層９０に達するコンタ
クトホール２１を層間絶縁膜１７および２７に形成す
る。このコンタクトホール２１の形成に際して、ゲート
電極の側面および上面を覆っているシリコン窒化膜は、
コンタクトホール２１の形成用のエッチャントに対して
エッチストッパーとして機能する。そのため、図９
（ｂ）に示すように、二つのトランジスタの間にゲート
間隔よりもサイズの大きなコンタクトホール２１を形成
しても、ゲート電極は露出しないため、セルフアライン
コンタクトプロセスの採用が可能になる。

【０１０５】なお、図１０（ａ）に示すように、溝１２
の底面だけではなく側面にも導電性の膜が存在する場
合、金属膜５の成長が溝側面からも生じるため、金属膜
５の上面が層間絶縁膜１７の上面のレベルを越えて上に
突出する可能性がある。その場合、図１０（ｂ）に示す
ように、シリコン窒化膜マスク１６による金属膜の上面
の被覆が不完全になり、セルフアラインコンタクトを形
成する際に、ゲート電極とシリサイド層９０とがショー
トするおそれがある。しかし、本実施形態のように、溝
１２の底部のみにバリアメタルを形成しておけば、上述
の問題を回避することが容易である。

【０１０６】更に、本実施形態によれば、ソース／ドレ
イン領域９を形成するための必要な不純物活性化熱処理
や、シリサイド化に必要な熱処理の後に、ゲート電極を
形成するため、ゲート電極が高温熱処理によって剥がれ
などの問題が生じない。

【０１０７】また、本実施形態では、ゲート状構造がシ
リコンを含まない材料から形成されているため、シリサ
イド化の際、ソース領域上のシリサイド層９０とドレイ
ン領域上のシリサイド層９０とがゲート電極上に形成さ
れるシリサイド層を介して電気的に短絡してしまうとい
うような問題も生じない。

【０１０８】なお、第３の実施形態のようにゲート状構
造を多結晶シリコンから形成した場合においても、ソー
ス／ドレイン領域９の表面をシリサイド化できる。その
場合、図７（ｃ）に示されるゲート状構造７ａの上面に
もシリサイド層が形成されるが、このシリサイド層は最
終的には除去される。このシリサイド層の除去は、図８
（ａ）の工程で研磨によって除去することが好ましい。
もし、そのシリサイド層を研磨によって完全に除去しな
い場合は、図２（ｅ）の選択エッチング工程に際して、
ゲート状構造のエッチング前に、シリサイド層のエッチ
ングを行えばよい。

【０１０９】（実施形態５）図１１（ａ）〜（ｄ）、図
１２（ａ）〜（ｄ）、ならびに図１３（ａ）および
（ｂ）を参照しながら、本発明の第５の実施形態を説明
する。

【０１１０】まず図１１（ａ）を参照する。ｐ型シリコ
ン基板１の表面に公知の方法を用いて素子分離２を形成
した後、シリコン基板１上にゲート絶縁膜（厚さ：約４
ｎｍ）３を形成する。このゲート絶縁膜３上に、スパッ
タ法によってＴｉＮ 等の高融点金属化合物からなるバ
リアメタル（厚さ：約２０ｎｍ）４ａを堆積する。この
後、多結晶シリコン膜（厚さ１５０ｎｍ）７ｂをバリア
メタル４ａ上に堆積する。

【０１１１】リソグラフィ技術およびドライエッチング
技術を用いて、多結晶シリコン膜７ｂをパターニング
し、それによって図１１（ａ）に示すようなゲート状構
造７ｂを形成する。このパターニングに際して、ゲート
状構造７ｂが形成されてない領域におけるバリアメタル
４ａおよびゲート絶縁膜３は除去される。この後、ゲー
ト状構造７ｂを注入マスクとして、ドーズ量１×１０¹⁴
から２×１０¹⁴ｃｍ^-2のｎ型不純物イオン（例えばＡｓ
イオン）を約２０ｋｅＶの加速エネルギーでシリコン基
板１中に注入する。本実施形態では、ゲート状構造７ｂ
の高さを約２００〜２５０ｎｍとし、その幅（ゲート長
に相当）を約５０〜１３０ｎｍとしている。

【０１１２】次に、ゲート状構造７ｂを覆うようにシリ
コン窒化膜を基板１上に堆積した後、ＲＩＥ法によっ
て、図１１（ｂ）に示すようにゲート状構造７ｂの側壁
にシリコン窒化膜からなるサイドウォールスペーサ８を
形成する。シリコン窒化膜の厚さは、例えば約３０〜７
０ｎｍとする。次に、ゲート状構造７ｂおよびサイドウ
ォールスペーサ８を注入マスクとして用い、ドーズ量２
×１０¹⁵から３×１０¹⁵ｃｍ^-2のｎ型不純物イオン（例
えばＡｓイオン）を約３０ｋｅＶの加速エネルギーで基
板１中に注入する。この後、アニール処理によって不純
物イオンを活性化し、ソース／ドレイン領域９として機
能するｎ型不純物拡散層を形成する。アニール温度は、
典型的には、約９５０から１０００℃、アニール時間
は、１０から３０秒である。

【０１１３】基板表面の全面を覆うようにチタンなどの
高融点金属膜（厚さは例えば３０ｎｍ程度）を堆積した
後、６５０℃程度の温度で熱処理を６０秒程度実行す
る。この結果、図１１（ｃ）に示すように、シリコンと
高融点金属膜とが接触する領域でシリサイド化が生じ、
ソース／ドレイン領域９およびゲート状構造７ｂの上に
シリサイド層９０が形成される。選択ウェットエッチン
グ法によって高融点金属膜の未反応部分を除去した後、
シリサイド層９０の抵抗を下げるために９００℃の温度
で１０秒間程度の熱処理を行う。

【０１１４】この後、図１１（ｄ）に示すように、不純
物を実質的に含まないシリコン酸化膜（ＮＳＧ膜）から
なる層間絶縁膜（厚さ：約８００ｎｍ）１７をＣＶＤ法
によって形成する。ＮＳＧ膜の厚さは、ゲート状構造７
ｂの高さより大きくすることが好ましい。ＮＳＧ膜の代
わりに他の材料（例えば低誘電率有機材料）から層間絶
縁膜１７を形成しても良い。ゲート状構造７ｂ、サイド
ウォールスペーサ８および層間絶縁膜１７の材料は、第
１の実施形態について説明したエッチングレート関係を
有する。次に、ＣＭＰ法によって層間絶縁膜１７の上部
を除去し、その表面を平坦化する。このとき、図１２
（ａ）に示すように、ゲート状構造７ｂの上面（多結晶
シリコン膜の上面）を露出させる。ゲート状構造７ｂの
上面に形成されているシリサイド層９０は除去される。

【０１１５】次に、図１２（ｂ）に示すように、例えば
ＫＯＨ等のアルカリ溶液による選択エッチング法によっ
てゲート状構造７ｂをエッチングし、それによって層間
絶縁膜１７中に溝１２を形成する。このエッチングは、
多結晶シリコンからなるゲート状構造７ｂを選択的に除
去するために行う。ゲート状構造７ｂを除去した後、溝
１２の底部にはバリアメタル４ａが露出し、その下にゲ
ート絶縁膜３が存在している。

【０１１６】次に、図１２（ｃ）に示すように、タング
ステン等の金属膜（厚さ：約５０ｎｍ）５をバリアメタ
ル４ａ上に選択成長法によって成長させる。こうして、
バリアメタル４ａおよび金属膜５から最終的にゲート電
極を形成する。本実施形態でも、金属膜５の材料として
タングステンを選択しているが、タングステン以外にア
ルミニウム、チタンタングステン等の選択成長可能な金
属を選択してもよい。

【０１１７】本実施形態の製造方法によれば、金属膜５
の成長時間など成長条件を調整することによって、ゲー
ト電極の高さを任意に制御できる。本実施形態では、ゲ
ート電極の上面レベルが層間絶縁膜１７の上面レベルよ
りも約５０ｎｍ〜７０ｎｍ下がるように金属膜５の成長
条件を調整する。次に、ＣＶＤ法により層間絶縁膜１７
の全面を覆うようにシリコン窒化膜１６’を堆積する。
シリコン窒化膜１６’の厚さは、ゲート電極７０の上面
レベルと層間絶縁膜１７の上面レベルとの間に位置する
空間を実質的に埋めるように調整される。

【０１１８】次に、図１２（ｄ）に示すように、ＣＭＰ
法によってシリコン窒化膜１６’のうち層間絶縁膜１７
上に位置する部分を除去し、シリコン窒化膜１６’のう
ち溝１２内に位置する部分（「シリコン窒化膜１６」）
だけを残存させる。このゲート電極上に残されたシリコ
ン窒化膜１６は、次に述べるコンタクトホール形成工程
において、エッチングマスクとして機能する。ゲート電
極上のマスク層１６の厚さは、このコンタクトホール形
成のためのエッチング工程に際して耐エッチングマスク
として充分に機能する大きさであればよい。

【０１１９】次に、図１３（ａ）に示すように、第２の
層間絶縁膜２７を層間絶縁膜１７上に堆積した後、ソー
ス／ドレイン領域９上のシリサイド層９０に達するコン
タクトホール２１を層間絶縁膜１７および２７に形成す
る。このコンタクトホール２１の形成に際して、ゲート
電極の側面および上面を覆っているシリコン窒化膜は、
コンタクトホール２１の形成用のエッチャントに対して
エッチストッパーとして機能する。そのため、ゲート電
極の表面はコンタクトホール２１内に露出することはな
い。従って、図１３（ｂ）に示すように、二つのトラン
ジスタの間にゲート間隔よりもサイズの大きなコンタク
トホール２１を形成しても、ゲート電極は露出しないた
め、セルフアラインコンタクトプロセスの採用が可能に
なる。

【０１２０】（実施形態６）図１４（ａ）から（ｃ）を
参照しながら、本発明の第６の実施形態を説明する。

【０１２１】まず、第４の実施形態の工程と同様の工程
によって、図８（ｂ）に示す状態の構造を用意する。次
に、半導体基板表面の全面を覆うようにシリコン窒化膜
１６’を堆積した後、図１４（ａ）に示すように、リソ
グラフィー技術を用いて、サイドウォールスペーサ８の
上部及びゲート電極を覆う領域のシリコン窒化膜１６’
上にレジストパターン１１を形成する。

【０１２２】この後、図１４（ｂ）に示すように、ドラ
イエッチング技術を用いて、シリコン窒化膜１６’をパ
ターニングし、サイドウォールスペーサ８及びゲート電
極７０を覆うシリコン窒化膜マスク１６０を形成する。
この後、図１４（ｃ）に示すように、第２２層間絶縁膜
２７を堆積した後、コンタクトホール２１を層間絶縁膜
１７および２７に形成する。

【０１２３】本実施形態の製造方法によれば、第４の実
施形態による場合と同様に、ゲート電極の上面及び側面
がシリコン窒化膜マスク１６０で覆われているため、セ
ルフアラインコンタクトを形成することが可能となり、
集積度を向上できる。本実施形態の場合、シリコン窒化
膜マスク１６０の厚さはシリコン窒化膜１６’の堆積直
後の厚さに等しいので、シリコン窒化膜１６’の厚さを
調整するだけで、任意の厚さを有するシリコン窒化マス
ク１６０でゲート電極を覆うことができる。第３の実施
形態による場合は、シリコン窒化膜マスク１６を厚くす
るには、層間絶縁膜１７を厚くするか、ゲート電極７０
の高さを小さくする必要がある。これに対し、本実施形
態によれば、シリコン窒化膜１６’の厚さを調整するだ
けで、必要な厚さのマスク１６０を形成できる。このた
め、セルフアラインコンタクトの形成時にシリコン窒化
膜マスク１６０に十分なエッチング耐性を与えるととも
に、コンタクトホールのアスペクト比が大きくなりすぎ
ないようにすることが可能になる。

【０１２４】（実施形態７）図１５（ａ）〜（ｄ）、図
１６（ａ）〜（ｄ）、図１７（ａ）〜（ｄ）、図１８
（ａ）〜（ｃ）、ならびに図１９（ａ）および（ｂ）を
参照しながら、本発明の第７の実施形態（デュアルゲー
ト型トランジスタ）を説明する。

【０１２５】まず、図１５（ａ）に示すように、シリコ
ン基板１の表面に公知の方法を用いてｎ型ウェル１００
ａ、ｐ型ウェル１００ｂおよび素子分離２を形成した
後、シリコン基板１上にゲート絶縁膜（厚さ：約４ｎ
ｍ）３を形成する。このゲート絶縁膜３上に、不純物を
含まない多結晶シリコン膜（厚さ３０ｎｍ程度）４ｂと
ホウ素を含んだシリコン酸化膜（ＢＳＧ膜、厚さ１５０
ｎｍ）７００ａをこの順序で堆積する。

【０１２６】次に、リソグラフィ技術によって、Ｐ型Ｍ
ＯＳＦＥＴを形成する領域を覆うレジストパターン（不
図示）を形成した後、ドライエッチング技術によって、
ＢＳＧ膜７００ａの露出部分を除去する。こうして、図
１５（ｂ）に示すように、ｐ型ＭＯＳＦＥＴを形成する
べき領域にＢＳＧ膜７００ａを残置させる。次に、レジ
ストパターンを除去した後、図１５（ｃ）に示すよう
に、リンを含んだシリコン酸化膜（ＰＳＧ膜、厚さ３０
０ｎｍ）７００ｂを基板表面の全面を覆うように堆積す
る。その後、例えばＣＭＰ法によってＢＳＧ膜７００ａ
の表面が露出するまで研磨を行い、平坦化を実行する。
こうして、図１５（ｄ）に示すように、ｐ型ＭＯＳＦＥ
Ｔを形成するべき領域にＢＳＧ膜７００ａを形成し、ｎ
型ＭＯＳＦＥＴを形成するべき領域にＰＳＧ膜７００ｂ
を形成する。

【０１２７】次に、リソグラフィ技術およびドライエッ
チング技術を用いて、ＢＳＧ膜７００ａおよびＰＳＧ膜
７００ｂならび多結晶シリコン膜４ｂをパターニング
し、それによって図１６（ａ）に示すようなゲート状構
造７０ａおよび７０ｂを形成する。このパターニングに
際して、ゲート状構造７０ａおよび７０ｂが形成されて
ない領域における多結晶シリコン膜４ａおよびゲート絶
縁膜３は除去される。

【０１２８】この後、ゲート状構造７０ｂと、図示しな
いレジストパターンとを注入マスクとして、ドーズ量１
×１０¹⁴から２×１０¹⁴ｃｍ^-2のｎ型不純物イオン（例
えばＡｓイオン）を約２０ｋｅＶの加速エネルギーでｎ
型ＭＯＳＦＥＴ形成領域内のシリコン基板１中に注入す
る。一方、上記レジストパターンを除去した後、ゲート
状構造７０ａと新たに形成した図示しない他のレジスト
パターンとを注入マスクとして、ｐ型不純物（例えばＢ
Ｆ₂）のイオンをｐ型ＭＯＳＦＥＴ形成領域内のシリコ
ン基板１中に注入する。こうして、図１６（ｂ）に示す
構造を得る。

【０１２９】このレジストパターンを除去した後、ゲー
ト状構造７０ａおよび７０ｂを覆うようにシリコン窒化
膜を基板１上に堆積した後、ＲＩＥ法によって、図１６
（ｃ）に示すように、ゲート状構造７０ａおよび７０ｂ
の側壁にシリコン窒化膜からなるサイドウォールスペー
サ８を形成する。シリコン窒化膜の厚さは、例えば約３
０〜７０ｎｍとする。次に、ゲート状構造７０ｂおよび
サイドウォールスペーサ８と不図示のフォトレジストを
注入マスクとして用い、ドーズ量２×１０¹⁵から３×１
０¹⁵ｃｍ^-2のｎ型不純物イオン（例えばＡｓイオン）を
約３０ｋｅＶの加速エネルギーでｎ型ＭＯＳＦＥＴ形成
領域内の基板１中に注入する。また、同様にして、ドー
ズ量２×１０¹⁵から３×１０¹⁵ｃｍ^-2のｐ型不純物イオ
ン（例えばＢＦ₂イオン）を約３０ｋｅＶの加速エネル
ギーでｐ型ＭＯＳＦＥＴ形成領域内の基板１中に注入す
る。

【０１３０】この後、アニール処理によって不純物イオ
ンを活性化し、図１７（ｄ）に示すように、ソース／ド
レイン領域９として機能するｎ型不純物拡散層をｐ型ウ
ェル１００ｂ内に形成し、ｐ型不純物拡散層をｎ型ウェ
ル１００ａ内形成する。このアニールの温度は、典型的
には、約９５０から１０００℃、アニールの時間は、１
０から３０秒である。なお、例えばソース／ドレイン領
域９内の不純物活性化のために１０００℃で１０秒間の
アニールを行った後、本実施形態では、ゲート電極の不
純物固相拡散のために例えば１０００℃で１５分のアニ
ールを行う。このような２段階の熱処理によって、ＰＳ
Ｇからなるゲート状構造７０ａから下地の多結晶シリコ
ン４ｂにリンが充分に拡散され、その多結晶シリコン４
ｂの導電型はｎ型化する。また、ＢＳＧ膜からなるゲー
ト状構造７０ｂから下地の多結晶シリコン４ｂにボロン
が拡散され、その多結晶シリコン膜４ｂはｐ型化する。
このように本実施形態では、ゲート状構造にパターニン
グされた不純物源（ドーパント源）を用いてデュアルゲ
ート型ＣＭＯＳのゲート配線を形成できる。

【０１３１】次に、基板表面の全面を覆うように、チタ
ンなどの高融点金属膜（厚さは例えば３０ｎｍ程度）を
堆積した後、６５０℃程度の温度で熱処理を６０秒程度
実行する。この結果、シリコンと高融点金属膜とが接触
する領域でシリサイド化が生じ、図１７（ａ）に示すよ
うに、ソース／ドレイン領域９上にシリサイド層９０が
形成される。選択ウェットエッチング法によって高融点
金属膜の未反応部分を除去した後、シリサイド層９０の
抵抗を下げるために９００℃の温度で１０秒間程度の熱
処理を行う。

【０１３２】この後、ＣＶＤ法によって、不純物を実質
的に含まないシリコン酸化膜（ＮＳＧ膜）からなる層間
絶縁膜（厚さ：約８００ｎｍ）１７を形成する。ＮＳＧ
膜の厚さは、ゲート状構造７０ａおよび７０ｂの高さよ
り大きくすることが好ましい。ＮＳＧ膜の代わりに他の
材料（例えば低誘電率有機材料）から層間絶縁膜１７を
形成しても良い。ゲート状構造７０ａおよび７０ｂ、サ
イドウォールスペーサ８および層間絶縁膜１７の材料
は、第１の実施形態について説明したエッチングレート
関係を有する。次に、ＣＭＰ法によって層間絶縁膜１７
の上部を除去し、その表面を平坦化する。このとき、図
１７（ｃ）に示すように、ゲート状構造７０ａおよび７
０ｂの上面（ＢＳＧ膜およびＰＳＧ膜の上面）を露出さ
せる。

【０１３３】次に、図１７（ｄ）に示すように、例えば
蒸気化したフッ酸による選択エッチング法によってゲー
ト状構造７０ａおよび７０ｂをエッチングし、それによ
って層間絶縁膜１７中に溝１２を形成する。このエッチ
ングは、ゲート状構造７０ａおよび７０ｂを選択的に除
去するために行う。ゲート状構造７０ａおよび７０ｂを
除去した後、溝１２の底部には多結晶シリコン膜４ａが
露出し、その下にゲート絶縁膜３が存在している。

【０１３４】次に、図１８（ａ）に示すように、選択成
長法により、タングステン等の金属膜（厚さ：約５０ｎ
ｍ）５を多結晶シリコン膜４ａ上に選択的に成長させ
る。こうして、多結晶シリコン膜４０および金属膜５か
ら最終的にゲート電極が形成される。本実施形態でも、
金属膜５の材料としてタングステンを選択しているが、
タングステン以外にアルミニウム、チタンシリサイド等
の選択成長可能な金属を選択してもよい。

【０１３５】本実施形態の製造方法によれば、金属膜５
の成長時間など成長条件を調整することによって、ゲー
ト電極の高さを任意に制御できる。本実施形態では、ゲ
ート電極の上面レベルが層間絶縁膜１７の上面レベルよ
りも約５０ｎｍ〜７０ｎｍ下がるように金属膜５の成長
条件を調整する。次に、ＣＶＤ法により層間絶縁膜１７
の全面を覆うようにシリコン窒化膜１６’を堆積する。
シリコン窒化膜１６’の厚さは、ゲート電極７０の上面
レベルと層間絶縁膜１７の上面レベルとの間に位置する
空間を実質的に埋めるように調整される。

【０１３６】次に、ＣＭＰ法によってシリコン窒化膜１
６’のうち層間絶縁膜１７上に位置する部分を除去し、
図１８（ｂ）に示すように、シリコン窒化膜１６’のう
ち溝１２内に位置する部分（「シリコン窒化膜１６」）
だけを残存させる。このゲート電極７０上に残されたシ
リコン窒化膜１６は、次に述べるコンタクトホール形成
工程において、エッチングマスクとして機能する。ゲー
ト電極７０上のマスク層１６の厚さは、このコンタクト
ホール形成のためのエッチング工程に際して耐エッチン
グマスクとして充分に機能する大きさであればよい。

【０１３７】次に、第２の層間絶縁膜２７を堆積した
後、リソグラフィ技術およびエッチング技術を用いて、
１８（ｃ）に示すように、ソース／ドレイン領域９上の
シリサイド層９０に達するコンタクトホール２１を層間
絶縁膜１７および２７に形成する。このコンタクトホー
ル２１の形成に際して、ゲート電極７０の側面および上
面を覆っているはシリコン窒化膜は、コンタクトホール
２１の形成用のエッチャントに対してエッチストッパー
として機能する。そのため、ゲート電極の表面はコンタ
クトホール２１内に露出することはない。 （実施形態８）図１９（ａ）および（ｂ）を参照しなが
ら、本発明の第７の実施形態を説明する。まず、第６の
実施形態の工程と同様の工程によって、図１９（ａ）に
示す状態の構造を用意する。次に、リソグラフィー技術
を用いて、サイドウォールスペーサ８の上部及びゲート
電極を覆う領域のシリコン窒化膜１６’上にレジストパ
ターン１１を形成する。

【０１３８】この後、図１９（ｂ）に示すように、ドラ
イエッチング技術を用いて、シリコン窒化膜をパターニ
ングし、サイドウォールスペーサ８及びゲート電極を覆
うシリコン窒化膜マスク１６０を形成する。

【０１３９】本実施形態の製造方法によれば、ゲート電
極の上面及び側面がシリコン窒化膜で覆われているた
め、セルフアラインコンタクトを形成することが可能と
なり、集積度を向上できる。本実施形態の場合、シリコ
ン窒化膜マスク１６０の厚さはシリコン窒化膜１６’の
堆積直後の厚さに等しいので、シリコン窒化膜１６’の
厚さを調整するだけで、任意の厚さを有するシリコン窒
化マスク１６０でゲート電極を覆うことができる。第３
の実施形態による場合は、シリコン窒化膜マスク１６を
厚くするには、層間絶縁膜１７を厚くするか、ゲート電
極の高さを小さくする必要がある。これに対し、本実施
形態によれば、シリコン窒化膜１６’の厚さを調整する
だけで、必要な厚さのマスク１６０を形成できる。この
ため、セルフアラインコンタクトの形成時にシリコン窒
化膜マスク１６０に十分なエッチング耐性を与えるとと
もに、コンタクトホールのアスペクト比が大きくなりす
ぎないようにすることが可能になる。

【０１４０】なお、本実施形態の製造方法による場合、
ゲート電極の上面レベルを層間絶縁膜１７の上面レベル
よりも意図的に低くする必要なはい。このため、ゲート
電極７０の高さを低くする必要が無いので、ゲート電極
（ゲート配線）の低抵抗化に適している。

【０１４１】

【発明の効果】本発明によれば、ゲート電極を構成する
金属膜がソース／ドレイン領域形成のための高温熱処理
にさらされることがない。そのため、金属膜のはがれや
金属元素の絶縁膜中への拡散が抑制される。また、セル
フアラインコンタクト技術が適用され得るので、低抵抗
ゲート電極を有し、しかも、集積度の高い半導体装置を
提供することが可能となる。

【図面の簡単な説明】

【図１】（ａ）は、本発明による半導体装置の第１の実
施形態の主要部断面図であり、（ｂ）は、その平面図で
ある。

【図２】（ａ）から（ｅ）は、本発明による半導体装置
の製造方法の第１の実施形態を説明するための工程断面
図である。

【図３】（ａ）から（ｄ）は、本発明による半導体装置
の製造方法の第１の実施形態を説明するための他の工程
断面図である。

【図４】（ａ）および（ｂ）は、本発明による半導体装
置の製造方法の第２の実施形態を説明するための工程断
面図である。

【図５】（ａ）から（ｃ）は、本発明による半導体装置
の製造方法の第３の実施形態を説明するための工程断面
図である。

【図６】（ａ）から（ｃ）は、本発明による半導体装置
の製造方法の第３の実施形態を説明するための他の工程
断面図である。

【図７】（ａ）から（ｄ）は、本発明による半導体装置
の製造方法の第４の実施形態を説明するための工程断面
図である。

【図８】（ａ）から（ｄ）は、本発明による半導体装置
の製造方法の第４の実施形態を説明するための他の工程
断面図である。

【図９】（ａ）および（ｂ）は、本発明による半導体装
置の製造方法の第４の実施形態を説明するための他の工
程断面図である。

【図１０】（ａ）および（ｂ）は、本発明による半導体
装置の製造方法の第４の実施形態に対する比較例の工程
断面図である。

【図１１】（ａ）から（ｄ）は、本発明による半導体装
置の製造方法の第５の実施形態を説明するための工程断
面図である。

【図１２】（ａ）から（ｄ）は、本発明による半導体装
置の製造方法の第５の実施形態を説明するための他の工
程断面図である。

【図１３】（ａ）および（ｂ）は、本発明による半導体
装置の製造方法の第５の実施形態を説明するための他の
工程断面図である。

【図１４】（ａ）から（ｃ）は、本発明による半導体装
置の製造方法の第６の実施形態を説明するための他の工
程断面図である。

【図１５】（ａ）から（ｄ）は、本発明による半導体装
置の製造方法の第７の実施形態を説明するための工程断
面図である。

【図１６】（ａ）から（ｄ）は、本発明による半導体装
置の製造方法の第７の実施形態を説明するための他の工
程断面図である。

【図１７】（ａ）から（ｄ）は、本発明による半導体装
置の製造方法の第７の実施形態を説明するための他の工
程断面図である。

【図１８】（ａ）から（ｃ）は、本発明による半導体装
置の製造方法の第７の実施形態を説明するための他の工
程断面図である。

【図１９】（ａ）および（ｂ）は、本発明による半導体
装置の製造方法の第８の実施形態を説明するための他の
工程断面図である。

【図２０】（ａ）および（ｂ）は、従来の半導体装置の
製造方法を説明するための工程断面である。

【図２１】（ａ）から（ｅ）は、従来の他の半導体装置
の製造方法を説明するための工程断面である。

【図２２】（ａ）から（ｅ）は、従来の更に他の半導体
装置の製造方法を説明するための他の工程断面である。

【符号の説明】

１ シリコン基板 ２ 素子分離 ３ ゲート絶縁膜 ４ バリアメタル ５ 金属膜 ６ シリコン窒化膜 ８ サイドウォール ９ 拡散層 １０ Ｐ濃度が高いＰＳＧ膜 １１ レジストパターン １２ ゲート電極用溝 １３ Ｐ濃度が高いＰＳＧ膜 １４ スペーサー用ＰＳＧ膜 １５ コンタクトホール １６ シリコン窒化膜 １７ 層間絶縁膜

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年７月９日（１９９９．７．９）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

フロントページの続き Ｆターム(参考） 5F040 DA10 DA14 DB03 DC01 EB03 EC01 EC08 EC12 EC26 EF02 EF03 EH05 EJ02 EK01 EL04 EL06 FA02 FA07 FB02 FB09 FC06 5F048 AA01 AA09 AB01 AC03 BA01 BB05 BB09 BB12 BB13 BC06 BE03 BF06 BF07 BF11 BF15 BF16 BF19 BG12 DA27 DA29 DB02 DB03

Claims (27)

【特許請求の範囲】
1. 【請求項１】 半導体領域と、前記半導体領域の上に位
   置し、ゲート配線構造を規定するゲート状構造と、前記
   ゲート状構造の側面に位置するサイドウォールスペーサ
   と、前記半導体領域内に位置するソース／ドレイン領域
   とを備えた疑似ＭＯＳトランジスタ構造を形成する工程
   と、 前記サイドウォールスペーサの材料とは異なる材料から
   形成された層間絶縁膜で前記疑似ＭＯＳトランジスタ構
   造を完全に覆う工程と、 前記層間絶縁膜の上部を除去し、それによって前記ゲー
   ト状構造の上面を露出させる工程と、 前記ゲート状構造を選択的にエッチングし、前記サイド
   ウォールスペーサに挟まれた溝を形成する工程と、 導電性材料膜で前記溝の少なくとも一部分を埋め、前記
   導電性材料膜からゲート配線を形成する工程と、 前記層間絶縁膜をエッチングするために使用するエッチ
   ャントに対してエッチングマスクとして機能する層を前
   記ゲート配線上に設ける工程と、 前記エッチャントを用いて、前記ソース／ドレイン領域
   に達するコンタクトホールを前記層間絶縁膜中に形成す
   る工程と、を包含する半導体装置の製造方法。
2. 【請求項２】 前記ゲート配線を形成する工程は、 前記導電性材料膜によって前記溝を完全に埋め込むよう
   に、前記導電材料膜を前記層間絶縁膜上に成長させる工
   程と、 前記導電性材料膜のうち、前記層間絶縁膜の上面のレベ
   ルよりも低い或るレベルよりも上に位置する不要部分を
   除去し、前記導電性材料膜の一部を前記溝内部に残置さ
   せる工程と、を包含している請求項１に記載の半導体装
   置の製造方法。
3. 【請求項３】 前記導電性材料膜の前記一部を前記溝内
   部に残置させる工程は、 前記導電性材料膜の前記不要部分を化学的機械研磨法を
   用いて除去する工程を含んでいる請求項２に記載の半導
   体装置の製造方法。
4. 【請求項４】 前記導電性材料膜の前記一部を前記溝内
   部に残置させる工程は、 前記導電性材料膜の前記不要部分をエッチバック法を用
   いて除去する工程を含んでいる請求項２に記載の半導体
   装置の製造方法。
5. 【請求項５】 前記ゲート配線を形成する工程は、選択
   的成長法を用いて前記導電性材料膜を前記溝内に選択的
   に成長させる工程を包含している請求項１に記載の半導
   体装置の製造方法。
6. 【請求項６】 前記エッチングマスクとして機能する前
   記層を前記ゲート配線上に設ける工程は、 前記エッチャントに対するエッチレートが前記層間絶縁
   膜よりも低い材料からなる耐エッチング膜によって前記
   ゲート配線および前記層間絶縁膜の両方を覆う工程と、 前記耐エッチング膜のうち、前記層間絶縁膜の上面のレ
   ベルよりも上に位置する不要部分を除去し、前記耐エッ
   チング膜の一部を前記溝内部に残置させる工程と、を包
   含している請求項１に記載の半導体装置の製造方法。
7. 【請求項７】 前記エッチングマスクとして機能する前
   記層を前記ゲート配線上に設ける工程は、 前記エッチャントに対するエッチレートが前記層間絶縁
   膜よりも低い材料からなる耐エッチング膜によって前記
   ゲート配線および前記層間絶縁膜の両方を覆う工程と、 リソグラフィ技術およびエッチング技術を用いて前記耐
   エッチング膜をパターニングし、それによって前記エッ
   チングマスクとして機能する前記層を形成する工程と、
   を包含している請求項１に記載の半導体装置の製造方
   法。
8. 【請求項８】 前記疑似ＭＯＳトランジスタ構造を形成
   する工程は、 前記半導体領域の上に前記ゲート状構造を形成する工程
   と、 前記ゲート状構造の側面にサイドウォールスペーサを形
   成する工程と、 イオン注入技術を用いて前記半導体領域内にソース／ド
   レイン領域を形成する工程と、を包含する請求項１に記
   載の半導体装置の製造方法。
9. 【請求項９】 前記疑似ＭＯＳトランジスタ構造を形成
   する工程は、 前記半導体領域内にソース／ドレイン領域を覆うように
   金属膜を堆積する工程と、 前記金属膜と前記半導体領域との間でシリサイド化反応
   を引き起こし、それによって前記シリサイド層を形成す
   る工程と、 前記金属膜の未反応部分をエッチングする工程と、を包
   含する請求項１に記載の半導体装置の製造方法。
10. 【請求項１０】 前記半導体領域の上に前記ゲート状構
    造を形成する工程は、 前記半導体領域上に絶縁膜を形成する工程と、 前記絶縁膜上に多結晶シリコン膜を堆積する工程と、 リソグラフィ技術およびエッチング技術を用いて前記多
    結晶シリコン層および前記絶縁膜をパターニングし、そ
    れによって配線状に加工する工程と、を包含する請求項
    １に記載の半導体装置の製造方法。
11. 【請求項１１】 前記半導体領域の上に前記ゲート状構
    造を形成する工程は、 少なくともひとつのエッチャントに対して前記層間絶縁
    膜および前記サイドウォールスペーサが示すエッチレー
    トよりも大きなエッチレートを示す選択エッチング膜で
    前記半導体領域を覆う工程と、 リソグラフィ技術およびエッチング技術を用いて前記選
    択エッチング膜をパターニングし、それによって配線状
    に加工する工程と、を包含する請求項１に記載の半導体
    装置の製造方法。
12. 【請求項１２】 前記選択エッチング膜は不純物を高濃
    度に含有するシリコン酸化膜である請求項１１に記載の
    半導体装置の製造方法。
13. 【請求項１３】 前記ゲート配線を形成する工程は、 前記溝の底面および側面を覆うバリアメタル層を形成す
    る工程と、 前記バリアメタル層上に金属層を形成する工程と、 を包含している請求項１に記載の半導体装置の製造方
    法。
14. 【請求項１４】 前記溝を形成する工程において、前記
    半導体領域の表面が露出するまで、前記ゲート状構造を
    エッチングし、その後、前記ゲート配線を形成する前記
    工程の前に、前記溝内で露出する前記半導体領域の表面
    上にゲート絶縁膜を形成する工程を更に含んでいる請求
    項１に記載の半導体装置の製造方法。
15. 【請求項１５】 前記半導体領域の上に前記ゲート状構
    造を形成する工程は、前記半導体領域の表面にゲート絶
    縁膜を形成する工程を含んでいる請求項８に記載の半導
    体装置の製造方法。
16. 【請求項１６】 前記溝を形成する工程において、前記
    ゲート絶縁膜の表面が露出するまで、前記ゲート状構造
    をエッチングする請求項１５に記載の半導体装置の製造
    方法。
17. 【請求項１７】 前記半導体領域の上に前記ゲート状構
    造を形成する工程は、 前記半導体領域の表面にゲート絶縁層を形成する工程
    と、 前記ゲート絶縁膜上にバリアメタル層を形成する工程
    と、 リソグラフィ技術およびエッチング技術を用いて少なく
    とも前記バリアメタル膜をパターニングし、それによっ
    て配線状に加工する工程と、を包含する請求項１に記載
    の半導体装置の製造方法。
18. 【請求項１８】 前記溝を形成する工程において、前記
    バリアメタル膜の表面が露出するまで前記ゲート状構造
    をエッチングし、 前記ゲート配線を形成する工程においては、選択成長法
    によって、前記溝内の前記バリアメタル層上に前記導電
    材料膜を成長させる請求項１７に記載の半導体装置の製
    造方法。
19. 【請求項１９】 半導体領域と、 前記半導体領域の表面に形成されたソース領域およびド
    レイン領域と、 前記半導体領域の表面に形成され、前記ソース領域と前
    記ドレイン領域との間に位置するチャネル領域と、 前記半導体領域を覆う層間絶縁膜と、 前記層間絶縁膜中に形成され、前記チャネル領域を含む
    領域上に形成された溝と、 前記層間絶縁膜の前記溝の底面に位置するゲート絶縁膜
    と、 前記溝内に形成れさたゲート電極と、 前記ゲート電極の側面に形成された絶縁性サイドウォー
    ルスペーサと、を備えており、 前記ゲート電極は、前記ゲート絶縁膜上および前記溝の
    側面上に設けられたバリアメタル層と、前記バリアメタ
    ル層に囲まれた導電層とを有しており、 前記層間絶縁膜をエッチングするために使用するエッチ
    ャントに対してエッチングマスクとして機能する層を前
    記ゲート配線上に備えている半導体装置。
20. 【請求項２０】 前記層間絶縁膜には、コンタクトホー
    ルが形成されており、 前記コンタクトホール内の一部は、前記絶縁性サイドウ
    ォールスペーサまたは前記エッチングマスクとして機能
    する前記層に占められている請求項１９に記載の半導体
    装置。
21. 【請求項２１】 デュアルゲート型ＣＭＯＳ半導体装置
    の製造方法であって、 ｐ型ＭＯＳトランジスタのためのｎ型半導体領域および
    ｎ型ＭＯＳトランジスタのためのｐ型半導体領域と、前
    記ｎ型半導体領域の上に位置し、ゲート配線構造を規定
    する第１ゲート状構造と、前記ｐ型半導体領域の上に位
    置し、ゲート配線構造を規定する第２ゲート状構造と、
    前記第１および第２ゲート状構造の側面に位置するサイ
    ドウォールスペーサと、前記各半導体領域内に位置する
    ソース／ドレイン領域とを備えた疑似ＭＯＳトランジス
    タ構造を形成する工程と、 前記サイドウォールスペーサの材料とは異なる材料から
    形成された層間絶縁膜で前記疑似ＭＯＳトランジスタ構
    造を完全に覆う工程と、 前記層間絶縁膜の上部を除去し、それによって前記第１
    および第２ゲート状構造の上面を露出させる工程と、 前記第１および第２ゲート状構造を選択的にエッチング
    し、前記サイドウォールスペーサに挟まれた複数の溝を
    形成する工程と、 導電性材料膜で前記複数の溝の各々の少なくとも一部分
    を埋め、ゲート配線を形成する工程と、 前記層間絶縁膜をエッチングするために使用するエッチ
    ャントに対してエッチングマスクとして機能する層を前
    記ゲート配線上に設ける工程と、 前記エッチャントを用いて、前記ソース／ドレイン領域
    に達するコンタクトホールを前記層間絶縁膜中に形成す
    る工程と、を包含し、 前記疑似ＭＯＳトランジスタ構造を形成する工程は、 前記各半導体領域の上にゲート絶縁膜を形成する工程
    と、 前記ゲート絶縁膜上に半導体薄膜を形成する工程と、 ｎ型不純物がドープされた第１ドーパント源を前記半導
    体薄膜の第１領域上に形成し、ｐ型不純物がドープされ
    た第２ドーパントを前記半導体薄膜の第２領域上に形成
    する工程と、 前記第１および第２ドーパント源ならびに前記半導体薄
    膜をパターニングすることによって、前記第１ドーパン
    ト源の一部を含む第１ゲート状構造を形成するととも
    に、前記第２ドーパント源の一部を含む第２ゲート状構
    造を形成する工程とを包含しており、 前記ゲート配線を形成する工程は、前記第１ドーパント
    源からｎ型不純物がドープされた前記半導体薄膜の一部
    および前記導電性材料膜の一部からｎ型ＭＯＳトランジ
    スタのためのゲート配線を形成し、前記第２ドーパント
    源からｐ型不純物がドープされた前記半導体薄膜の一部
    および前記導電性材料膜の他の一部からｐ型ＭＯＳトラ
    ンジスタのためのゲート配線を形成する、デュアルゲー
    ト型ＣＭＯＳ半導体装置の製造方法。
22. 【請求項２２】 前記ゲート配線を形成する工程は、選
    択的成長法を用いて前記導電性材料膜を前記溝内に選択
    的に成長させる工程を包含している請求項２１に記載の
    デュアルゲート型ＣＭＯＳ半導体装置の製造方法。
23. 【請求項２３】 前記エッチングマスクとして機能する
    前記層を前記ゲート配線上に設ける工程は、 前記エッチャントに対するエッチレートが前記層間絶縁
    膜よりも低い材料からなる耐エッチング膜によって前記
    ゲート配線および前記層間絶縁膜の両方を覆う工程と、 前記耐エッチング膜のうち、前記層間絶縁膜の上面のレ
    ベルよりも上に位置する不要部分を除去し、前記耐エッ
    チング膜の一部を前記溝内部に残置させる工程と、を包
    含している請求項２２に記載のデュアルゲート型ＣＭＯ
    Ｓ半導体装置の製造方法。
24. 【請求項２４】 前記エッチングマスクとして機能する
    前記層を前記ゲート配線上に設ける工程は、 前記エッチャントに対するエッチレートが前記層間絶縁
    膜よりも低い材料からなる耐エッチング膜によって前記
    ゲート配線および前記層間絶縁膜の両方を覆う工程と、 リソグラフィ技術およびエッチング技術を用いて前記耐
    エッチング膜をパターニングし、それによって前記エッ
    チングマスクとして機能する前記層を形成する工程と、
    を包含している請求項２２に記載のデュアルゲート型Ｃ
    ＭＯＳ半導体装置の製造方法。
25. 【請求項２５】 ｐ型ＭＯＳトランジスタのためのｎ型
    半導体領域と、 ｎ型ＭＯＳトランジスタのためのｐ型半導体領域と、 前記各半導体領域の表面に形成されたソース領域および
    ドレイン領域と、 前記各半導体領域の表面に形成され、前記ソース領域と
    前記ドレイン領域との間に位置するチャネル領域と、 前記各半導体領域を覆う層間絶縁膜と、 前記層間絶縁膜中に形成され、前記チャネル領域を含む
    領域上に形成された溝と、 前記層間絶縁膜の前記溝の底面に位置するゲート絶縁膜
    と、 前記溝内に形成れさたゲート電極と、 前記ゲート電極の側面に形成された絶縁性サイドウォー
    ルスペーサと、を備えており、 前記ゲート電極は、前記ゲート絶縁膜上に設けられた半
    導体層と、前記半導体層上に設けられた導電層とを有し
    ており、 前記層間絶縁膜をエッチングするために使用するエッチ
    ャントに対してエッチングマスクとして機能する層を前
    記ゲート配線上に備えているデュアルゲート型ＣＭＯＳ
    半導体装置。
26. 【請求項２６】 前記ｐ型ＭＯＳトランジスタのための
    前記ゲート電極に含まれる前記半導体層にはｐ型不純物
    がドープされ、前記ｎ型ＭＯＳトランジスタのための前
    記ゲート電極に含まれる前記半導体層にはｎ型不純物が
    ドープされている請求項２５に記載のデュアルゲート型
    ＣＭＯＳ半導体装置。
27. 【請求項２７】 前記層間絶縁膜には、コンタクトホー
    ルが形成されており、前記コンタクトホール内の一部
    は、前記絶縁性サイドウォールスペーサまたは前記エッ
    チングマスクとして機能する前記層に占められている請
    求項３４または２６に記載のデュアルゲート型ＣＭＯＳ
    半導体装置。